KR100225951B1

KR100225951B1 - 노이즈 감소형 반도체 메모리 장치

Info

Publication number: KR100225951B1
Application number: KR1019960047403A
Authority: KR
Inventors: 최재명
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-10-22
Filing date: 1996-10-22
Publication date: 1999-10-15
Also published as: KR19980028357A; US5831922A; JP3317661B2; TW358910B; JPH10144072A

Abstract

본 발명은 노이즈 감소형 반도체 메모리장치에 관한 것으로, 특히 데이지 체인 구조로 이루어진 시스템에서 복수개의 디램에 대한 리프레쉬 동작이 순차적으로 수행되도록 제어하여 피크 전류값을 작게 제한함으로써, 시스템에서 발생되는 노이즈를 감소시켜 동작의 신뢰성을 향상시킨 노이즈 감소형 반도체 메모리장치에 관한 것이다.

Description

노이즈 감소형 반도체 메모리장치

본 발명은 노이즈 감소형 반도체 장치에 관한 것으로, 특히 데이지 체인(DAISY CHAIN) 구조로 이루어진 시스템에서 복수개의 디램에 대한 리프레쉬 동작이 순차적으로 수행되도록 제어하여 피크 전류값을 작게 제한함으로써, 시스템에서 발생되는 노이즈를 감소시켜 동작의 신뢰성을 향상시킨 노이즈 감소형 반도체 메모리장치에 관한 것이다.

일반적으로, 디-램의 구성이 램버스(RAMBUS)나, 싱크링크(SYNCLINK)와 같이 링 형태로 구성되어 있는 시스템에서는 셀의 리프레쉬 동작시 복수개의 디램이 동시에 동작하기 때문에 시스템내의 피크전류(peak-current)가 큰 값으로 흐르게 되면서, 이에 따른 시스템내 노이즈 문제가 발생하는 바, 이를 도면을 참조하여 설명하면 다음과 같다.

제1도는 디램과 시스템과의 연결을 나타내는 데이지 체인 형태의 시스템 블럭도로, 입/출력 단자(si/so)를 가지는 복수개의 디램(디램0 ∼ 디램n)(10)이 연결되고, 상기 복수개의 디램(10)을 공통으로 제어하는 컨트롤러(20)가 연결된다.

이때, 상기 컨트롤러(20)는 상기 컨트롤러(20)에 가장 인접하게 연결되어 있는 디램으로 리프레쉬 동작에 제어신호(SR0)를 출력하게 되면서, 각 디램소자의 디코더부 동작을 제어하는 인에이블 신호를 출력하게 된다.

상기 복수개로 연결되어 있는 디램소자의 상세 구성은 제2도의 블럭 구성도와 같이 도시할 수 있는 바, 입력단자(si)를 통해 신호가 입력되면 이를 버퍼링하여 저장하는 버퍼(11)와; 상기 버퍼(11)에서 출력되는 신호를 소정의 시간 동안 딜레이 시킨 후 출력하는 지연부(12)와; 상기 버퍼(11)에서 출력되는 신호를 디코딩하여 현재 입력된 디램 식별번호(ID)와 초기에 셋팅되어 있는 디램 식별번호(ID)가 일치하는가를 판단한 후 셀을 리프레쉬하기 위해 리프레쉬 제어신호(C1)를 출력하는 디코더부(13)와; 상기 디코더부(13)에서 출력되는 제어신호(C1)를 입력받아 셀을 리프레쉬 시키는 램 회로부(14)를 포함한다.

상기와 같이 구성된 시스템에서 컨트롤러(20)에 가장 인접되어 있는 디램 소자를 통해 리프레쉬동작을 수행하는 과정을 설명하면, 컨트롤러(20)오부터 인접 디램소자(DRAM 0)로 리프레쉬 동작 제어신호(SR0)가 입력되면, 이 신호는 일차적으로 상기 버퍼(11)에 저장되어지며, 상기 버퍼(11)의 출력은 디코더부(13)와 지연부(12)로 입력된다.

디코더부(13)에서는 상기 입력된 신호를 디코딩하여 컨트롤러(20)로부터 입력된 신호가 현재 동작 중인 디램의 식별번호와 동일한 번호인가를 판단하며, 이를 통해 램 회로부(14)에 리프레쉬 동작을 행하도록 제어한다. 그리고 상기 램 회로부(14)의 리프레쉬 동작이 수행되면 지연부(12)로 제어신호(C1)를 입력하여 래치중인 리프레쉬 신호를 다음에 연결된 디램(DRAM 1)으로 출력하도록 한다.

이에 따라 리프레쉬 신호를 입력 받은 두번째 디램에서도 상기와 동일한 동작이 수행되며, 이와 같은 동작을 체인으로 연결된 모든 디램(DRAM 2, DRAM 3, …)에 대해 수행한다.

그러나, 상기한 바와 같이 동작하는 종래 데이지 체인구조로 이루어진 복수개의 디램소자를 구비하는 반도체 메모리장치의 리프레쉬 방식은 제3도에 도시된 동작 타이밍도와 같이, 상기 딜레이 시간이 디램이 리프레쉬를 수행하는 시간에 비해 매우 짧기 때문에 첫번째 디램에서 수행되는 리프레쉬 시간과, 그 다음 디램에서 수행되는 리프레쉬 시간 차이가 무시할 정도로 작아져, 결과적으로 전체적인 각 디램의 리프레쉬 동작이 거의 동시에 수행되는 것과 동일한 결과가 나타난다.

즉, 제3a도의 제1 리프레쉬동작 제어신호(SR0)에 의해 동작되는 제3b도의 첫번째 디램의 워드라인이 리프레쉬 되는 순간과, 제3c도의 제2 리프레쉬동작 제어신호(SR1)에 의해 동작되는 제3d도의 두번째 디램의 워드라인이 리프레쉬 되는 순간 및 제3e도의 제3 리프레쉬동작 제어신호(SR2)에 의해 동작되는 제3f도의 세번째 디램의 워드라인이 리프레쉬 되는 순간이 타이밍도 상으로 거의 구분할 수 없을 정도로 같은 순간에 수행됨을 알 수 있다.

따라서, 복수개의 디램이 동시에 리프레쉬 동작을 수행하게 되는 결과가 되어 시스템내에 큰 값의 피크 전류(peak-current)가 흐르게 되어 시스템 내부에 노이즈를 유발시키는 문제점이 있다.

본 발명은 상기에 기술한 바와 같은 종래 문제점을 해결코자, 파워-다운모드시 디램 내부에 입력단자를 통해 리프레쉬동작 제어신호가 입력되면 이 신호를 종래와 같이 버퍼를 통해 다음 디램으로 출력하는 것이 아니라 디램 내부에서 리프레쉬 동작이 완전히 완료되고 난 다음 상기 디램에서 다음 디램으로 리프레쉬 동작 제어 신호를 출력하도록 하므로써, 복수개의 디램 각각의 리프레쉬 동작을 순차적으로 수행하여 파워-다운모드시의 피크전류의 증가를 방지하도록 하는데 본 발명의 목적이 있다.

제1도는 디램과 시스템과의 연결을 나타내는 데이지 체인 형태의 시스템 블럭도.

제2도는 제1도에 도시된 디램소자의 구성을 나타낸 상세 블럭도.

제3도는 제2도의 타이밍도.

제4도는 본 발명에 의한 노이즈 감소형 반도체 메모리장치를 이루는 디램소자의 구성을 나타내는 상세 블럭도.

제5도는 제4도의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 버퍼(저장수단) 30 : 디램소자

31 : 모드 디코딩수단 32 : 리프레쉬 어드레스 발생수단

33 : 어드레스 디코딩수단 34 : 램 회로부

상기한 바와 같은 목적을 달성하기 위해 본 발명에서는 리프레쉬 신호를 버퍼를 통과시킨 다음 상기 신호를 노말 로우 어드레스 대신 디코더부에 입력되도록하여 셀 어레이의 워드라인을 선택하도록 하므로써, 모든 셀의 리프레쉬 동작이 완료되면 상기 디램에서 리프레쉬 신호가 다음 디램으로 출력되도록 하는 것이다.

상기와 같이 동작되도록 하는 본 발명에 따른 노이즈 감소형 반도체 메모리장치는 데이지 체인 구조로 이루어진 복수개의 디램소자를 구비한 노이즈 감소형 반도체 메모리장치에 있어서; 상기 각 디램소자의 입력단자를 통해 리프레쉬 제어신호가 순차적으로 입력되면 이를 디램의 내부 동작신호로 버퍼링하여 저장하는 저장수단과, 상기 저장수단에서 출력되는 신호를 디코딩하여 모드판별 제어신호를 발생시키는 디코딩수단과, 상기 모든 디코딩수단으로부터 발생된 모드판별 제어신호에 따라 파워-다운모드로 판별되면 상기 저장수단으로부터 출력되는 리프레쉬 제어신호를 입력받아 그에 상응하는 해당 디램소자의 리프레쉬 어드레스를 순차적으로 발생시키는 리프레쉬 어드레스 발생수단과, 상기 모드판별 제어신호에 따라 상기 리프레쉬 어드레스 발생수단으로부터 어드레스를 입력받아 이를 재디코딩하여 노말 로오 어드레스를 발생시키는 어드레스 디코딩수단, 및 상기 어드레스 디코딩수단으로부터 발생되는 어드레스에 따라 선정된 셀을 리프레쉬시키며, 상기 리프레쉬 동작이 완료되고 난 후 다음 연결된 디램으로 리프레쉬 제어신호를 출력하는 램 회로부를 구비하는 것을 특징으로 한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제4도는 본 발명에 의해 구현된 리프레쉬 수행을 위한 장치의 블럭도로, 디램(30)의 입력단자(si)를 통해 리프레쉬 제어신호(SR0)가 입력되면 이를 버퍼링하여 저장하는 저장수단(11)과; 상기 저장수단(11)에서 출력되는 신호를 디코딩하여 현재 입력된 디램 식별번호(ID)와 초기에 셋팅되어 있는 디램 식별번호(ID)가 일치하는가를 판단하여 모드판별을 수행한 후 그에 다른 리프레쉬 동작 제어신호(C1)를 출력하는 모드 디코딩수단(31)과; 상기 모드 디코딩수단(31)의 제어신호(C1)를 입력받으면 상기 저장수단(11)으로부터 출력된 리프레쉬 신호를 이용하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생수단(32)과; 상기 리프레쉬 어드레스 발생수단(32)으로부터 어드레스가 입력되면 상기 모드 디코딩수단(31)의 제어신호(C1)에 따라 상기 리프레쉬 어드레스를 재디코딩하여 노말 로우 어드레스를 출력하는 어드레스 디코딩수단(33)과; 및 상기 어드레스 디코딩수단(33)에서 출력되는 어드레스에 따라 선정된 셀을 리프레쉬 시키며, 상기 리프레쉬 동작이 완료되면 다음 연결된 디램으로 리프레쉬 제어신호를 출력하는 램 회로부(34)를 구비하여 구성된다.

상기와 같이 구성된 시스템에서 컨트롤러(20)에 가장 인접되어 있는 디램(DRAM 0)을 통해 리프레쉬 동작을 수행하는 과정을 설명하면, 컨트롤러(20)에서 리프레쉬 제어신호(SR0)가 입력되면, 이 신호는 상기 버퍼(11)(저장수단)에 저장되고, 상기 버퍼(11)의 출력은 모드 디코딩수단(31)으로 입력됨과 동시에 리프레쉬 어드레스 발생수단(32)으로 입력된다.

그러면, 상기 모드 디코딩수단(31)에서는 상기 저장수단으로서의 버퍼(11)에서 입력된 신호를 디코딩하여 각각 리프레쉬 어드레스 발생 수단(32)과 어드레스 디코딩수단(33)으로 리프레쉬 동작을 수행케하는 신호(C1)를 출력한다. 상기 제어신호(C1)를 입력받은 리프레쉬 어드레스 발생수단(32)은 상기 버퍼(11)에서 출력된 리프레쉬 제어신호를 통해 리프레쉬 어드레스를 생성한 후 어드레스 디코딩 수단(33)으로 출력한다.

상기 어드레스 디코딩수단(33)에서는 이 신호를 메모리 셀에 적용되는 실제 워드라인 어드레스로 재디코딩하여 램 회로부(34)로 입력하며, 램 회로부(34)에서는 상기 입력되는 어드레스에 따라 리프레쉬 동작을 수행한다.

이어 리프레쉬 동작이 완료되면 램 회로부(34)에서는 다음에 연결된 두번째 디램(DRAM 1)으로 리프레쉬 신호를 출력하며, 두번째 디램에서는 상기와 같은 일련의 동작을 수행한 다음 자신의 리프레쉬 동작이 완료되고 나면 다음 디램으로 리프레쉬 신호를 출력한다.

상기와 같은 동작을 체인에 연결된 모든 디램에 대해 순차적으로 반복 수행하며 본 발명에 의해 구현된 리프레쉬 장치를 통해 일어나는 리프레쉬 동작을 제5도에 도시된 타이밍도를 참조하여 설명하면 하기와 같다.

본 발명에서는 컨트롤러(20)에 첫번째로 연결된 디램에서 리프레쉬 동작이 수행되고 난 후 이 디램을 통해 다시 리프레쉬 신호가 다음 디램으로 입력되므로 제5a도에 도시된 리프레쉬 신호와 제5c도에 도시된 리프레쉬 신호의 인에이블 신호가 소정의 간격을 갖게 된다.

이에 따라 도면에 도시된 바와 같이 각 리프레쉬 신호에 의해 동작되는 디램의 리프래쉬 동작에도 상기 간격과 동일한 간격차로 리프레쉬가 일어나게 되고(제5b도와 제5d도), 이는 데이지 체인으로 연결된 복수개의 디램이 리프레쉬 동작을 동시에 수행하는 것이 아니라 순차적으로 행하게 됨을 나타내므로, 종래 문제점이었던 큰 값의 피크 전류는 발생하지 않게 된다.

그리고, 상기처럼 약간의 차이를 가지고 발생되는 리프레쉬 동작은, 리프레쉬 주기가 파워-다운-모드에서 수㎲이고 각 디램소자들의 리프레쉬 시간은 약 100ns정도가 되므로 충분히 리프레쉬 주기내에 전체 디램 소자에 대한 리프레쉬의 순차적 수행이 가능해진다.

즉, 본 발명에 따른 노이즈 감소형 반도체 메모리 장치는 복수개의 디램이 순차적으로 동작한다해도 전체적인 리프레쉬 시간 내에서 모든 램의 리프레쉬가 순차적으로 이루어진다.

이상에서 상세히 설명한 바와 같이 본 발명은 데이지 체인구조로 이루어진 복수개의 디램소자를 파워-다운모드시 리프레쉬 할때 모든 디램에 대해 순차적인 리프레쉬 동작이 일어나도록 하여 파워-다운모드에서의 피크 전류값의 증가를 방지하여 이를 작게 제한하므로써 시스템내 노이즈 발생을 억제할 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

데이지 체인구조로 이루어진 복수개의 디램소자를 구비한 노이즈 감소형 반도체 메모리장치에 있어서; 상기 각 디램소자의 입력단자를 통해 리프레쉬 제어신호가 순차적으로 입력되면 이를 디램의 내부 동작신호로 버퍼링하여 저장하는 저장수단과, 상기 저장수단에서 출력되는 신호를 디코딩하여 모드판별 제어신호를 발생시키는 모드 디코딩 수단과, 상기 모드 디코딩수단으로부터 발생된 모드판별 제어신호에 따라 파워-다운모드로 판별되면 상기 저장수단으로부터 출력되는 리프레쉬 제어신호를 입력받아 그에 상응하는 해당 디램소자의 리프레쉬 어드레스를 순차적으로 발생시키는 리프레쉬 어드레스 발생수단과, 상기 모드판별 제어신호에 따라 상기 리프레쉬 어드레스 발생수단으로부터 어드레스를 입력받아 이를 재디코딩하여 노말 로오 어드레스를 발생시키는 어드레스 디코딩수단, 및 상기 어드레스 디코딩수단으로부터 발생되는 어드레스에 따라 선정된 셀을 리프레쉬시키며, 상기 리프레쉬 동작이 완료되고 난 후 다음 연결된 디램으로 리프레쉬 제어신호를 출력하는 램 회로부를 구비하는 것을 특징으로 하는 노이즈 감소형 반도체 메모리장치.