JPH10144072A - リフレッシュ装置を有する半導体装置 - Google Patents
リフレッシュ装置を有する半導体装置Info
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- JPH10144072A JPH10144072A JP9288643A JP28864397A JPH10144072A JP H10144072 A JPH10144072 A JP H10144072A JP 9288643 A JP9288643 A JP 9288643A JP 28864397 A JP28864397 A JP 28864397A JP H10144072 A JPH10144072 A JP H10144072A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】ノイズの少ないリフレッシュ装置を有する半導
体装置を提供する。 【解決手段】デイジー・チェーン構造によるリフレッシ
ュ装置を有する半導体装置において、信号が入力される
とこれを貯蔵する貯蔵手段と、貯蔵手段から出力される
信号をデコードし、入力されたＤＲＡＭ識別番号と初期
に設定されている番号が一致するか否かを判断後、リフ
レッシュ制御信号を出力するデコーダ部と、デコーダ部
のリフレッシュ制御信号が入力されると、貯蔵手段から
出力されたリフレッシュ信号を利用してリフレッシュア
ドレスを生成するリフレッシュアドレス発生部と、リフ
レッシュアドレス発生部からアドレスが入力すると、デ
コーダ部のリフレッシュ制御信号によりアドレスをデコ
ードしてノーマルローアドレスを出力するアドレスデコ
ーダ部と、選定されたセルをリフレッシュさせた後、次
に連結されたＤＲＡＭにリフレッシュ信号を出力するＲ
ＡＭ回路部とを含む。
体装置を提供する。 【解決手段】デイジー・チェーン構造によるリフレッシ
ュ装置を有する半導体装置において、信号が入力される
とこれを貯蔵する貯蔵手段と、貯蔵手段から出力される
信号をデコードし、入力されたＤＲＡＭ識別番号と初期
に設定されている番号が一致するか否かを判断後、リフ
レッシュ制御信号を出力するデコーダ部と、デコーダ部
のリフレッシュ制御信号が入力されると、貯蔵手段から
出力されたリフレッシュ信号を利用してリフレッシュア
ドレスを生成するリフレッシュアドレス発生部と、リフ
レッシュアドレス発生部からアドレスが入力すると、デ
コーダ部のリフレッシュ制御信号によりアドレスをデコ
ードしてノーマルローアドレスを出力するアドレスデコ
ーダ部と、選定されたセルをリフレッシュさせた後、次
に連結されたＤＲＡＭにリフレッシュ信号を出力するＲ
ＡＭ回路部とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレッシュ装置
を有する半導体装置に関し、特にデイジー・チェーン
（daisy chain）構造のシステムにおける、複数個のＤ
ＲＡＭ（Dynamic Random Access Memory）に対するリフ
レッシュ動作が順次行われるようにしてピーク電流値を
小さくすることにより、システムから発生するノイズを
減少させることができるリフレッシュ装置を有する半導
体装置に関する。
を有する半導体装置に関し、特にデイジー・チェーン
（daisy chain）構造のシステムにおける、複数個のＤ
ＲＡＭ（Dynamic Random Access Memory）に対するリフ
レッシュ動作が順次行われるようにしてピーク電流値を
小さくすることにより、システムから発生するノイズを
減少させることができるリフレッシュ装置を有する半導
体装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭの構成がＲＡＭバス
（ＢＵＳ）や、シンクリンク（SYNCLINK）のようにリン
グ形態に構成されているシステムでは、セルのリフレッ
シュ動作時複数個のＤＲＡＭが同時に動作するためノイ
ズ問題が発生するが、これを図を参照して説明すれば次
の通りである。
（ＢＵＳ）や、シンクリンク（SYNCLINK）のようにリン
グ形態に構成されているシステムでは、セルのリフレッ
シュ動作時複数個のＤＲＡＭが同時に動作するためノイ
ズ問題が発生するが、これを図を参照して説明すれば次
の通りである。
【０００３】図３は、ＤＲＡＭとシステムとの連結を示
すデイジー・チェーン形態のシステムブロック図で、入
／出力端子（si/so）を有する複数個のＤＲＡＭ（ＤＲ
ＡＭ0〜ＤＲＡＭn）１０、１０…が連結され、前記複数
個のＤＲＡＭ１０、１０…を共通に制御するコントロー
ラ２０が連結されている。この際、前記コントローラ２
０は、該コントローラ２０に一番近接するよう連結され
ているＤＲＡＭ0に対してリフレッシュ信号（SRO）を出
力しながら、各ＤＲＡＭ部のデコーダ部動作を制御する
イネーブル信号を出力する。
すデイジー・チェーン形態のシステムブロック図で、入
／出力端子（si/so）を有する複数個のＤＲＡＭ（ＤＲ
ＡＭ0〜ＤＲＡＭn）１０、１０…が連結され、前記複数
個のＤＲＡＭ１０、１０…を共通に制御するコントロー
ラ２０が連結されている。この際、前記コントローラ２
０は、該コントローラ２０に一番近接するよう連結され
ているＤＲＡＭ0に対してリフレッシュ信号（SRO）を出
力しながら、各ＤＲＡＭ部のデコーダ部動作を制御する
イネーブル信号を出力する。
【０００４】前記複数個に連結されている個々のＤＲＡ
Ｍ１０、１０…の詳細ブロックは図４のように示すこと
ができるが、入力端子（si）を介して信号が入力される
とこれを貯蔵するバッファ１１と、前記バッファ１１か
ら出力される信号を、所定時間の間ディレイさせた後出
力する遅延部１２と、前記バッファ１１から出力される
信号をデコードし現在入力されているＤＲＡＭ識別番号
（ID）と、初期に設定されているＤＲＡＭ識別番号（I
D）が一致するか否かを判断した後、セルをリフレッシ
ュするためリフレッシュ制御信号（C1）を出力するデコ
ーダ部１３と、前記デコーダ部１３から出力される制御
信号（C1）が入力され、セルをリフレッシュさせるＲＡ
Ｍ回路部１４とを含む。
Ｍ１０、１０…の詳細ブロックは図４のように示すこと
ができるが、入力端子（si）を介して信号が入力される
とこれを貯蔵するバッファ１１と、前記バッファ１１か
ら出力される信号を、所定時間の間ディレイさせた後出
力する遅延部１２と、前記バッファ１１から出力される
信号をデコードし現在入力されているＤＲＡＭ識別番号
（ID）と、初期に設定されているＤＲＡＭ識別番号（I
D）が一致するか否かを判断した後、セルをリフレッシ
ュするためリフレッシュ制御信号（C1）を出力するデコ
ーダ部１３と、前記デコーダ部１３から出力される制御
信号（C1）が入力され、セルをリフレッシュさせるＲＡ
Ｍ回路部１４とを含む。
【０００５】前記のように構成されたシステムで、コン
トローラ２０に一番近接しているＤＲＡＭ0を介しリフ
レッシュ動作を行う過程を説明すれば、コントローラ２
０から出力されたリフレッシュ信号（SRO）が入力され
ると該信号は前記バッファ１１に貯蔵され、前記バッフ
ァ１１からの出力信号はデコーダ部１３と遅延部１２に
入力される。デコーダ部１３では前記入力された信号を
デコードし、コントローラ２０から入力した信号が現在
動作中のＤＲＡＭの識別番号と同一番号か否かを判断
し、これを介してＲＡＭ回路部１４にリフレッシュ動作
を行うよう制御する。そして、前記ＲＡＭ回路部１４に
おいてリフレッシュ動作が行われると、遅延部１２に制
御信号（C1）を入力し、ラッチ中のリフレッシュ信号を
次に連結されたＤＲＡＭ1に出力するようにする。これ
によって、リフレッシュ信号を入力された二個目のＤＲ
ＡＭ1でも前記と同一の動作が行われ、このような動作
をチェーンに連結された全てのＤＲＡＭに対し行う。
トローラ２０に一番近接しているＤＲＡＭ0を介しリフ
レッシュ動作を行う過程を説明すれば、コントローラ２
０から出力されたリフレッシュ信号（SRO）が入力され
ると該信号は前記バッファ１１に貯蔵され、前記バッフ
ァ１１からの出力信号はデコーダ部１３と遅延部１２に
入力される。デコーダ部１３では前記入力された信号を
デコードし、コントローラ２０から入力した信号が現在
動作中のＤＲＡＭの識別番号と同一番号か否かを判断
し、これを介してＲＡＭ回路部１４にリフレッシュ動作
を行うよう制御する。そして、前記ＲＡＭ回路部１４に
おいてリフレッシュ動作が行われると、遅延部１２に制
御信号（C1）を入力し、ラッチ中のリフレッシュ信号を
次に連結されたＤＲＡＭ1に出力するようにする。これ
によって、リフレッシュ信号を入力された二個目のＤＲ
ＡＭ1でも前記と同一の動作が行われ、このような動作
をチェーンに連結された全てのＤＲＡＭに対し行う。
【０００６】
【発明が解決しようとする課題】しかし、前記のように
動作する従来のデイジー・チェーン構造のリフレッシュ
方式は、図５に示すように、前記ディレイ時間が１つの
ＤＲＡＭがリフレッシュを行う時間に比べ非常に短いた
め一個目のＤＲＡＭ0で行われるリフレッシュ時間と、
その次のＤＲＡＭ1で行われるリフレッシュ時間差が無
視できるほどのため、結果的に全体的な各ＤＲＡＭのリ
フレッシュ動作が殆ど同時に行われる結果となる。即
ち、図５（ａ）で示す第１リフレッシュ信号により動作
して行われる、図５（ｂ）で示すＤＲＡＭ0のワードラ
インがリフレッシュする瞬間と、第２リフレッシュ信号
（同図（ｃ））により動作して行われる、二個目のＤＲ
ＡＭ1のワードラインがリフレッシュする瞬間と（同図
（ｄ））、及び第３リフレッシュ信号（同図（ｅ））に
より動作して行われる、三個目のＤＲＡＭ2のワードラ
インがリフレッシュする瞬間（同図（ｆ））がタイミン
グ図上で殆ど区別できない程に同一瞬間に行われるのを
見ることができる。従って、複数個のＤＲＡＭが同時に
リフレッシュ動作を行うことになるため、システム全体
に大きい値のピーク電流が流れることになりシステム内
部にノイズを誘発させることになる要因となる。
動作する従来のデイジー・チェーン構造のリフレッシュ
方式は、図５に示すように、前記ディレイ時間が１つの
ＤＲＡＭがリフレッシュを行う時間に比べ非常に短いた
め一個目のＤＲＡＭ0で行われるリフレッシュ時間と、
その次のＤＲＡＭ1で行われるリフレッシュ時間差が無
視できるほどのため、結果的に全体的な各ＤＲＡＭのリ
フレッシュ動作が殆ど同時に行われる結果となる。即
ち、図５（ａ）で示す第１リフレッシュ信号により動作
して行われる、図５（ｂ）で示すＤＲＡＭ0のワードラ
インがリフレッシュする瞬間と、第２リフレッシュ信号
（同図（ｃ））により動作して行われる、二個目のＤＲ
ＡＭ1のワードラインがリフレッシュする瞬間と（同図
（ｄ））、及び第３リフレッシュ信号（同図（ｅ））に
より動作して行われる、三個目のＤＲＡＭ2のワードラ
インがリフレッシュする瞬間（同図（ｆ））がタイミン
グ図上で殆ど区別できない程に同一瞬間に行われるのを
見ることができる。従って、複数個のＤＲＡＭが同時に
リフレッシュ動作を行うことになるため、システム全体
に大きい値のピーク電流が流れることになりシステム内
部にノイズを誘発させることになる要因となる。
【０００７】本発明の目的は、ＤＲＡＭ内部に入力端子
を介しリフレッシュ信号が入力されるとこの信号を従来
のようにバッファを介し次のＤＲＡＭに出力するのでは
なく、ＤＲＡＭ内部でリフレッシュ動作が完全に終了す
れば、次のＤＲＡＭにリフレッシュ信号を出力するよう
にすることにより、複数個のＤＲＡＭそれぞれのリフレ
ッシュ動作が順次発生する、リフレッシュ装置を有する
半導体装置を提供することにある。
を介しリフレッシュ信号が入力されるとこの信号を従来
のようにバッファを介し次のＤＲＡＭに出力するのでは
なく、ＤＲＡＭ内部でリフレッシュ動作が完全に終了す
れば、次のＤＲＡＭにリフレッシュ信号を出力するよう
にすることにより、複数個のＤＲＡＭそれぞれのリフレ
ッシュ動作が順次発生する、リフレッシュ装置を有する
半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】前記のような目的を達成
するため、本発明ではリフレッシュ信号をバッファを通
過させた後、前記信号をノーマル ロー アドレスの代り
にデコーダ部に入力されるようにし、セル アレイのワ
ードラインを選択するようにすることにより全てのセル
のリフレッシュ動作が終了すれば、前記ＤＲＡＭでリフ
レッシュ信号が次のＤＲＡＭに出力できるようにしてい
る。
するため、本発明ではリフレッシュ信号をバッファを通
過させた後、前記信号をノーマル ロー アドレスの代り
にデコーダ部に入力されるようにし、セル アレイのワ
ードラインを選択するようにすることにより全てのセル
のリフレッシュ動作が終了すれば、前記ＤＲＡＭでリフ
レッシュ信号が次のＤＲＡＭに出力できるようにしてい
る。
【０００９】本発明の請求項１に記載の発明は、デイジ
ー・チェーン構造のシステムによるリフレッシュ装置を
有する半導体装置において、ＤＲＡＭの入力端子を介し
信号が入力されるとこれを貯蔵する貯蔵手段と、前記貯
蔵手段から出力される信号をデコードし、現在入力され
ているＤＲＡＭ識別番号と初期に設定されているＤＲＡ
Ｍ識別番号が一致するか否かを判断した後、セルをリフ
レッシュするためリフレッシュ制御信号を出力するデコ
ーダ部と、前記デコーダ部のリフレッシュ制御信号が入
力されると、前記貯蔵手段から出力されたリフレッシュ
信号を利用してリフレッシュアドレスを生成するリフレ
ッシュアドレス発生部と、前記リフレッシュアドレス発
生部からアドレスが入力すると、前記デコーダ部のリフ
レッシュ制御信号により前記アドレスをデコードしてノ
ーマルローアドレスを出力するアドレスデコーダ部と、
前記アドレスデコーダ部から出力されるアドレスにより
選定されたセルをリフレッシュさせ、前記リフレッシュ
動作が終了した後、次に連結されたＤＲＡＭにリフレッ
シュ信号を出力するＲＡＭ回路部とを含むことを特徴と
する。
ー・チェーン構造のシステムによるリフレッシュ装置を
有する半導体装置において、ＤＲＡＭの入力端子を介し
信号が入力されるとこれを貯蔵する貯蔵手段と、前記貯
蔵手段から出力される信号をデコードし、現在入力され
ているＤＲＡＭ識別番号と初期に設定されているＤＲＡ
Ｍ識別番号が一致するか否かを判断した後、セルをリフ
レッシュするためリフレッシュ制御信号を出力するデコ
ーダ部と、前記デコーダ部のリフレッシュ制御信号が入
力されると、前記貯蔵手段から出力されたリフレッシュ
信号を利用してリフレッシュアドレスを生成するリフレ
ッシュアドレス発生部と、前記リフレッシュアドレス発
生部からアドレスが入力すると、前記デコーダ部のリフ
レッシュ制御信号により前記アドレスをデコードしてノ
ーマルローアドレスを出力するアドレスデコーダ部と、
前記アドレスデコーダ部から出力されるアドレスにより
選定されたセルをリフレッシュさせ、前記リフレッシュ
動作が終了した後、次に連結されたＤＲＡＭにリフレッ
シュ信号を出力するＲＡＭ回路部とを含むことを特徴と
する。
【００１０】
【発明の実施の形態】上述の目的、特徴及び長所は添付
の図と次の詳細な説明を介してより明らかになるだろ
う。以下、添付の図を参照して本発明の実施例を詳しく
説明する。
の図と次の詳細な説明を介してより明らかになるだろ
う。以下、添付の図を参照して本発明の実施例を詳しく
説明する。
【００１１】図１は、本発明を具現化したリフレッシュ
装置を有するＤＲＡＭのブロック図である。また、各Ｄ
ＲＡＭを接続したシステム全体の構造は図３に示すもの
と同様である。
装置を有するＤＲＡＭのブロック図である。また、各Ｄ
ＲＡＭを接続したシステム全体の構造は図３に示すもの
と同様である。
【００１２】図１において、ＤＲＡＭ３０の入力端子
（si）を介し信号が入力されるとこれを貯蔵するバッフ
ァ２１と、前記バッファ２１から出力する信号をデコー
ドし現在入力されているＤＲＡＭ識別番号（ID）と、初
期に設定されているＤＲＡＭ識別番号（ID）が一致する
か否かを判断した後、セルをリフレッシュするためリフ
レッシュ制御信号（C1）を出力するデコーダ部３１と、
前記デコーダ部３１の制御信号（C1）が入力されると、
前記バッファ２１から出力したリフレッシュ信号を利用
してリフレッシュアドレスを生成するリフレッシュアド
レス発生部３２と、前記リフレッシュアドレス発生部３
２からアドレスが入力されると、前記デコーダ部３１の
制御信号により前記アドレスをデコードしてノーマルロ
ーアドレスを出力するアドレスデコーダ部３３及び、前
記アドレスデコーダ部３３から出力されるアドレスによ
り選定されたセルをリフレッシュさせ、前記リフレッシ
ュ動作が終了すれば次に連結されたＤＲＡＭにリフレッ
シュ信号を出力するＲＡＭ回路部３４を含む。
（si）を介し信号が入力されるとこれを貯蔵するバッフ
ァ２１と、前記バッファ２１から出力する信号をデコー
ドし現在入力されているＤＲＡＭ識別番号（ID）と、初
期に設定されているＤＲＡＭ識別番号（ID）が一致する
か否かを判断した後、セルをリフレッシュするためリフ
レッシュ制御信号（C1）を出力するデコーダ部３１と、
前記デコーダ部３１の制御信号（C1）が入力されると、
前記バッファ２１から出力したリフレッシュ信号を利用
してリフレッシュアドレスを生成するリフレッシュアド
レス発生部３２と、前記リフレッシュアドレス発生部３
２からアドレスが入力されると、前記デコーダ部３１の
制御信号により前記アドレスをデコードしてノーマルロ
ーアドレスを出力するアドレスデコーダ部３３及び、前
記アドレスデコーダ部３３から出力されるアドレスによ
り選定されたセルをリフレッシュさせ、前記リフレッシ
ュ動作が終了すれば次に連結されたＤＲＡＭにリフレッ
シュ信号を出力するＲＡＭ回路部３４を含む。
【００１３】前記のように構成されたシステムで、コン
トローラ２０に一番近接しているＤＲＡＭ0を介しリフ
レッシュ動作を行う過程を説明すれば、コントローラ２
０からリフレッシュ信号（SRO）が入力されると、この
信号は前記バッファ２１（貯蔵手段）に貯蔵され、前記
バッファ２１からの出力はデコーダ部３１に入力される
とともにリフレッシュアドレス発生部３２に入力され
る。デコーダ部３１では前記バッファ２１から入力した
信号をデコードし、リフレッシュアドレス発生部３２と
アドレスデコーダ部３３それぞれに対して、リフレッシ
ュ動作を行わせるためのリフレッシュ制御信号（C1）を
出力する。前記リフレッシュ制御信号（C1）を入力され
たリフレッシュアドレス発生部３２は、前記バッファ２
１から出力されたリフレッシュ信号を利用して、リフレ
ッシュアドレスを生成した後、アドレスデコーダ部３３
に出力する。前記アドレスデコーダ部３３では、リフレ
ッシュ制御信号により、メモリセルに適用される実際の
ワードラインアドレスを再びデコードして、ＲＡＭ回路
部３４に入力する。ＲＡＭ回路部３４では前記入力され
るアドレスよりリフレッシュ動作を行う。
トローラ２０に一番近接しているＤＲＡＭ0を介しリフ
レッシュ動作を行う過程を説明すれば、コントローラ２
０からリフレッシュ信号（SRO）が入力されると、この
信号は前記バッファ２１（貯蔵手段）に貯蔵され、前記
バッファ２１からの出力はデコーダ部３１に入力される
とともにリフレッシュアドレス発生部３２に入力され
る。デコーダ部３１では前記バッファ２１から入力した
信号をデコードし、リフレッシュアドレス発生部３２と
アドレスデコーダ部３３それぞれに対して、リフレッシ
ュ動作を行わせるためのリフレッシュ制御信号（C1）を
出力する。前記リフレッシュ制御信号（C1）を入力され
たリフレッシュアドレス発生部３２は、前記バッファ２
１から出力されたリフレッシュ信号を利用して、リフレ
ッシュアドレスを生成した後、アドレスデコーダ部３３
に出力する。前記アドレスデコーダ部３３では、リフレ
ッシュ制御信号により、メモリセルに適用される実際の
ワードラインアドレスを再びデコードして、ＲＡＭ回路
部３４に入力する。ＲＡＭ回路部３４では前記入力され
るアドレスよりリフレッシュ動作を行う。
【００１４】次いで、ＤＲＡＭ0のリフレッシュ動作が
終了すれば、ＲＡＭ回路部３４は次に連結された二個目
のＤＲＡＭ1にリフレッシュ信号を出力し、二個目のＤ
ＲＡＭ1では前記のような一連の動作を行った後、自ら
のリフレッシュ動作が終了すれば次のＤＲＡＭ2にリフ
レッシュ信号を出力する。
終了すれば、ＲＡＭ回路部３４は次に連結された二個目
のＤＲＡＭ1にリフレッシュ信号を出力し、二個目のＤ
ＲＡＭ1では前記のような一連の動作を行った後、自ら
のリフレッシュ動作が終了すれば次のＤＲＡＭ2にリフ
レッシュ信号を出力する。
【００１５】前記のような動作を、チェーンに連結され
た全てのＤＲＡＭに対し順次繰返し行う。
た全てのＤＲＡＭに対し順次繰返し行う。
【００１６】本発明により行われる、リフレッシュ装置
を介して生じるリフレッシュ動作を図２に示すタイミン
グ図を参照して説明すれば以下の通りである。本発明で
は、コントローラ２０に連結された一個目のＤＲＡＭ0
においてリフレッシュ動作が行われた後、該ＤＲＡＭ0
を介しリフレッシュ信号が次のＤＲＡＭ1に入力される
ため、図２（ａ）に示すリフレッシュ信号と、図２
（ｃ）に示すリフレッシュ信号のイネーブル信号が所定
の間隔を有することになる。
を介して生じるリフレッシュ動作を図２に示すタイミン
グ図を参照して説明すれば以下の通りである。本発明で
は、コントローラ２０に連結された一個目のＤＲＡＭ0
においてリフレッシュ動作が行われた後、該ＤＲＡＭ0
を介しリフレッシュ信号が次のＤＲＡＭ1に入力される
ため、図２（ａ）に示すリフレッシュ信号と、図２
（ｃ）に示すリフレッシュ信号のイネーブル信号が所定
の間隔を有することになる。
【００１７】これによって、図面に示すように各リフレ
ッシュ信号により動作するＤＲＡＭのリフレッシュ動作
にも、前記間隔と同様な間隔差でリフレッシュが生じる
ことになり（図２（ｂ）と図２（ｄ））、これはデイジ
ー・チェーンで連結された複数個のＤＲＡＭがリフレッ
シュ動作を同時に行うのではなく順次に行うことになる
のを表すので、従来の問題点であった大きい値のピーク
電流は発生しなくなる。そして、リフレッシュ周期がパ
ワーダウンモードで数μsであるため、前記のように複
数個のＤＲＡＭにおいて多少の時間差を持ってリフレッ
シュ動作が発生するとしても、全体的なリフレッシュ時
間内で全てのＤＲＡＭのリフレッシュを行うことができ
る。
ッシュ信号により動作するＤＲＡＭのリフレッシュ動作
にも、前記間隔と同様な間隔差でリフレッシュが生じる
ことになり（図２（ｂ）と図２（ｄ））、これはデイジ
ー・チェーンで連結された複数個のＤＲＡＭがリフレッ
シュ動作を同時に行うのではなく順次に行うことになる
のを表すので、従来の問題点であった大きい値のピーク
電流は発生しなくなる。そして、リフレッシュ周期がパ
ワーダウンモードで数μsであるため、前記のように複
数個のＤＲＡＭにおいて多少の時間差を持ってリフレッ
シュ動作が発生するとしても、全体的なリフレッシュ時
間内で全てのＤＲＡＭのリフレッシュを行うことができ
る。
【００１８】上記の本発明の好ましい実施例は、例示の
目的のため開示されたものであり、当業者であれば本発
明の思想の範囲内で多様な修正、変更、付加等が可能な
はずであり、このような修正、変更等は特許請求の範囲
に属するものと見なすべきである。
目的のため開示されたものであり、当業者であれば本発
明の思想の範囲内で多様な修正、変更、付加等が可能な
はずであり、このような修正、変更等は特許請求の範囲
に属するものと見なすべきである。
【００１９】
【発明の効果】以上で詳しく説明したように、本発明は
デイジー・チェーンで連結された複数個のＤＲＡＭをリ
フレッシュする場合、全てのＤＲＡＭに対し順次にリフ
レッシュ動作が生じるようにすることにより、ピーク電
流値を小さくしてシステム内におけるノイズ発生を抑制
する利点を有する。
デイジー・チェーンで連結された複数個のＤＲＡＭをリ
フレッシュする場合、全てのＤＲＡＭに対し順次にリフ
レッシュ動作が生じるようにすることにより、ピーク電
流値を小さくしてシステム内におけるノイズ発生を抑制
する利点を有する。
【図１】本発明のリフレッシュ装置を有する半導体装置
の一例を示す、ＤＲＡＭのブロック図である。
の一例を示す、ＤＲＡＭのブロック図である。
【図２】図１のＤＲＡＭのタイミング図である。
【図３】ＤＲＡＭとシステムとの連結を示すデイジー・
チェーン形態のシステムブロック図である。
チェーン形態のシステムブロック図である。
【図４】従来のリフレッシュ装置を有する半導体装置で
ある、ＤＲＡＭのブロック図である。
ある、ＤＲＡＭのブロック図である。
【図５】図４のＤＲＡＭのタイミング図である。
２１ バッファ（貯蔵手段） ３０ ＤＲＡＭ ３１ デコーダ部 ３２ リフレッシュアドレス発生部 ３３ アドレスデコーダ部 ３４ ＲＡＭ回路部
Claims (1)
- 【請求項１】 デイジー・チェーン構造のシステムによ
るリフレッシュ装置を有する半導体装置において、 ＤＲＡＭの入力端子を介し信号が入力されるとこれを貯
蔵する貯蔵手段と、 前記貯蔵手段から出力される信号をデコードし、現在入
力されているＤＲＡＭ識別番号と初期に設定されている
ＤＲＡＭ識別番号が一致するか否かを判断した後、セル
をリフレッシュするためリフレッシュ制御信号を出力す
るデコーダ部と、 前記デコーダ部のリフレッシュ制御信号が入力される
と、前記貯蔵手段から出力されたリフレッシュ信号を利
用してリフレッシュアドレスを生成するリフレッシュア
ドレス発生部と、 前記リフレッシュアドレス発生部からアドレスが入力す
ると、前記デコーダ部のリフレッシュ制御信号により前
記アドレスをデコードしてノーマルローアドレスを出力
するアドレスデコーダ部と、 前記アドレスデコーダ部から出力されるアドレスにより
選定されたセルをリフレッシュさせ、前記リフレッシュ
動作が終了した後、次に連結されたＤＲＡＭにリフレッ
シュ信号を出力するＲＡＭ回路部とを含むことを特徴と
するリフレッシュ装置を有する半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047403A KR100225951B1 (ko) | 1996-10-22 | 1996-10-22 | 노이즈 감소형 반도체 메모리 장치 |
| KR1996P-47403 | 1996-10-22 |
Publications (2)
| Publication Number | Publication Date |
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