JP2558290B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置さらにはそれにおけるテス
ティング技術に関し、例えばDRAM（ダイナミック・ラン
ダム・アクセス・メモリ）のテスティングに適用してそ
の効率向上に有効な技術に関するものである。

〔従来技術〕

ダイナミック型メモリセルをマトリクス配置して成る
DRAMは、昭和59年11月30日オーム社発行の「LSIハンド
ブック」P486乃至P496に記載されているように、メモリ
セルが結合されているビット線対は、カラムデコーダの
出力選択信号でスイッチ動作するカラムスイッチ回路を
通して選択的に共通データ線対に接続されるようになつ
ている。このとき、カラムスイッチ回路がデータの読み
出し及び書き込みの双方に利用されるような単なる双方
向性トランスファスイッチ素子で構成される場合、各ビ
ット線対に接続されているセンスアンプは、所定のダイ
ナミック型メモリセルから読み出される微小信号を検出
してそれを増幅する性質上、データの読み出し動作にお
いて共通データ線対からビット線対に不所望な雑音が与
えられないようにするため、通常は、センスアンプによ
る微小読み出し信号の増幅動作が完了するタイミングを
待って前記カラムスイッチ回路が選択動作されるように
なっている。このため、カラムスイッチ回路の選択動作
は、メモリセルを所定のワード線方向に選択する動作に
対して比較的遅延され、それによつて、高速にデータを
読み出すことができないという問題があった。

そこで、本発明者らは、データの読み出し速度を向上
させるために、ビット線対を入力容量を介して共通デー
タ線対に接続する読み出し専用のスイッチ回路を検討し
た。この場合に、書き込み用スイッチ回路は、従来同様
トランスファスイッチ素子で構成する。

斯る読み出し専用のカラムスイッチ回路にあっては、
共通データ線対とビット線対とを直接導通状態にしない
ため、センスアンプの増幅動作が確定する前に当該スイ
ッチ回路の動作を選択することができると共に、共通デ
ータ線対はビット線対にとつて不所望な負荷にはならな
いことから、メモリセルからの読み出しデータを速やか
に外部に出力することができる。

〔発明が解決しようとする問題点〕

更に、本発明者らは、上記読み出し専用のカラムスイ
ッチ回路を設けた場合における、メモリセルアレイの良
否判定に関するテスティングについて検討した。斯るテ
スティングにおいては全てのメモリセルに同一レベルの
データを予め書き込んでおいて、それを後から逐次読み
出したときのレベルが書き込みレベルに一致するかによ
ってメモリセルの良否判定を行う。そのようなデータの
読み出し動作では、任意の目的アドレスに対応させて個
々のデータを得る必要はなく、書き込みレベルと異なる
データが読み出された場合にそれを識別することができ
れば充分である。そこで、上記読み出し専用のカラムス
イッチ回路を設けた場合、共通データ線対は、ビット線
対にとつて不所望な負荷を構成しないことに呼応して各
ビット線対上の読み出しデータレベルに影響を与えな
い、という点に着目し、１本のワード線によつて選択さ
れる全てのメモリセルデータを上記読み出し専用のカラ
ムスイッチ回路を介して共通データ線対に作用してテス
ティングを行うことが、その効率向上を図る上で極めて
効果的であることを見出した。

本発明の目的は、メモリセルアレイに対するテスティ
ング効率を向上させることができる半導体記憶装置を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、メモリセルのデータ入出力端子が結合され
る複数のビット線対を入力容量を介して共通データ線対
に接続する第１スイッチ素子と、同第１スイッチ素子を
選択的に電源端子に接続可能とする第２スイッチ素子と
を含む読み出し用選択スイッチ回路と、上記読み出し用
選択スイッチ回路に含まれる第２スイッチ素子を一括選
択可能な選択手段と、上記選択手段により第２スイッチ
素子が一括選択されるとき、共通データ線対のレベルの
一致及び不一致を判定する判定手段とを備えて成るもの
である。

〔作 用〕

上記した手段によれば、テスティングにおいて予め全
てのメモリセルに同一レベルのデータを書き込み、その
後、ワード線の選択毎に第２スイッチ素子が一括選択さ
れると、共通データ線対のレベルは、不良メモリセルを
含まない場合には書き込みレベルに呼応する相補レベル
とされるが、不良メモリセルが含まれる場合には同相レ
ベルとされ、その相違が判定されることにより、１回の
ワード線選択動作で当該ワード線方向の全てのメモリセ
ルの良否判定が可能とされ、それによって、メモリセル
アレイの良否判定のためのテスティング効率向上を達成
するものである。

〔実 施 例〕

第１図は本発明の一実施例であるDRAMにおける要部を
示す回路図、第２図は本実施例のDRAM全体を示すブロッ
ク図である。同図に示されるDRAMは、特に制限されない
が、公知の半導体集積回路製造技術によって１つの半導
体基板に形成されている。

本実施例のDRAMは、特に制限されないが、Ｎチャンネ
ル型MOSFET Q1と蓄積容量Csが直列接続された１トラン
ジスタ形のダイナミック型メモリセルMCを複数個マトリ
クス配置して成るメモリセルアレイMCAを有する。メモ
リセルMCは、折り返しデータ線方式によってレイアウト
されたビット線対BL1,▲▼乃至BLn,▲▼の
夫々に１個おきに等しい数づつデータ入出力端子を介し
て結合され、各メモリセルMCの選択端子（MOSFET Q1の
ゲート電極）は、夫々に対応する行のワード線W1〜Wnに
結合されている。

上記ワード線W1〜Wnの選択は第２図に示されるロウデ
コーダRDECが行う。このロウデコーダRDECは、ロウアド
レスバッファRABUFから供給されるアドレス信号を解読
してそれに対応する所定１本のワード線を選択レベルに
駆動する。

各ビット線対BL1,▲▼乃至BLn,▲▼の一
端側には、夫々差動増幅型のセンスアンプSA1〜SAnが設
けられている。このセンスアンプSA1〜SAnの夫々には図
示しないパワースイッチ素子が含まれている。これら図
示しないパワースイッチ素子のための制御信号φsaがア
サートされることによつて、各センスアンプSA1〜SAnは
増幅動作可能とされ、それによって、ビット線対の間の
微小電位差を検出してそれを増幅する。第２図におい
て、センスアンプSA1〜SAnはセンスアンプ列SAAとして
図示されている。

一方、上記各ビット線対BL1,▲▼乃至BLn,▲
▼の他端側は、書き込み用カラムスイッチ回路WCSW
を介して書き込み用共通データ線対WCD,▲▼に共
通接続され、また、読み出し用カラムスイッチ回路RCSW
を介して読み出し用共通データ線対RCD,▲▼に共
通接続されている。

上記書き込み用カラムスイッチ回路WCSWは、特に制限
されないが、各ビット線対BL1,▲▼乃至BLn,▲
▼と書き込み用共通データ線対WCD,▲▼とを
結合するＮチャンネル型トランスファMOSFET Q2,Q3によ
つて構成される。トランスファMOSFET Q2及びQ3は夫々
ビット線対に対応するカラム選択信号WCS1〜WCSnによっ
てスイッチ制御される。

上記読み出し用カラムスイッチ回路RCSWは、特に制限
されないが、入力ゲート容量を介してビット線対BL1,▲
▼〜BLn,▲▼を読み出し用共通データ線対
RCD,▲▼に接続する第１スイッチ素子としてのＮ
チャンネル型制御MOSFET Q4,Q5と、上記制御MOSFET Q4,
Q5を選択的に回路の接地端子Vssに接続可能とする第２
スイッチ素子としてのＮチャンネル型選択MOSFET Q6,Q7
とによつて構成される。選択MOSFET Q6,Q7は夫々ビット
線対に対応するカラム選択信号RCS1〜RCSnによってスイ
ッチ制御される。

メモリセルデータの読み出しに際して、前記センスア
ンプSA1〜SAnによりビット線対の間の微小電位差が増幅
されて、当該ビット線対に相補レベルの電荷が与えられ
るとき、オン状態に選択スイッチ制御される選択MOSFET
Q6及びQ7につながる前記制御MOSFET Q4,Q5は、ビット
線対の相補レベルに対応してスイッチ動作される。例え
ば、制御MOSFET Q4がオン動作され、且つ制御MOSFET Q5
がオフ状態を採ると、上記読み出し用共通データ線RCD
がディスチャージされ、他方の読み出し用共通データ線
▲▼がプリチャージレベルを維持する。

このときビット線対と読み出し用共通データ線対RCD,
▲▼との間には制御MOSFET Q4,Q5のゲート容量が
介在されているから、ビット線対にとって読み出し用共
通データ線対RCD,▲▼は不所望な負荷を構成しな
い。したがって、センスアンプSA1〜SAnによる増幅動作
の確定タイミング以前に選択MOSFET Q6,Q7をオン状態に
制御しても、読み出し用共通データ線対RCD,▲▼
からセンスアンプに不所望なノイズが与えられず、読み
出し用共通データ線対RCD,▲▼は、メモリセルか
らのデータ読み出しに呼応して速やかにレベル強制され
る。

更に、選択MOSFET Q6,Q7がオン動作されても、ビット
線対と読み出し用共通データ線対RCD,▲▼とは制
御MOSFET Q4,Q5のゲート容量の作用によって直接電気的
に導通されないから、カラム選択信号RCS1〜RCSnが一括
して選択レベルに駆動されても、読み出し用共通データ
線対RCD,▲▼のレベルは各ビット線対上の読み出
しデータレベルに影響を与えることはない。

上記カラム選択信号RCS1〜RCSn及びWCS1〜WCSnはカラ
ムデコーダCDECから出力される。このカラムデコーダCD
ECには、読み出し動作の指定／非指定に呼応する制御信
号φｒ、書き込み動作の指定／非指定に呼応する制御信
号φｗ、及び詳細を後述するイニシャライズモードやテ
ストモードさらにはリフレッシュモードなどの特殊モー
ドの設定／非設定に呼応する制御信号φspが供給され
る。カラムデコーダCDECは、上記特殊モードの非設定に
呼応して制御信号φspがネゲートされているとき、カラ
ムアドレスバッファCABUFから供給されるアドレス信号
に応じて所定のカラム選択信号を選択レベルに駆動する
が、読み出し動作に呼応して制御信号φｒがアサートさ
れるときにはカラム選択信号RCS1〜RCSnの中から上記入
力アドレス信号に対応する所定の１つを選択レベルに駆
動する。また、書き込み動作に呼応して制御信号φｗが
アサートされるときにはカラム選択信号WCS1〜WCSnの中
から上記入力アドレス信号に対応する所定の１つを選択
レベルに駆動する。一方、制御信号φspがアサートされ
ている場合には、カラムデコーダCDECの出力は、入力ア
ドレス信号とは無関係にされ、制御信号φｗがアサート
されることに呼応して全てのカラム選択信号WCS1〜WCSn
が選択レベルに駆動され、又は、制御信号φｒがアサー
トされるときには全てのカラム選択信号RCS1〜RCSnが選
択レベルに駆動される。

ここで、上記イニシャライズモードは、１回のワード
線選択動作によって１行分のメモリセルに同時に論理
「１」又は論理「０」のデータを書き込んでメモリセル
アレイMCAの保持データを全て論理「１」又は論理
「０」に初期化する動作モードである。上記テストモー
ドは、特定のデータ読み出しモードの一例であり、イニ
シャライズモードによつて初期化されたメモリセル１行
分づつ読み出してメモリセルアレイMCAの良否を判定す
るための動作モードである。本実施例のDRAMにおいて、
上記イニシャライズモードやテストモードなどの特殊モ
ードが設定されない場合、特に制限されないが、リード
／ライトモードのような通常のアクセスモードとされ
る。

メモリセルMCのアドレシングは、特に制限されない
が、時分割で外部から供給されるロウアドレス信号ADDR
ro及びカラムアドレス信号ADDRcaによつて行われる場合
と、リフレッシュカウンタREFCUNTから出力されるアド
レス信号ADDRrefによって行われる場合の２通りとされ
る。

上記アドレス信号ADDRro及びADDRcaと、上記アドレス
信号ADDRrefの選択はアドレスセレクタASELが行う。ア
ドレスセレクタASELには選択制御信号φselが供給され
る。アドレスセレクタASELは、選択制御信号φselがア
サートされる場合に、アドレス信号ADDRro及びADDRcaを
出力選択する。選択制御信号φselがネゲートされると
きにはアドレス信号ADDRrefを出力選択する。

ここで、選択制御信号φselがネゲートされるのは、
イニシャライズモードやテストモードさらにはリフレッ
シュモードなどの特殊モードが設定される場合とされ
る。即ち、アドレス信号ADDRrefは、リフレッシュアド
レスとされるだけではなく、イニシャライズモードとテ
ストモードの実行に必要なロウアドレス信号ともされ
る。これに呼応し、アドレスインクリメント動作を指示
するための制御信号φrefが供給される上記リフレッシ
ュウンタREFCUNTは、イニシャライズモード、テストモ
ード、又はリフレッシュモードなどの特殊モードの設定
に呼応してその制御信号φrefがアサートされることに
より、アドレスインクリメント動作を開始するようにな
っている。リフレッシュウンタREFCUNTによるアドレス
インクリメント動作は、メモリセルアレイMCAに含まれ
る全てのワード線を所定サイクルで順番に選択するまで
維持される。

カラムアドレスバッファCABUFに対するアドレス信号
の取り込みタイミングは制御信号φcasのアサートタイ
ミングで規定され、また、ロウアドレスバッファRABUF
に対するアドレス信号の取り込みタイミングは制御信号
φrasのアサートタイミングで規定される。

上記書き込み用共通データ線対WCD,▲▼は、デ
ータ入力バッファ回路DIBUFに結合される。

上記読み出し用共通データ線対RCD,▲▼及び書
き込み用共通データ線WCD,▲▼はＰチャンネル型
選択MOSFET Q10,Q10及びQ11,Q11を介してメインアンプM
Aに結合される。上記選択MOSFET Q10,Q10はデータの読
み出し動作に呼応してアサートされる制御信号▲▼
によつてオン状態に制御され、選択MOSFET Q11,Q11はデ
ータの書き込み動作に呼応してアサートされる制御信号
▲▼によつてオン状態に制御される。これにより上
記メインアンプMAはデータの読み出し動作に呼応してメ
モリセルデータを増幅し、また、データの書き込み動作
に呼応してデータ入力バッファDIBUFから供給されるデ
ータを増幅する。

上記メインアンプMAにおけるメモリセルデータの増幅
出力端子は、判定回路DCD及び伝達回路TRSの入力端子に
並列的に結合され、夫々の出力端子はデータ出力バッフ
ァDOBUFに共通接続される。上記メインアンプMAは、特
に制限されないが、テストモードの設定に呼応して制御
信号φtestがアサートされているとき、読み出し用共通
データ線対RCD,▲▼のレベルが同相レベルにされ
る場合にはそれに呼応して同相レベルの増幅出力を得る
ことができる回路構成とされる。上記判定回路DCDは、
テストモードにおいて読み出し用共通データ線対RCD,▲
▼のレベルに対して排他的論理和を採ってそのレ
ベルの一致及び不一致を判定し、その判定結果に応じた
信号を出力する。判定回路DCDによる判定結果は、テス
トモードの設定に呼応して制御信号φtestがアサートさ
れた場合にのみ出力可能とされる。上記伝達回路TRS
は、制御信号φtestがネゲートされた場合に入力信号を
出力端子に伝達する。尚、上記データ出力バッファDOBU
Fは、制御信号φｒがアサートされた場合に出力動作可
能とされ、また、データ入力バッファDIBUFは、制御信
号φｗがアサートされた場合に出力動作可能とされる。

ここで、上記判定回路DCDは、第１図に示されるよう
に、読み出し用共通データ線対RCD,▲▼の増幅レ
ベルに対して排他的論理和を採る２入力型の排他的論理
和回路EXORと、排他的論理和回路EXORの出力と上記制御
信号φtestとの論理積を採るアンドゲート回路ANDによ
って構成されるような概念的ロジックを有するものとさ
れる。

上記イニシイャライズモードによって初期化されたメ
モリセルアレイMCから１行分づつメモリセルデータを読
み出してメモリセルアレイMCAの良否を判定するテスト
モードにおいて、アドレス信号ADDRrefにより所定のワ
ード線が選択レベルに駆動されると共に、カラム選択信
号RCS1〜RCSnが一括して選択レベルに駆動されると、そ
れに呼応して、各ビット線対BL1,▲▼〜BLn,▲
▼の制御MOSFET Q4及びQ5がスイッチ動作されて、
読み出し用共通データ線対RCD,▲▼のレベレベル
が各ビット線対の相補レベルに応じて強制される。この
とき、ビット線対と読み出し用共通データ線対RCD,▲
▼とは制御MOSFET Q4,Q5のゲート容量の作用によっ
て直接電気的に導通されないから、カラム選択信号RCS1
〜RCSnが一括して選択レベルに駆動されても、各ビット
線対上の相補的読み出しデータレベルは、読み出し用共
通データ線対RCD,▲▼のレベルに影響されない。
したがって、このとき選択されたワード線に関するメモ
リセルの読み出しデータが初期化レベルに一致している
場合には、言い換えるなら、当該全てのメモリセルが正
常であるなら、読み出し用共通データ線対RCD,▲
▼は相補レベルに駆動される。一方、選択されたワード
線に関するメモリセルの読み出しデータが初期化レベル
に１つでも一致していない場合には、言い換えるなら、
異常なメモリセルが１つでも含まれているなら、読み出
し用共通データ線対RCD,▲▼は共にロウレベルに
ディスチャージされる。上記判定回路DCDは、読み出し
用共通データ線対RCD,▲▼におけるこのようなレ
ベルの一致及び不一致を排他的論理和によつて検出す
る。

上記した各動作モードの設定や各種制御信号の形成は
制御回路CONTが行う。この制御回路CONTは、外部信号と
して▲▼（ロウ・アドレス・ストローブ）信号、
▲▼（カラム・アドレス・ストローブ）信号、▲
▼（ライトイ・ネーブル）信号が供給される。上記
▲▼信号及び▲▼信号は動作モード設定さ
らには内部タイミング生成のための基本的信号とされ
る。また、▲▼信号は、リード／ライト動作を指示
する信号とされる。特に制限されないが、▲▼信
号、▲▼信号の順番でアサートされる場合にはリ
ード／ライトモードのような通常のアクセスモードとさ
れる。また、▲▼信号がアサートされる前に▲
▼信号がアサートされる場合には、特殊モードの設
定サイクルとされ、そのときカラムアドレスバッファCA
BUFから制御回路COUTに供給されるアドレス信号に応じ
て、カス・ビフォア・ラス・リフレッシュモード、イニ
シャライズモード、又はテストモードが設定される。こ
れら特殊モードが設定された場合には、上記したように
外部からアドレス信号を受ける必要はなく、DRAMに内蔵
されるリフレッシュカウンタREFCUNTから必要なアドレ
ス信号ADDRrefが順次発生される。制御回路CONTは、内
部に設定される動作モードに従って、上記した各種制御
信号を所定の順番にアサート／ネゲートする。

次に上記DRAMにおける動作をイニシャライズモードと
テストモードを中心に説明する。

まず、DRAMにイニシャライズモードが設定されると、
カラムデコーダCDECは全ての書き込み用カラム選択信号
WCS1〜WCSを選択レベルにして、全てのトランスファMOS
FET Q2,Q3をオン状態に制御する。このとき全てのセン
スアンプSA1〜SAnは上記制御信号φsaによって動作可能
な状態にされ、この状態で初期化データ例えば論理
「１」のデータがデータ入力バッファDIBUFから書き込
み用カラム選択回路WCSWに供給される。これにより、各
センスアンプSA1〜SAnは、論理「１」の初期化データを
ラッチする。

次いで、制御信号φrefによつてアドレスインクリメ
ント動作が指示されるリフレッシュカウンタREFCUNTか
ら順次ワード線W1〜Wnを１本づつ選択するためのアドレ
ス信号ADDRrefが発生される。これにより、ワード線が
順次選択レベルに駆動されると、当該選択されたワード
線に選択端子が結合されているメモリセルにはワード線
単位で初期化データが書き込まれる。このようにして、
メモリセルアレイMCAに含まれる全てのワード線W1〜Wn
が順次１循して選択されることにより、全てのメモリセ
ルに対して論理「１」の初期化動作が終了される。

上記イニシャライズモードの後にテストモードが設定
されると、イニシャライズモードによつて論理「１」に
初期化されたメモリセルを１行分づつ読み出してメモリ
セルアレイMCAの良否判定が可能とされる。

即ち、テストモードが設定されると、制御信号φref
によつてアドレスインクリメント動作が指示されるリフ
レッシュカウンタREFCUNTからワード線W1〜Wnを１本づ
つ選択するためのアドレス信号ADDRrefが発生される。
これにより、ワード線が順次選択レベルに駆動される
と、当該選択されたワード線に選択端子が結合されてい
る全てのメモリセルから各ビット線対BL1,▲▼〜
BLn,▲▼にデータが読み出される。そうすると、
このとき動作可能な状態に制御されている各センスアン
プSA1〜SAnは、ビット線対BL1,▲▼〜BLn,▲
▼の間の微小電位差を増幅して、当該ビット線対を相
補レベルに駆動する。これに呼応して前記制御MOSFET Q
4,Q5が相補的にスイッチ動作される。このとき、カラム
デコーダCDECは、それにアサートされている制御信号φ
sp及びφｒに基づいて読み出し用カラム選択信号RCS1〜
RCSnを一括して選択レベルとし、全ての選択MOSFET Q6,
Q7をオン状態に制御する。したがって、読み出し用共通
データ線対RCD,▲▼は、各ビット線対の相補レベ
ルに応じてレベル強制される。例えば、論理「１」のメ
モリセルデータの読み出しに際して、制御MOSFET Q4の
ゲートに結合されるビット線がハイレベル、そして制御
MOSFET Q5のゲートに結合されるビット線がロウレベル
にされる場合、オン状態の制御MOSFET Q4に結合される
書き込み用共通データ線RCDは選択MOSFET Q6を介してロ
ウレベルにディスチャージされ、オフ状態の制御MOSFET
Q5に結合される書き込み用共通データ線▲▼は
プリチャージレベルに維持される。

このとき、各ビット線対BL1,▲▼〜BLn,▲
▼と読み出し用共通データ線対RCD,▲▼とは制
御MOSFET Q4,Q5のゲート容量の作用によって直接電気的
に導通されないから、カラム選択信号RCS1〜RCSnが一括
して選択レベルに駆動されても、各ビット線対上の相補
的読み出しデータレベルは、読み出し用共通データ線対
RCD,▲▼のレベルに影響されない。したがって、
このとき選択された所定１本のワード線に関する全ての
メモリセルの読み出しデータが初期化データ「１」に一
致している場合には、言い換えるなら、当該全てのメモ
リセルが正常であるなら、読み出し用共通データ線対RC
D,▲▼は相補レベルに駆動される。一方、当該選
択されたワード線に関するメモリセルの読み出しデータ
が初期化レベル「１」に１つでも一致していない場合に
は、言い換えるなら、異常なメモリセルが１つでも含ま
れているなら、読み出し用共通データ線対RCD,▲
▼は共にロウレベルにディスチャージされる。

読み出し用共通データ線対RCD,▲▼におけるこ
のようなレベルの一致及び不一致は、上記判定回路DCD
に含まれる排他的論理和回路EXORによって判定される。
即ち、読み出し用共通データ線対RCD,▲▼が相補
レベルに駆動される場合には、排他的論理和回路EXORの
出力がハイレベルとされ、また、読み出し用共通データ
線対RCD,▲▼が共にロウレベルにディスチャージ
される場合には排他的論理和回路EXORの出力がロウレベ
ルにされる。この判定結果に応じた信号は、制御信号φ
testがアサート（ハイレベル）されるアンドゲート回路
ANDを介してデータ出力バッファ回路DOBUFに伝達されて
外部に出力される。

このように、ワード線が順次選択レベルに駆動される
と、当該選択されたワード線に選択端子が結合されてい
るメモリセルの良否がワード線単位で判定されることに
より、メモリセルアレイMCAに含まれる全てのワード線W
1〜Wnが順次１循して選択されることによって全てのメ
モリセルに対してワード線単位でその良否を判定するこ
とができる。

上記実施例によれば以下の作用効果を得るものであ
る。

（１）予め全てのメモリセルに同一レベルのデータを書
き込んでそれを初期化した後に、初期化されたメモリセ
ルデータを読み出してメモリセルの良否を判定するよう
なテスティングにおいて、ワード線の選択毎にカラム選
択信号RCS1〜RCSnを一括して選択レベルに駆動して、各
ビット線対BL1,▲▼〜BLn,▲▼の相補レベ
ルに応じて読み出し用共通データ線対RCD,▲▼の
レベレを強制するが、このとき、各ビット線対と読み出
し用共通データ線対RCD,▲▼とは制御MOSFET Q4,
Q5のゲート容量の作用によって直接電気的に導通されな
いから、カラム選択信号RCS1〜RCSnが一括して選択レベ
ルに駆動されても、各ビット線対上の相補的読み出しデ
ータレベルは、読み出し用共通データ線対RCD,▲
▼のレベルに影響されない。したがって、読み出し用共
通データ線対RCD,▲▼のレベルは、不良メモリセ
ルが含まれない場合には初期化レベルに呼応する相補レ
ベルとされるが、不良メモリセルが含まれる場合には同
相レベルとされ、その相違が判定回路DCDによつて判定
されることにより、１回のワード線選択動作で当該ワー
ド線方向の全てのメモリセルの良否判定が可能とされ、
それによって、メモリセルアレイの良否判定のためのテ
スティング効率を向上させることができる。

（２）上記作用効果より、メモリセルアレイの良否判定
は、ワード線単位で可能とされることにより、その判定
結果は、冗長構成を有するDRAMの場合には冗長ワード線
選択のために利用することができる。

（３）ビット線対と読み出し用共通データ線対RCD,▲
▼との間には制御MOSFET Q4,Q5のゲート容量が介在
されているから、ビット線対にとって読み出し用共通デ
ータ線対RCD,▲▼は不所望な負荷を構成しないた
め、センスアンプSA1〜SAnによる増幅動作の確定タイミ
ング以前に選択MOSFET Q6,Q7をオン状態に制御しても、
読み出し用共通データ線対RCD,▲▼からセンスア
ンプに不所望なノイズが与えられることはなく、通常の
アクセスモードにおけるリード動作の高速化にも寄与す
ることができる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは言うまでもない。

例えば、上記実施例では外部との間のデータ入出力を
１ビット単位で行うDRAMについて説明したが、本発明は
それに限定されるものではなく、メモリセルアレイを複
数マットに分割し、マルチビットでデータ入出力可能な
DRAMとすることもできる。その場合に、判定回路に含ま
れる排他的論理和回路は各マット毎に設け、夫々の出力
に対してさらに排他的論理和を採ってその結果を外部に
出力するようにしてもよい。

また、上記実施例では、排他的論理和回路EXORの入力
信号は、テストモードの設定に呼応してメインアンプで
個別的に増幅されるようにしたが、論理的には共通デー
タ線対の信号レベルをそのまま供給するにしてもよい。
また、共通データ線対の信号レベルを増幅して判定回路
に与える場合には、上記実施例のように、読み出し用共
通データ線対のレベルが同相レベルにされるときそれに
呼応して同相レベルの増幅出力を得ることができるメイ
ンアンプを用いる場合に限定されず、メインアンプとは
異なる増幅器を用いるようにしてもよい。更に、共通デ
ータ線対のレベルの一致及び不一致を判定する判定手段
は、排他的論理和を採る構成に限定されず、排他的ノア
回路を含む構成などに適宜変更することができる。

また、上記実施例では、共通データ線対を書き込み用
と読み出し用で相互に独立に設けたが、本発明はそれに
限定されるものではない。例えば、第３図に示されるよ
うに、共通データ線対CD,▲▼に、上記トランスフ
ァMOSFET Q2,Q3及び制御MOSFET Q4,Q5を夫々共通接続す
るようにしてもよい。さらに、上記実施例で説明した選
択MOSFET Q6,Q7のような第２スイッチ素子は１つのＮチ
ャンネル型MOSFETなどの素子で構成することもできる。
この場合には、上記実施例の制御MOSFET Q4,Q5のソース
電極は当該１つのＮチャンネル型MOSFETのドレイン電極
に共通接続される。

尚、テスティングに当って必要なメモリセルの初期化
データは、必ずしも全てのメモリセルで同一にされる必
要はなく、一括選択されるメモリセル毎に同一レベルに
されていれば充分である。

以上の説明では主として本発明者によつてなされた発
明をその背景となった利用分野であるDRAMに適用した場
合について説明したが、本発明はそれに限定されずその
他各種半導体記憶装置に適用することができる。本発明
は、少なくとも、メモリセルの一括選択によってテステ
ィングを行う条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
つて得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、メモリセルのデータ入出力端子が結合され
る複数のビット線対を入力容量を介して共通データ線対
に接続して成る読み出し用選択スイッチ回路は、そのス
イッチ動作の如何に拘らず、各ビット線対に共通データ
線対のレベルを伝達しないから、所定レベルに初期化さ
れたワード線単位のような複数のメモリセルデータによ
って共通データ線対がレベル強制されると、それによつ
て得られる共通データ線対のレベルの一致及び不一致に
基づいて複数のメモリセルの良否を一括して判定可能と
されることにより、メモリセルアレイの良否判定のため
のテスティング効率を向上することができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるDRAMにおける要部を示
す回路図、 第２図は本実施例のDRAM全体を示すブロック図、 第３図は読み出し用選択スイッチ回路の他の例を示す回
路図である。 W1〜Wn……ワード線、BL1,▲▼〜BLn,▲▼
……ビット線対、MC……メモリセル、MCA……メモリセ
ルアレイ、WCSW……書き込み用カラムスイッチ回路、RC
SW……読み出し用カラムスイッチ回路、Q2,Q3……トラ
ンスファMOSFET、Q4,Q5……制御MOSFET（第１スイッチ
素子）、Q6,Q7……選択MOSFET（第２スイッチ素子）、W
CD,▲▼……書き込み用共通データ線対、RCD,▲
▼……読み出し用共通データ線対、WCS1〜WCSn…
…書き込み用カラム選択信号、RCS1〜RCSn……読み出し
用カラム選択信号、DCD……判定回路、EXOR……排他的
論理和回路、CDEC……カラムデコーダ、CD,▲▼…
…共通データ線対。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルのデータ入出力端子が結合され
   る複数の相補ビット線対と、 上記複数の相補ビット線対に共有される相補データ線対
   と、 制御端子に入力容量を持つ第１スイッチ素子と選択信号
   にてスイッチ制御される第２スイッチ素子との直列回路
   が相補ビット線毎に相補データ線と電源端子との間に配
   置され、上記制御端子には対応する相補ビット線が接続
   されて成る読み出し用選択スイッチ回路と、 特定のデータ読み出しモードにおいて上記読み出し用選
   択スイッチ回路の第２スイッチ素子を一括してオン状態
   に制御可能な選択手段と、 上記特定のデータ読み出しモードにおいて相補共通デー
   タ線対に与えられる双方のレベルの一致及び不一致を判
   定する判定手段と、を備えて成るものであることを特徴
   とする半導体記憶装置。
2. 【請求項２】上記選択手段は、アドレス信号のコード結
   果に従って上記第２スイッチ素子の選択信号を形成する
   と共に、上記特定のデータ読み出しモードにおいて上記
   選択信号を全て選択レベルにするカラムアドレスデコー
   ダであることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。
3. 【請求項３】上記判定手段は、相補共通データ線対の双
   方のレベルに対して排他的論理和を採って、相互のレベ
   ルの一致及び不一致を判定するものであることを特徴と
   する特許請求の範囲第１項又は第２項記載の半導体記憶
   装置。
4. 【請求項４】上記メモリセルは、ダイナミック型メモリ
   セルであることを特徴とする特許請求の範囲第１項乃至
   第３項の何れか１項記載の半導体記憶装置。