TW308697B - Semiconductor memory device - Google Patents

Description

A7 B7 308697 五、發明説明（ί ) 本發明係有關一半導體記憶元件，且尤其，有關可以 減少其DQ通道數量以使許多記憶體元件可以被同時測試的 —半導體記憶體元件。 一半導體記憶元件通常包含有許多結構在一個晶片上 。因此’爲了方便設置記憶體元件的結構，一連接塡襯選 擇被使用在晶片設計上。 第1圖是一半導體記憶體元件中之一傳統xl6模式選擇 訊號產生器的一電路圖。 參考第1圖，xl6模式選擇訊號產生器具有一用來接收 一連接訊號的xl6連接塡襯X16-PAD，一用來傳送連接訊號 的傳送電晶體_1，一用來反轉來自傳送電晶體MN1所傳之 訊號的反相器II，用來反轉反相器II的一輸出訊號的另一 反相器12，一用來反轉反相器12的輸出訊號的一第三反相 器13，及一永遠導通且被連接到傳送電晶體MN1的一輸出端 的拉升電晶體MP1。 第2圖是一半導體記憶體元件中之一傳統x4模式選擇訊 號產生器的一電路圖。 參考第2圖，x4模式選擇訊號產生器具有一用來接收一 連接訊號的x4連接塡襯X4-PAD，一用來傳送連接訊號的傳 送電晶體_2，一用來反轉來自傳送電晶體_2所傳之訊號 的反相器14，用來反轉反相器14的一輸出訊號的另一反相 器15，一用來反轉反相器15的輸出訊號的一第三反相器16 ，及一永遠導通且被連接到傳送電晶體MN2的一輸出端的拉 升電晶體MP2。 n ml - - -- I 1 - - ~I - - - --1 I..... -I- i I— (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消费合作社印製 本纸浪又度適用中國國家橾準（CNS〉A4規格（210X297公釐〉 A7 B*7 308697 五、發明説明（2 ) 第1圖及第2圖所示之χ16與χ4模式選擇訊號的操作將描 述如下。 當第1圖之χ16連接塡襯X16-PAD被耦接於一低準位VSS 時，反相器13的一輸出訊號χ16被設定爲一高準位VDD，因 此半導體元件操作在一χ16模式。在另一方面，當χ4連接塡 襯X4-PAD被耦接於低準位VSS時，反相器16的一輸出訊號χ4 被設定爲高準位VDD，因此半導體元件操作在一χ4模式。 前面之傳統X16與χ4模式選擇訊號產生器只有在連接訊 號輸入至他們各自的連接塡襯時作動。因此，爲了轉換一 X16模式操作至一χ4模式操作或相反的轉換操作，X16與χ4 模式連接塡襯X16 - PAD與x4 - PAD必須收到在低準位VSS的連 接訊號。 那就是，具有傳統xl 6與x4模式選擇訊號產生器的半導 體記憶體元件擁有一固定數量的DQ通道，那就是，χ16有16 個及χ4有4個。爲了測試設備可測試一用以從一半導體記憶 體元件讀取資料或寫入資料的固定數量的DQ通道的理由， 具有許多DQ通道的一半導體記憶體元件減少同時被測試的 記憶體元件的數量。因此，對於xl6，當半導體記憶元件被 測試時測試效率降低。 本發明的目的是爲提供一其通道數量可被減少可使許 ___多記憶體元件可同時被測試的半導體元件。 爲達成上述目的’這裡提供一個具有第一與第二結構 模式的半導體記憶元件，包含有： 一用來接收一輸入訊號與產生一響應預定之控制訊號 尺度4用中國國家雜（CNS) Α4規格（21Qx297公楚 ^1T—-----.^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央榡準局員工消費合作杜印製 經濟部中央標準局員工消費合作社印製 A 7 B7 - 五、發明説明（3 ) 之模式控制訊號的模式暫存器； 一用以產生一響應自外部接受之一第一連接訊號的第 一模式選擇訊號與模式控制訊號，與選擇第一結構模式的 第一模式選擇訊號產生器；及 一用以產生一響應自外部接受之一第二連接訊號的第 二模式選擇訊號與模式控制訊號，與選擇第二結構模式的 第二模式選擇訊號產生器。 根據一較佳實施例，模式暫存器包含有：用來傳送響 應預定之第一控制訊號之輸入訊號的機構；一用來儲存傳 送機構所傳來的一訊號的栓鎖器；用來將栓鎖器的一輸出 訊號與預定之第二控制訊號NAND運算，且輸出模式控制訊 號的邏輯機構；與用以響應預定之第三控制訊號而拉低栓 鎖器之一輸入端的機構。 第一模式選釋訊號產生器包含有：一第一連接塡襯； 用以傳送自第一連接塡襯所接收的第一連接訊號的機構； 用以拉升傳送機構的一輸出端的機構；與用以將傳送機構 的輸出端的一訊號與模式控制訊號做NOR運算，且輸出第一 模式選擇訊號的邏輯機構。第二模式選擇訊號產生器包含 有：一第二連接塡襯；用以傳送自第二連接塡襯所接收的 第二連接訊號的機構；用以拉升傳送機構的一輸出端的機 構；及用以將傳送機構的輸出端的一訊號反相，將反相的 訊號與模式控制訊號做OR運算，且輸出第二模式選擇訊號 的邏輯機構。 爲達成前述之目的，這裡也提供一具有第一與第二結 ---------批衣------ΪΤ------.^ (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度速用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 308697 A7 B7 * 五、發明説明（4 ) 構模式的半導體記憶元件，包含有：一用以產生一響應第 一與第二熔絲狀態之熔絲控制訊號的熔絲控制訊號產生器 ;一用以接收輸入訊號與產生一響應熔絲控制訊號及預定 之控制訊號的模式控制訊號的模式暫存器；一用以產生一 響應自外部接到之第一連接訊號與模式控制訊號的第一模 式選擇訊號，及選擇第一結構模式的第一模式選擇訊號產 生器；及一用以產生一響應一自外部收到之第二連接訊號 與模式控制訊號的第二模式選擇訊號，及選擇第二結構模 式的第二模式選擇訊號產生器。 根據一較佳實施例，熔絲控制訊號產生器包含有：用 以產生一響應一預定之訊號與第一熔絲之狀態的第一熔絲 訊號的機構；用以產生一響應一預定之訊號與第二熔絲之 狀態的第二熔絲訊號的機構；及用以將第二熔絲訊號反相 ，將該反相之訊號與第一熔絲訊號做OR運算，與輸出熔絲 控制訊號的邏輯機構。 模式暫存器包含有：用以傳送響應預定之第一控制訊 號的輸入訊號的機構；一用以儲存一自傳送機構傳送而來 之訊號的栓鎖器；用以將栓鎖器的一輸出訊號與熔絲控制 訊號做NAND運算，且輸出模式控制訊號的邏輯機構；及用 以拉低一響應預定之第二控制訊號的栓鎖器的輸入端的機 構。 傳送機構在第一控制訊號在一高準位時傳送輸入訊號。 第一模式訊號產生器包含有：一第一連接塡襯；用以 傳送自第一塡襯所傳來之第一連接訊號的機構；用以拉升 (請先閱讀背面之注意事項再填寫本页) 裝. 訂 線 本纸張尺度逆用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局—工消費合作杜印製 A7 B7 - 五、發明説明（5 ) 傳送機構之一輸出端的機構；用以將傳送機構的輸出端的 一訊號與模式控制訊號NOR運算，且輸出第一模式控制訊號 的邏輯機構。 第二模式訊號產生器包含有：一第二連接塡襯：用以 傳送自第二塡襯所傳來之第二連接訊號的機構；用以拉升 傳送機構之一輸出端的機構；用以將傳送機構的輸出端的 一訊號反相，將該反相訊號與模式控制訊號做OR運算，且 輸出第二模式選擇訊號的邏輯機構。 經過這裡的較佳實施例與參考附圖之詳細說明，本發 明前述之目的與優點將變得更淸楚，其中‘· 41圖是一傳統的xl 6模式選擇訊號產生器的電路圖； 圖是一傳統的X4模式選擇訊號產生器的電路圖； vH3圖是一根據本發明之一實施例的xl6模式選擇訊號 產生器的電路圖 44圖是一根據本發明之一實施例的x4模式選擇訊號產 生器的電路圖； \^5圖是一根據本發明之一實施例的模式暫存器的電路 圖； •^6圖是一根據本發明之一實施例的熔絲控制訊號產生 器的電路圖； #7圖是第3圖到第6圖所示之每一個電路的訊號的時序 圖。 本發明之一可藉由使用一模式暫存器減少DQ通道數量 的半導體記憶體元件的每一個元件將被詳細地說明。 扣衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家標準（CNS ) A4現格（210X297公釐） 經濟部中央標準局一^工消費合作杜印製 A7 _ B7 · 五、發明説明（6 ) 本發明的半導體記憶體元件具有一模式暫存器，一選 擇一第一結構模式，即χ16模式的xl6模式選擇訊號產生器 ，及一選擇一第二結構模式，即χ4模式的Χ4模式選擇訊號 產生器。 第3圖係一根據本發明之一實施例的xl6模式選擇訊號 產生器的電路圖。χ16模式選擇訊號產生器產生一響應經由 一連接塡襯X16-PAD所收到之一外部的連接訊號及一模式控 制訊號RQD的xl6模式選擇訊號xl6，及選擇半導體記憶體元 件的xl 6結構模式。 參考第3圖，xl6模式選擇訊號產生器具有一xl6連接塡 襯X16-PAD，用以傳送自xl6連接塡襯X16-PAD所收到之一連 接訊號的傳送機構_3，用以拉升傳送機構MN3的一輸出端 的拉升機構MP3，及用以將傳送機構_3的輸出端的一訊號 與模式控制訊號RQD做NAND運算，且輸出一xl6模式選擇訊 號的邏輯機構1 〇 ^/傳送機構MN3是一藉由施加一電源電壓VDD至它的閘極 而永遠被作動的NMOS電晶體。拉升機構MP3是一具有一接於 電源電壓VDD的源極，一接於一接地電壓VSS的閘極，與一 接於傳送機構_3的輸出端的汲極的PMOS電晶體。邏輯機構 1包含有一用以將傳送機構_3的輸出端的一訊號反相的反 相器17，用以將反相器17的一輸出訊號反相的另一反相器 18 ’ 一用以接收反相器18的一輸出訊號與模式控制訊號RDQ 且輸出xl6模式選擇訊號X16的NOR閘極NR1，及一用以反相 反相器18的輸出訊號且輸出另一輸出訊號X16E的第三反相 本纸張尺度通用中國國家標率（CNS ) A4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局員工消费合作杜印製 A7 B7 >__ 五、發明説明（7 ) 器19。 第4圖係一根據本發明之一實施例的x4模式選擇訊號產 生器的電路圖。x4模式選擇訊號產生器產生一響應經由一 連接塡襯X4-PAD所收到之一外部的連接訊號、模式控制訊 號RQD，及自第3圖之xl6模式選擇訊號產生器輸出的輸出訊 號X16E的x4模式選擇訊號x4，及選擇半導體記憶體元件的 x4結構模式。 參考第4圖，x4模式選擇訊號產生器具有一x4連接塡襯 X16-PAD，用以傳送自x4連接塡襯X4-PAD所收到之一連接訊 號的傳送機構剛4，用以拉升傳送機構_4的一輸出端的拉 升機構MP4，及用以將自第3圖之xl6模式選擇訊號產生器輸 出的輸出訊號X16E與模式控制訊號DRQ，傳送機構MN4的輸 出端的一訊號做AND運算，OR運所每一個結果，且輸出x4模 式選擇訊號的邏輯機構3。 xy傳送機構MN4是一藉由施加一電源電壓VDD至它的閘極 而永遠被作動的NM0S電晶體。拉升機構MP4是一具有一接於 電源電壓VDD的源極，一接於一接地電壓VSS的閘極，與一 接於傳送機構MN4的輸出端的汲極的PMOS電晶體。邏輯機構 3包含有一用以將傳送機構MN4的輸出端的一訊號反相的反 相器110，用以將反相器110的一輸出訊號反相的另一反相 器110，一用以將反相器111的一輸出訊號，模式控制訊號 RDQ，與輸出訊號X16E做NAND運算的NAND閘極ND1，及用以 將NAND閘極ND1的一輸出訊號與反相器II1的輸出訊號做NAND 運算，且輸出x4模式選擇訊號X4的另一個NAND閘極ND2。 本紙乐尺度逆用中國國家標準（CNS ) A4規格（ΓΠΟΧ'297公左； I-------- -¾衣------，訂------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局—工消費合作社印製 308697 A， _B7 >_ 五、發明説明（8 ) 第5圖是一根據本發明之一實施例的模式暫存器的電路 圖。模式暫存器接收一響應預定之控制訊號WCBRSET及 PVCCHB及一熔絲控制訊號的輸入訊號MRA1，且產生模式控 制訊號RQD。 參考第5圖，模式暫存器具有用以傳送響應預定之控制 訊號WCBRSET的所收受之輸入訊號MRA1的傳送機構，一用以 儲存自傳送機構TM傳送而來之訊號的栓鎖器5，用以將栓鎖 器5的一輸出訊號與熔絲控制訊號EFUSE做NAND運算，且輸 出模式控制訊號RDQ的邏輯機構ND3，及用以拉低栓鎖器5的 一輸出端以響應預定之控制訊號PVCCHB的拉低機構_5 〇 y當預定之控制訊號WCBRSET在高準位時，傳送機構TM是 是一用以將輸入訊號MRA1傳送至一輸出端的傳送閘極。栓 鎖器5包含有反相器113與114。邏輯機構是一NAND閘極，而 拉低機構_5是一PMOS閘極，其具有一連接至栓鎖器5的反 相器113的一輸入端的汲極，一接於控制訊號PVCCHB的閘極 ，及一被接於接地電壓VSS的源極。 第7圖是第3圖到第6圖所示之每一個電路的訊號的時序 圖。 參考第7圖的時序圖，將說明第3、4及5圖所示之電路 圖的操作，與藉由使用一模式暫存器減少半導體記憶體元 件中之DQ通道的方法。 V"首先，第3圖之χ16連接塡襯X16-PAD被耦接於低準位 VSS，而第4圖之X4連接塡襯X4-PAD被浮接。因此，第3圖所 示之反相器19輸出訊號χ16Ε被設爲一高準位，且第4圖所示 本紙張尺度通用中國國家標率（CMS ) A4規格（210X29?公釐） -i衣------IT------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作.杜印製 A7 B7 - 五、發明説明（9 ) 之反相器111的輸出訊號也被設爲一高準位。 然後，當第5圖所示之係爲一初始訊號的栓鎖器5的控 制訊號PVCVHB是在高準位時，拉低機構MN5，即是，NMOS電 晶體被作動，因此初始栓鎖器的輸入端在一低準位。此外 ，係爲NAND閘極ND3的輸出的模式控制訊號RQD變低因爲熔 絲控制訊號EFUSEB通常被保持在高準位。 因此，第3圖之xl6模式選擇訊號xl6變成高準位，而第 4圖之x4模式選擇訊號x4變成低準位，因而選擇xl 6模式。 之後，當第5圖之控制訊號WCBRSET從低準位返回至高 準位且模式暫存器的輸入訊號MRAi在高準位時，高準位被 存於栓鎖器5中，而係爲NAND閘極ND3的輸出的模式控制訊 號RQD變成高準位。 因此，第3圖之xl6模式選擇訊號xl6變成低準位，而第 4圖之x4模式選擇訊號x4變成高準位，因而設定半導體記憶 體元件操作由xl6模式變成x4模式。 v然後，當控制訊號WCBRSET再次從高準位回至低準位， 且模式暫存器的輸入訊號MRAi在低準位時，係爲NAND閘極 ND3的輸出的模式控制訊號RQD變成低準位。 因此，第3圖之xl6模式選擇訊號xl6變成高準位而第4 圖之x4模式選擇訊號x4變成低準位，因而設定半導體記憶 體元件爲初始的模式，那就是，xl6模式。 因此，如前所述，一低準位VSS連接狀態藉由使用模式 暫存器而被忽略，因此自傳統固定數量16-4降低通道數目。 於是，更多的記憶體元件可在僅有一固定DQ通道數量 ^.iT------0 (請先閱讀背面之注意事項再填寫本頁) 本纸朵尺度適用中国國家標率（CNS ) A4規格（210Χ297公;^ ) 經濟部中央標準局負工消費合作社印製 A7 B7 · 五、發明説明（1 〇 ) 的測試設備中測試，因此增加測試效率。 將詳細說明根據本發明之其°Q通道數量可利用一熔絲 而減少的一半導體記憶體元件的每—個元件。 本發明之半導體記憶體元件具有一熔絲控制訊號產生 器，一模式暫存器，一用以選擇一第一結構模式(即X16模 式）的xl6模式選擇訊號產生器’及一用以選擇一第二結構 模式(即模式)的模式選擇訊號產生器。 因爲xl 6與模式選擇訊號產生器，及模式暫存器與第 3、4與5圖的相同，所以將省略它們的說明。 第6圖是一根據本發明之一實施例的熔絲控制訊號產生 器的電路圖。熔絲控制訊號產生器產生一響應第一及第二 熔絲F1與F2之狀態的熔絲控制訊號EFUSEB。 參考第6圖，熔絲控制訊號產生器具有用以產生響應一 預定之控制訊號PVCCHB與第一熔絲F1的狀態的第一熔絲訊 號EF10B的第一熔絲訊號產生機構7，用以產生響應預定之 控制訊號PVCCHB與第二熔絲F2的狀態的第二熔絲訊號 EFM1KB的第二熔絲訊號產生機構9，及用以反相第二熔絲訊 號EFM1KB，將該反相的訊號與第一熔絲訊號EF10B做OR運算 ，且輸出熔絲控制訊號EFUSEB的邏輯機構11。 第一熔絲訊號產生機構7包含有一源極連接於電源電壓 VDD與一閘極連接於控制訊號PVCCHB的PM0S電晶體MP5，具 有一端接於PM0S電晶體MP5的一汲極的第一熔絲F1，一具有 連接到第一熔絲F1的另一端之汲極、接地電壓VSS加於其上 之一源極，及控制訊號PVCCHB加於閘極的NM0S電晶體_6， 本紙張尺度適用中國國家標準（CNS ) A4規格：ϋΙΟχπ7公茇） ^----- 1^------ΪΤ-----—線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作.社印^ B7 ·_ 五、發明説明（11 ) 用以將來自第一熔絲F1與NMOS電晶體MN6的連接點輸出的一 訊號反相的反相機構ΙΠ ’ 一其具有一連接到第一熔絲F1的 另一端的汲極，一接地電壓VSS加於其上之源極’及與反相 機構117的另一端連接的閘極的NM〇S電晶體MN7，及用以將 反相機構117的輸出反相且輸出第一熔絲訊號EF10B的反相 機構118 〇 /第二熔絲訊號產生機構9的的結構相同於第一熔絲訊號 產生機構的結構7。第二熔絲訊號產生機構9包含有一源極 連接於電源電壓VDD與一閘極連接於控制訊號PVCCHB的PMOS 電晶體MP6，具有一部分接於PMOS電晶體MP6的一汲極的第 二熔絲F2，一具有連接到第二熔絲F2的另一端之汲極、接 地電壓VSS加於其上之一源極，及控制訊號PVCCHB加於一閘 極的NMOS電晶體_8，用以將來自第二熔絲F2與NMOS電晶體 的連接點輸出的一訊號反相的反相機構120，一其具有 一連接到第二熔絲F2的另一端的汲極，一接地電壓VSS加於 其上之源極，及一與反相機構120的另一端連接的閘極的 NM0S電晶體MN9，及用以將反相機構120的輸出反相且輸出 第二熔絲訊號EFM1KB的反相機構121。 邏輯機構11包含有一用以反相第一熔絲訊號EF10B的反 相器122，一用以將反相器122收到的輸出訊號與第二熔絲 訊號EFM1KB做NAND運算的NAND閘極ND4，一用以反相NAND閘 極ND4的一輸出訊號的反相器123，及用以將反相器123的一 輸出訊號反相的124。 參考第7圖的時序圖，將說明第3圖到第6圖所示的電路 本紙張尺度適用中國國家標準（CNS ) A4規格：2丨0X 297公；g：) ^----衣------1T-----—级 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局負Η消費合作.社印製 3〇8697 A7 ___ B7 -__ 五、發明説明（12 ) 的操作，及在半導體記憶體裝置中減少DQ通道數量的方法。 類似使用模式暫存器的方法，首先，第3圖之xl6連接 塡襯xl6_PAD被連接到低準位VSS，而第4圖之x4連接塡襯 x4_PAD被浮接。因此，第3圖之反相器19的輸出訊xl6E變成 高準位，且第4圖之反相器111的輸出訊號變成高準位。 然後，第5圖之栓鎖器5被初始化，係爲NAND閘極ND3的 輸出的模式控制訊號RDQ變成低準位，且因此第3圖之xl6模 式選擇訊號xl 6變成高準位，及χ4模式選擇訊號x4變成低準 位，因此選擇xl 6模式。 然而，當第一熔絲F1被解連時，第一熔絲訊號EF10B被 設爲低準位，因此設定熔絲控制訊號EFUSEB爲一低準位。 在第一與第二熔絲F1及F2連接時，第一熔絲訊號EF10B與第 二熔絲訊號EFM1KB接在高準位。 因此，係爲NAND閘極ND3的輸出的模式控制訊號RDQ變 成高準位。所以，第3圖之xl6模式選擇訊號xl6變成低準位 而第4圖之x4模式選擇訊號x4變成高準位，因此設定半導體 記憶體元件的操作由xl6模式變成x4模式。 會第6圖之第二熔絲F2被解連時，第二熔絲訊號EFM1KB 變低，因此設定熔絲控制訊號EFUSro爲一高準位。此處， 因爲第5圖之栓鎖器5藉由控制訊號PVCCHB輸出一係爲一初 始値的高準位，所以係爲NAND閘極ND3的輸出的模式控制訊 號RDQ變低。因此，第3圖之xl6模式選擇訊號χ16變成高準 位而第4圖之χ4模式選擇訊號x4變成低準位，所以，設定半 導體記憶體元件的操作由模式變成X16模式。 本紙張尺ϋ用中國國家標率（CNS ) A4規格ί 2丨0X297公釐) ---------1-------ΪΤ------^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 ' · 五、發明説明（13 ) 因此，如前所述，DQ通道的數量可以藉由使用一熔絲 而暫時地減少。所以，一操作在X16模式的半導體記憶體元 件僅測試4個DQ通道即可’不用測試16個DQ通道。因此，許 多記憶體元件可同時被測試，所以增加測試的效率。 在根據本發明之利用一模式暫存器或一熔絲可減少DQ 通道數量的半導體記憶體元件中，只利用連接xl 6連接塡襯 X16_PAD至低準位VSS與浮接χ4連接塡襯x4_PAD就可在X16模 式及x4模式間自由切換。 因此，即使因經由xl6連接塡襯xl6_PAD所連接的DQ通 道數量固定，藉由使用一模式暫存器或熔絲產生一訊號好 似X4暫時連接。因此，許多的記憶體元件可被同時測試。 本發明並不侷限於以上的實施例，任何熟知此技的人 可以淸楚地瞭解在本發明之範圍與精神內的許多變化皆是 可能的。 · 元件編號對照表 1 邏輯機構 7 第一熔絲訊號產生機構 3 邏輯機構 9 第二炫絲訊號產生機構 5 栓鎖器 11 邏輯機構 ------ir------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作'杜印製 f適 -度 尺 一張 紙 !本 I標 一家 公

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 _ 六、申請專利範圍 vK —種具有第一與第二結構模式的半導體記憶體元件 ，包含有： 一用以接收一輸入訊號且產生一響應預定之控制訊號 的模式控制訊號的模式暫存器； 一用以產生一響應一自外部收到的第一連接訊號與該 控制訊號的第一模式選擇訊號，且選擇該第一結構模式的 第一模式選擇訊號產生器；及 一用以產生一響應一自外部收到的第二連接訊號與該 控制訊號的第二模式選擇訊號，且選擇該第二結構模式的 第二模式選擇訊號產生器。 如申請專利範圍第1項之半導體記憶體元件，其中該 模式暫存器包含有： 用以傳送響應該預定之第一控制訊號的該輸入訊號的 機構； 一用以儲存由該傳送機構傳來之一訊號的栓鎖器； 用以將該栓鎖器的一輸出訊號與該預定之第二控制訊 號做NANDM算，且輸出該模式控制訊號的邏輯機構；及 用以拉低該栓鎖器的一輸入端以響應該預定之第三控 制訊號的機構。 申請專利範圍第2項之半導體記憶體元件，其中該 傳送機構在該第一控制訊號在一高準位時傳送該輸入訊號。 Vkl申請專利範圍第1項之半導體記憶體元件，其中該 第一模式選擇訊號產生器包含有： 一第一連接塡襯； I— 1^1 [-i l!i -**g^1^1 n m I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） A8 B8 C8 D8 _ 六、申請專利範圍 用以傳送自該第一連接塡襯所收到之該第一連接訊號 的機構； 用以拉升該傳送機構之一輸出端的機構； 用以將該傳送機構之該輸出端的一訊號與該模式控制 訊號做NOR運算，且輸出該第一模式選擇訊號的邏輯機構。 如申請專利範圍第1項之半導體記憶體元件，其中該 第二模式選擇訊號產生器包含有：_ 一第二連接塡襯； 用以傳送自該第二連接塡襯所收到之該第二連接訊號 的機構； 用以拉升該傳送機構之一輸出端的機構； 用以反相將該傳送機構之該輸出端的一訊號，將該反 相的訊號與該模式控制訊號做OR運算，且輸出該第二模式 選擇訊號的邏輯機構。 #一種具有第一與第二結構模式的半導體記憶體元件 ，包含有： 經濟部中央標準局員工消費合作社印製 m n n ^ HI 1^1 ^^^1 V J 、vs (請先閲讀背面之注意事項再填寫本頁) 一用以產生一熔絲控制訊號以響應第一與第二熔絲的 狀態的熔絲控制訊號產生器； 一用以接收一輸入訊號與產生一響應該熔絲控制訊號 與預定之控制訊號的模式控制訊號的模式暫存器； 一用以產生一響應自外部收到的第一連接訊號與該模 式控制訊號的第一模式選擇訊號，且選擇該第一結構模式 的第一模式選擇訊號產生器；及 一用以產生一響應自外部收到的第二連接訊號與該模 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 18 308697 A8 B8 C8 D8 六、申請專利範圍 式控制訊號的第二模式選擇訊號，且選擇該第二結構模式 的第二模式選擇訊號產生器。 ^^1 ^^^1 nn —T^— 1^1 n ^ f n^i un nn mi 1^1 、-a (請先閱讀背面之注意事項再填寫本頁) #如申請專利範圍第6項之半導體記憶體元件，其中該 熔絲控制訊號產生器包含有： 用以產生一響應一預定之訊號與該第一熔絲的該狀態 的第一熔絲訊號的機構； 用以產生一響應該預定之訊號與該第二熔絲的該狀態 的第二熔絲訊號的機構； 用以反相該第二熔絲訊號，將該反相的訊號與該第一 熔絲訊號做OR運算，且輸出該熔絲控制訊號的邏輯機構。 申請專利範圍第7項之半導體記憶體元件，其中該 第一熔絲訊號產生機構包含有：. 一其具有被施加該電源電壓的源極與被施加該預定之 控制訊號的閘極的PM0S電晶體； 一具有一端連接於該PM0S電晶體的汲極端的第一熔絲； 經濟部中央標準局員工消費合作社印製 一其具有連接於該第一熔絲的另一端之汲極，被施加 接地電壓的源極，及被施加該預定之控制訊號的閘極的 NM0S電晶體； 用以將自該第一熔絲與該NM0S電晶體的連接點輸出的 一訊號反相的機構； 一其具有接於該第一熔絲的另一端的汲極，被施加該 接地電壓的源極，及連接到該反相機構的一輸出端的閘極 的NMOS電晶體；及 用以反相該反相機構的該輸出且輸出該第一熔絲訊號 本紙張尺度適用中國國家標準（CNS ) .Μ規洛（210X 297公釐） 19 A8 B8 C8 D8 六、申請專利範圍 的機構。 ^如申請專利範圍第7項之半導體記憶體元件，其中該 第二熔絲訊號產生機構包含有： 一其具有被施加該電源電壓的源極與被施加該預定之 控制訊號的閘極的PMOS電晶體； 一具有一端連接於該PMOS電晶體的汲極端的第二熔絲； 一其具有連接於該第二熔絲的另一端之汲極，被施加 該接地電壓的源極，及被施加該預定之控制訊號的閘極的 NMOS電晶體； 用以將自該第二熔絲與該NMOS電晶體的連接點輸出的 一訊號反相的機構； 一其具有接於該第二熔絲的另一端的汲極，被施加該 接地電壓的源極，及連接到該反相機構的該輸出端的閘極 的NMOS電晶體；及 用以反相該反相機構的該輸出且輸出該第二熔絲訊號 的機構。 經濟部中央標準局員工消費合作社印製 In UK— In d. Hi a i mi ι^ϋ m 1^1 0¾ 、言 (請先閱讀背面之注意事項再填寫本頁) 泌:如申請專利範圍第6項之半導體記憶體元件，其中 該模式暫存器包含有： 用以傳送響應該預定之第一控制訊號的該輸入訊號的 機構； 一用以儲存自該傳送機構傳之一訊號的栓鎖器； 用以將該栓鎖器的一輸出訊號與該熔絲控制訊號做 NANDil算，且輸出該模式控制訊號的邏輯機構；及 用以拉低該栓鎖器的一輸入端以響應該預定之第二控 本紙張尺度適用尹國國家標準（CNS ) A4規咯（210X 297公釐） 20 A8 B8 C8 D8 六、申請專利範圍 制訊號的機構。 Μα申請專利範圍第ίο項之半導體記憶體元件，其中 該傳送機構在該第一控制訊號在一高準位時傳送該輸入訊 號。 申請專利範圍第6項之半導體記憶體元件，其中 該第一模式選擇訊號產生器包含有： 一第一連接塡襯； 用以傳送自該第一連接塡襯所收到之該第一連接訊號 的機構； 用以拉升該傳送機構之一輸出端的機構；及 用以將傳送機構之該輸出端的一訊號與該模式控制訊 號做NOf運算，且輸出該第一模式控制訊號的邏輯機構。 %如申請專利範圍第6項之半導體記憶體元件，其中 該第二模式選擇訊號產生器包含有： 一第二連接塡襯； 用以傳送自該第二連接塡襯所收到之該第二連接訊號 的機構； 經濟部中央標隼局員工消費合作社印製 HI ϊ^— 11 t »»il I— n ^n· nn ^ϋ— .^ϋ nn 、-* (請先閱讀背面之注意事項再填寫本頁) 用以拉升該傳送機構之一輸出端的機構；及 用以反相傳送機構之該輸出端的一訊號，將該反相的 訊號與該模式控制訊號做OR運算，且輸出該第二模式選擇 訊號的邏輯機構。 本紙浪又度適用中國國家標準（CNS )八4規洛（210X 297公釐） 21