KR20010035643A

KR20010035643A - 칩 정보 출력회로

Info

Publication number: KR20010035643A
Application number: KR1019990042332A
Authority: KR
Inventors: 김태현; 경계현; 한규한; 신동학
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-10-01
Filing date: 1999-10-01
Publication date: 2001-05-07
Also published as: US6489832B1; KR100546300B1

Abstract

입력 커패시턴스에 영향을 주지 않으면서도 레이아웃 면적을 감소시킬 수 있는 퓨즈박스를 구비한 칩 정보 출력회로에 관해 기재된다. 상기 칩 정보 출력회로는, 퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 N(정수) 개의 퓨즈 블록들과, 상기 각 퓨즈 블록으로부터 병렬로 출력되는 복수개의 신호를 입력하여 순차적으로 직렬로 출력하는 파이프라인 회로를 구비하며, 상기 파이프라인 회로는, 상기 메모리 블록들로부터 출력되는 신호를 래치하여 출력하는 직렬로 연결된 복수개의 래치부들을 구비한다.

Description

칩 정보 출력회로{Output circiut for chip information}

본 발명은 반도체 장치에 관한 것으로서, 특히 입력 커패시턴스에 영향을 주지 않으면서도 레이아웃 효율을 증가시킬 수 있는 칩 정보 출력회로에 관한 것이다.

반도체 메모리 장치의 제조공정은 크게, 웨이퍼 상태에서의 제조공정과 패키지로의 조립공정으로 이루어진다. 그런데, 웨이퍼 상태에서의 제조공정이 완료된 후에는 해당 칩에 대한 정보를 알 수가 없다. 즉, 제조된 메모리 장치가 웨이퍼 상에서 어디에 위치하였는지 또는 하나의 로트(lot) 내에서 몇번째 웨이퍼에 위치하였는지 등에 대한 정보가 없다. 이를 개선하기 위해, 시그네쳐(signature) 트랜지스터와 퓨즈를 구비한 퓨즈박스가 제안된 바 있다.

도 1은 종래의 퓨즈박스(1)를 보여주는 회로도이다.

종래의 경우 메모리 장치의 각 핀마다 도 1에 도시된 퓨즈박스(1)를 배치하고, 웨이퍼 상태에서 각 핀에 구비된 퓨즈를, 칩에 대한 고유한 정보를 가지도록 절단한다. 그리고, 패키지된 메모리 장치에 일정 조건을 가한 후, 핀을 통해 흐르는 전류를 측정하여 각 핀마다 퓨즈의 절단상태를 판단한다. 여러 핀에서 관찰된 퓨즈의 절단 상태를 취합하면, 웨이퍼 상태에서의 칩에 대한 정보를 얻을 수 있다.

예를 들어, 도 1에 도시된 퓨즈박스(1)에 있어서, 제1 내지 제3 퓨즈(A,B,C) 중 어떠한 퓨즈도 절단되지 경우, 패드 인가 전압 즉, 입력 전압(Vin)이 전원전압(Vcc)+Vtn(트랜지스터 문턱전압)보다 크면, 제1 트랜지스터(T1)가 턴-온되어 일정한 전류(I)가 흐르게 된다. 만약, 제3 퓨즈(C) 만이 절단된 경우라면, 입력 전압(Vin)이 전원전압(Vcc)+2Vtn 보다 크게 되어야 전류(I)가 흐르게 된다. 또한, 제2 퓨즈(B) 만이 절단되었다면, 입력 전압(Vin)이 전원전압(Vcc)+3Vtn 보다 크게 되어야 전류(I)가 흐른다. 그리고, 제1 퓨즈(A)가 절단되면 입력 전압(Vin)에 무관하게 전류(I)가 흐르지 않게 된다.

이와같이, 퓨즈의 절단 상태에 따라 입력 전압(Vin)과 출력 전류(I)의 상태가 결정되는데, 3개의 퓨즈를 이용하면 4가지 경우의 수가 발생하게 된다. 따라서, 예컨대, 메모리 장치의 각 핀마다 이러한 퓨즈박스가 구비된다고 가정하면, 칩에 대한 4^N(N은 핀의 개수)개의 정보를 저장할 수 있다.

그러나, 상기한 구성을 가지는 종래의 퓨즈박스(1)에 의하면, 메모리 장치의 동작 주파수가 400MHz 이상이 되어 메모리 장치가 고속으로 동작하는 경우에는, 각 핀에서 바라본 입력 커패시턴스가 증가하게 된다. 이러한 입력 커패시턴스의 증가는 신호 보존성(signal interity)을 저하시키므로 메모리 장치로 입력되는 데이터 신호값을 정확히 받아들일 수 없어, 메모리 소자 자체의 성능을 저하시킬 우려가 있다.

뿐만 아니라, 퓨즈의 개수 대비 저장할 수 있는 칩에 대한 정보의 수는, 최대로 가능한 경우의 수의 1/2N 배밖에 되지 않으므로, 많은 면적을 차지하게 되고레이아웃 측면에서 불리하다.

본 발명이 이루고자 하는 기술적 과제는, 입력 커패시턴스에 영향을 주지 않으면서도 레이아웃 면적을 감소시킬 수 있는 퓨즈박스를 구비한 칩 정보 출력회로를 제공하는 것이다.

도 1은 종래의 퓨즈박스를 보여주는 회로도이다.

도 2는 본 발명의 제1 실시예에 의한 퓨즈 박스를 보여주는 회로도이다.

도 3은 본 발명의 제2 실시예에 의한 퓨즈 박스를 보여주는 회로도이다.

도 4는 본 발명의 제3 실시예에 의한 퓨즈 박스를 보여주는 회로도이다.

도 5는 본 발명에 의한 칩 정보 출력회로를 보여주는 회로도이다.

도 6은 상기 도 5에 도시된 회로에서 사용되는 주요 신호들의 타이밍도이다.

상기 과제를 달성하기 위한 본 발명에 따른 칩 정보 출력회로는, 퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 N(정수) 개의 퓨즈 블록들과, 상기 각 퓨즈 블록으로부터 병렬로 출력되는 복수개의 신호를 입력하여 순차적으로 직렬로 출력하는 파이프라인 회로를 구비하며, 상기 파이프라인 회로는, 상기 메모리 블록들로부터 출력되는 신호를 래치하여 출력하는 직렬로 연결된 복수개의 래치부들을 구비한다.

여기서, 상기 퓨즈 블록들은 각각, 그 내부에 구비된 퓨즈의 절단 상태에 따라 출력신호 위상이 반대로 발생되는 다수개의 퓨즈 박스들을 구비하며, 각각의 퓨즈 박스들은 소정의 제어신호에 응답하여 인에이블되고, 그 출력선들은 모두 논리합적으로 결선된다.

그리고, 상기 래치부들은 각각, 상기 퓨즈 블록들로부터 입력되는 데이터와 이웃한 래치부로부터 입력되는 데이터 중 어느 하나를 선택하여 출력하는 멀티플렉서와, 상기 멀티플렉서로부터 출력되는 데이터를 클럭에 동기시켜 출력하는 플립플롭을 구비한다.

본 발명에 의하면, 퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 퓨즈박스 어레이에 정보를 저장하고, 이를 하나의 핀을 통해 직렬로 읽어냄으로써 칩에 대한 정보를 얻을 수 있다. 따라서, 입력 커패시턴스에 영향을 주지 않으면서도, N개의 퓨즈에 대해 2^N개의 정보를 저장할 수 있으므로 최소한의 퓨즈를 사용, 레이아웃 면적도 감소된다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2는 본 발명의 제1 실시예에 의한 퓨즈 박스(10)를 보여주는 회로도이다.

본 발명의 제1 실시예에 의한 퓨즈 박스(10)는, 퓨즈(F)가 절단된 경우 입력신호(Vin)에 응답하여 '하이' 레벨의 출력신호(Vout)를, 퓨즈(F)가 절단되지 않은 경우 '로우' 레벨의 출력신호(Vout)를 발생한다.

상기 퓨즈 박스(10)는, 풀-업 및 풀-다운 트랜지스터(PM,NM)와, 퓨즈(F) 및 전송부(TRN)를 구비한다.

상기 풀-업 트랜지스터(PM)는 접지전압(Vss)에 의해 게이팅되어 하이 레벨의 신호 즉, 전원전압(Vcc)을 출력한다. 상기 풀-업 트랜지스터(PM)는 항시 턴-온되며, 로드(load) 트랜지스터로서 작용한다.

상기 풀-다운 트랜지스터(NM)는 입력 전압(Vin)에 의해 게이팅되어 로우 레벨의 신호 즉, 접지전압(Vss)을 출력한다.

그리고, 상기 전송부(TRN)는 하나의 인버터(INV)와 전송 게이트(TG)로 구성되며, 상기 입력신호(Vin)에 응답하여 온/오프가 제어된다.

도 2에 도시된 상기 퓨즈 박스(10)의 동작을 살펴보면, 퓨즈(F)가 절단되지 않은 경우, '하이' 레벨의 입력신호(Vin)가 수신되면, 풀-다운 트랜지스터(NM)와 접지전압(Vss)에 의해 게이팅되는 풀-업 트랜지스터(PM) 모두 턴-온된다. 그리고, 전송 게이트(TG) 역시 인에이블된다. 이때, 상대적으로 전류 구동 능력이 크게 설계된 풀-다운 트랜지스터(NM)에 의해 전송 게이트(TG)를 통해 출력되는 출력신호(Vout) 레벨은 '로우'가 된다.

반대로, 퓨즈(F)가 절단된 상태에서 '하이' 레벨의 입력신호(Vin)가 수신되면, 상기 풀-업 트랜지스터(PM)에 의해 '하이' 레벨의 신호가 출력된다.

따라서, 도 2에 도시된 퓨즈박스(10)는 퓨즈(F)의 절단 유무에 따라 출력신호 레벨이 달라진다. 즉, 언급된 바와 같이, 퓨즈(F)가 절단된 경우에는 '하이' 레벨의 출력신호(Vout)를, 퓨즈(F)가 절단되지 않은 경우 '로우' 레벨의 출력신호(Vout)를 발생한다. 따라서, N개의 퓨즈 박스가 구비되는 경우를 가정하면, 2^N개에 해당되는 칩 정보를 저장할 수 있다.

도 3은 본 발명의 제2 실시예에 의한 퓨즈 박스(20)를 보여주는 회로도이로서, 상기 제1 실시예와 마찬가지로, 퓨즈(F)가 절단된 경우 입력신호(Vin)에 응답하여 '하이' 레벨의 신호를, 퓨즈(F)가 절단되지 않은 경우 '로우' 레벨의 출력신호(Vout)를 발생한다.

본 발명의 제2 실시예에 의한 상기 퓨즈 박스(20)는, 풀-업 트랜지스터(PM)와, 퓨즈(F), 전송부(TRN)를 구비한다.

상기 풀-업 트랜지스터(PM)는 입력 전압(Vin)에 의해 게이팅되어 '하이' 레벨의 신호 즉, 전원전압(Vcc)을 출력한다.

도 3에 도시된 상기 퓨즈 박스(20)의 동작을 살펴보면, 퓨즈(F)가 절단되지 않은 경우, '로우' 레벨의 입력신호(Vin)가 수신되면, 전송 게이트(TG)가 인에이블되어 '로우' 레벨의 출력신호(Vout)가 발생된다. 반대로, 퓨즈(F)가 절단된 상태에서 '로우' 레벨의 입력신호(Vin)가 수신되면, 상기 풀-업 트랜지스터(PM)에 의해 '하이' 레벨의 신호가 출력된다.

따라서, 도 3에 도시된 퓨즈박스(20) 역시, 퓨즈(F)의 절단 유무에 따라 서로 다른 레벨을 갖는 출력신호를 발생하므로, N개의 퓨즈 박스가 구비되는 경우, 2^N개의 칩 정보를 저장할 수 있다.

도 4는 본 발명의 제3 실시예에 의한 퓨즈 박스(30)를 보여주는 회로도로서, 상기 제1 및 제2 실시예와 마찬가지로, 퓨즈(F)가 절단된 경우 '하이' 레벨의 신호를, 퓨즈(F)가 절단되지 않은 경우 '로우' 레벨의 출력신호(Vout)를 발생한다.

본 발명의 제3 실시예에 의한 상기 퓨즈 박스(30)는, 풀-업 트랜지스터(PM)와, 퓨즈(F), 제1 및 제2 전송부(TRN1,TRN2)를 구비한다.

상기 풀-업 트랜지스터(PM)는 입력 전압(Vin)에 의해 게이팅되어 로우 레벨의 신호를 출력한다.

상기 제1 및 제2 전송부(TRN1,TRN2)는, 입력전압(Vin)에 응답하여 인에이블되며, 각각은 하나의 인버터(INV1,INV2)와 하나의 전송 게이트(TG1,TG2)로 구현된다.

도 4에 도시된 상기 퓨즈 박스(30)의 동작을 살펴보면, 퓨즈(F)가 절단되지 않은 경우, '로우' 레벨의 입력신호(Vin)에 응답하여 풀-업 트랜지스터(PM)가 인에이블되고 제2 전송부(TRN2)가 인에이블되어, 로우 레벨의 출력신호(Vout)가 발생한다. 그리고, 퓨즈(F)가 절단된 경우에는, 제1 전송 게이트(TG1)가 인에이블되어 '로우' 레벨의 출력신호(Vout)가 발생된다. 반대로, 퓨즈(F)가 절단된 상태에서 '로우' 레벨의 입력신호(Vin)가 수신되면, 상기 제1 전송 게이트(TG1)에 의해 '하이' 레벨의 신호가 출력된다.

따라서, 도 4에 도시된 퓨즈박스(30) 역시, 퓨즈(F)의 절단 유무에 따라 서로 다른 레벨을 갖는 출력신호를 발생하므로, N개의 퓨즈 박스가 구비되는 경우, 2^N개의 칩 정보를 저장할 수 있다.

도 5는 도 2 내지 도 4에 도시된 퓨즈박스(10,20,30)가 구비된 칩 정보 출력회로(100)를 보여주는 회로도이고, 도 6은 상기 도 5에 도시된 회로에서 사용되는 주요 신호들의 타이밍도이다.

본 발명에 의한 상기 칩 정보 출력회로(100)는, 복수개의 퓨즈 블록들(FBLK1∼FBLKN)과, 파이프라인 회로(150), 출력 드라이버(170) 및 패드(180)를 구비한다. 그리고, 상기 퓨즈 블록들(FBLK1∼FBLKN)을 통해 병렬로 출력되는 정보 즉, 데이터를 상기 파이프라인 회로(150)를 통해 직렬로 출력한다. 상기 파이프라인 회로(150)로부터 순차적으로 출력되는 데이터는 출력 드라이버(170) 및 패드(180)를 통해 출력된다.

구체적으로, 상기 복수개의 퓨즈 블록들(FBLK1∼FBLKN) 각각은, 복수개의 퓨즈 박스들을 구비하며, 본 실시예에서는 3개의 퓨즈 박스들(FB1,FB2,FB3)을 구비한 경우가 예로써 기술된다. 상기 퓨즈 박스들(FB1,FB2,FB3)은 도 2 내지 도 4에 도시된 퓨즈 박스들 중 어느 하나의 형태로 구현될 수 있다.

그리고, 상기 퓨즈 박스들(FB1,FB2,FB3) 각각은, 특정 퓨즈 블록의 데이터 독출모드로 진입하면 활성하는 래치 인에이블신호(Lat_En_0∼Lat_En_2)에 응답하여 인에이블되어, 그 내부에 구비된 퓨즈의 절단 유무에 따라 위상이 서로 다른 출력신호(Vout)를 발생한다. 그리고, 하나의 퓨즈 블록(FBLK1∼FBLKN) 내에 구비된 퓨즈 박스들(FB1,FB2,FB3)의 출력은 논리합적으로 결선된다. 따라서, 퓨즈 박스들(FB1,FB2,FB3)의 전송 게이트를 제어하여 원하는 퓨즈 박스를 선택할 수 있다.

상기 파이프라인 회로(150)는 상기 각 퓨즈 블록들(FBLK1∼FBLKN)로부터 출력되는 신호들을 병렬로 입력하여 순차적으로 하나씩 직렬로 출력한다.

상기 파이프라인 회로(150)는 바람직하기로는, N개의 래치부들(LAT1∼LATN)로 구성되며, 상기 래치부들(LAT1∼LATN)에는 상기 퓨즈 블록들(FBLK1∼FBLKN)로부터 출력되는 데이터들이 하나씩 입력된다.

상기 래치부들(LAT1∼LATN) 각각은, 퓨즈 블록들(FBLK1∼FBLKN)로부터 입력되는 데이터와 이웃한 래치부(LAT1∼LATN)로부터 입력되는 데이터 중 어느 하나를 선택하여 출력하는 멀티플렉서(M1∼MN)와, 상기 멀티플렉서(M1∼MN)로부터 출력되는 데이터(M〈1〉∼M〈N〉)를 클럭(clk)에 동기시켜 출력(F〈1〉∼F〈N〉)하는 플립플롭(FF1∼FFN)을 구비한다.

상기 멀티플렉서들(M1∼MN) 각각은, 두 개의 입력단자(A,B)와 하나의 선택단자(sel)를 가지며, 상기 선택단자(sel)에는 상기 래치 인에이블신호(Lat_En_0∼Lat_En_2)를 부정논리합한 결과신호(S)가 입력되고, 두 개의 입력단자(A,B)에는 상기 퓨즈 블록들(FBLK1∼FBLKN)의 출력신호와 이웃한 래치부(LAT1∼LATN)의 출력신호(F〈1〉∼F〈N-1〉)가 입력된다.

예를 들어, 상기 결과신호(S)가 논리 '로우'인 경우, 즉, 래치 인에이블신호(Lat_En_0∼Lat_En_2) 중 어느 하나라도 '하이' 레벨로 입력되면, 상기 퓨즈블록들(FBLK1∼FBLKN)의 데이터가 상기 플립플롭(F/F1∼F/FN)으로 입력된다. 반대로, 래치 인에이블신호(Lat_En_0∼Lat_En_2) 모두가 '로우' 레벨인 경우 즉, 상기 결과신호(S)가 논리 '하이'인 경우, 이웃한 래치부에 저장된 데이터가 상기 플립플롭(F/F1∼F/FN)으로 입력된다.

상기 플립플롭(F/F1∼F/FN)은, 멀티플렉서(M1∼MN)의 출력신호(M〈1〉∼M〈N〉)를, 테스트 클럭신호(tclk)와 클력 인에이블신호(clk_en)를 논리곱 조합한 결과신호에 동기시켜 출력하며, 입력값(D)에 의해 다음 상태가 결정되는 D-플립플롭으로 구현될 수 있다.

상기 출력 드라이버(170)는 상기 파이프라인 회로(150)의 출력신호(F〈N〉)를 패드(180)로 전송한다.

계속해서, 도 5에 도시된 상기 칩 정보 출력회로(100)의 동작을 도 6의 타이밍도를 참조하여 설명한다.

먼저, 특정 블록의 데이터 독출을 지시하는 모드로 진입하면, 퓨즈 블록 내의 특정 퓨즈박스를 선택하는 신호인 래치 인에이블신호(Lat_En_0∼Lat_En_2) 중 어느 하나와, 클럭 인에이블 신호(clk_en)가 활성한다. 여기서는, 래치 인에이블 신호(Lat_En_0)가 활성하는 경우가 예로써 기술된다.

상기 래치 인에이블 신호(Lat_En_0)의 활성에 의해, 상기 제1 퓨즈박스(FB1)가 인에이블되어 칩에 대한 일정한 정보를 가지는 출력신호(Vout)를 발생하고, 발생된 상기 출력신호(Vout)는 상기 파이프라인 회로(150)로 입력된다. 상기 제1 퓨즈박스(FB1) 출력신호(Vout)는 상기 멀티플렉서들(M1∼MN)에 의해 선택되어 출력신호(M〈1〉∼M〈N〉)로 발생되고, 상기 플립플롭(FF1∼FFN)으로 입력된다. 그리고, 클럭 인에이블신호(clk_en)와 테스트 클럭(tclk)이 논리 '하이'로 천이되면, 상기 멀티플렉서(M1∼MN)의 출력신호(M〈1〉∼M〈N〉)는 플립플롭(FF1∼FFN)의 출력신호(F〈1〉∼F〈N〉)로 제공된다.

이후, 모든 래치 인에이블 신호(Lat_En_0∼Lat_En_2)가 비활성하게 되면 멀티플렉서(M1∼MN)는 이전 플립플롭의 출력신호(F〈1〉∼F〈N〉)를 입력으로 수신하게 되고, 이때 테스트 클럭(tclk)을 토글시키면 제1 플립플롭(FF1)의 출력은 제2 플립플롭(FF2)으로, 제2 플립플롭(FF2)의 출력은 제3 플립플롭(FF3)으로 전송된다.

이와 같이, 각 퓨즈블록 내의 출력신호(Vout)는 N번째 래치부(LATN)의 출력단으로 순차적으로 전송되고, 상기 플립플롭부(160)와 출력 드라이버(170) 및 패드(180)를 통해 출력된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 구성된 본 발명의 칩 정보 출력회로에 의하면, 퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 퓨즈박스 어레이에 정보를 저장하고, 이를 하나의 핀을 통해 직렬로 읽어냄으로써 칩에 대한 정보를 얻을 수 있다. 따라서, 입력 커패시턴스에 영향을 주지 않으면서도, N개의 퓨즈에 대해 2^N개의 정보를 저장할 수 있으므로 최소한의 퓨즈를 사용, 레이아웃 면적도 감소된다.

Claims

퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 N(정수) 개의 퓨즈 블록들; 및

상기 각 퓨즈 블록으로부터 병렬로 출력되는 복수개의 신호를 입력하여 순차적으로 직렬로 출력하는 파이프라인 회로를 구비하며,

상기 파이프라인 회로는, 상기 메모리 블록들로부터 출력되는 신호를 래치하여 출력하는 직렬로 연결된 복수개의 래치부들을 구비하는 것을 특징으로 하는 칩 정보 출력회로.
제1항에 있어서, 퓨즈 블록들은 각각,

그 내부에 구비된 퓨즈의 절단 상태에 따라 출력신호 위상이 반대로 발생되는 다수개의 퓨즈 박스들을 구비하며,

각각의 퓨즈 박스들은 소정의 제어신호에 응답하여 인에이블되고, 그 출력선들은 모두 논리합적으로 결선된 것을 특징으로 하는 칩 정보 출력회로.
제1항에 있어서, 상기 래치부들은 각각,

상기 퓨즈 블록들로부터 입력되는 데이터와 이웃한 래치부로부터 입력되는 데이터 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및

상기 멀티플렉서로부터 출력되는 데이터를 클럭에 동기시켜 출력하는 플립플롭을 구비하는 것을 특징으로 하는 칩 정보 출력회로.