JPH0922593A - 半導体メモリ - Google Patents
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- JPH0922593A JPH0922593A JP7169699A JP16969995A JPH0922593A JP H0922593 A JPH0922593 A JP H0922593A JP 7169699 A JP7169699 A JP 7169699A JP 16969995 A JP16969995 A JP 16969995A JP H0922593 A JPH0922593 A JP H0922593A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】連続データ出力のモードで、前サイクルのラッ
チデータ出力を新データが転送される前にリセットし半
導体メモリの高速アクセス動作を向上させる。 【解決手段】メモリセルアレイ101 内のメモリセルある
いはカラム方向に備えられたレジスタ部に記憶されたデ
ータを、／ＣＡＳをトリガとして連続的にアクセスす
る。／ＣＡＳのトリガから次のトリガまでの間で規定さ
れるクロックサイクル内で、アクセスしたデータを維持
したまま出力バッファ108 により出力させる。このよう
な半導体メモリの出力バッファ108 において、新たにデ
ータ線111 に伝送されくるメモリセルの新データの出力
サイクルに入る直前で、／ＣＡＳによる前データのリセ
ット、データ出力部の高インピーダンス化がなされる。
その直後、データ線111 からの新データが供給されるの
で、高速アクセスが実現される。
チデータ出力を新データが転送される前にリセットし半
導体メモリの高速アクセス動作を向上させる。 【解決手段】メモリセルアレイ101 内のメモリセルある
いはカラム方向に備えられたレジスタ部に記憶されたデ
ータを、／ＣＡＳをトリガとして連続的にアクセスす
る。／ＣＡＳのトリガから次のトリガまでの間で規定さ
れるクロックサイクル内で、アクセスしたデータを維持
したまま出力バッファ108 により出力させる。このよう
な半導体メモリの出力バッファ108 において、新たにデ
ータ線111 に伝送されくるメモリセルの新データの出力
サイクルに入る直前で、／ＣＡＳによる前データのリセ
ット、データ出力部の高インピーダンス化がなされる。
その直後、データ線111 からの新データが供給されるの
で、高速アクセスが実現される。
Description
【０００１】
【発明の属する技術分野】この発明は、高速動作が要求
される半導体メモリに関する。特にメモリの出力バッフ
ァ構成に適用される。
される半導体メモリに関する。特にメモリの出力バッフ
ァ構成に適用される。
【０００２】
【従来の技術】ＤＲＡＭの高速動作モードの一つとし
て、ハイパー・ページ・モード（ HyperPage Mode：以
降ＨＰＭと略す）がある。これは内部のメモリセルある
いはレジスタに記憶されたデータを、所定のクロック信
号（／ＣＡＳ：ＣＡＳの立下がり信号）がトリガとなっ
て確定したアドレス信号に応じて連続的にアクセスする
際、クロック信号のトリガから次のクロック信号のトリ
ガまでの間で規定されるクロックサイクル内で、アクセ
スしたデータを維持したまま出力させることを可能とし
たモードである。他の呼称としてＥＤＯ（Extend Data
Output）ともいう。
て、ハイパー・ページ・モード（ HyperPage Mode：以
降ＨＰＭと略す）がある。これは内部のメモリセルある
いはレジスタに記憶されたデータを、所定のクロック信
号（／ＣＡＳ：ＣＡＳの立下がり信号）がトリガとなっ
て確定したアドレス信号に応じて連続的にアクセスする
際、クロック信号のトリガから次のクロック信号のトリ
ガまでの間で規定されるクロックサイクル内で、アクセ
スしたデータを維持したまま出力させることを可能とし
たモードである。他の呼称としてＥＤＯ（Extend Data
Output）ともいう。
【０００３】図７はＤＲＡＭにおけるＨＰＭのデータ出
力形態を周知のページ・モードと比較した波形図であ
る。ここでは、ページ・モードをファースト・ページ・
モード（Fast Page Mode）と呼び、ＦＰＭと略する。ア
ドレス信号ＡＤＤはロウアドレス（ＲＯＷ．ＡＤＤ）と
カラムアドレス（ＣＯＬ．ＡＤＤ）に分けられる。ロウ
の選択信号／ＲＡＳ（ＲＡＳの立下がり信号）によりロ
ウアドレスを確定すると共に、カラムの選択信号／ＣＡ
Ｓ（ＣＡＳの立下がり信号）によりカラムアドレスを確
定する。カラムアドレスを連続的に変化させ、これらア
ドレスによりアクセスされる図示しないメモリセルのデ
ータは出力Ｉ／Ｏとして示す。
力形態を周知のページ・モードと比較した波形図であ
る。ここでは、ページ・モードをファースト・ページ・
モード（Fast Page Mode）と呼び、ＦＰＭと略する。ア
ドレス信号ＡＤＤはロウアドレス（ＲＯＷ．ＡＤＤ）と
カラムアドレス（ＣＯＬ．ＡＤＤ）に分けられる。ロウ
の選択信号／ＲＡＳ（ＲＡＳの立下がり信号）によりロ
ウアドレスを確定すると共に、カラムの選択信号／ＣＡ
Ｓ（ＣＡＳの立下がり信号）によりカラムアドレスを確
定する。カラムアドレスを連続的に変化させ、これらア
ドレスによりアクセスされる図示しないメモリセルのデ
ータは出力Ｉ／Ｏとして示す。
【０００４】図７は便宜上、／ＣＡＳからのアクセス時
間（ＴＡＣＡ）で規定されたものと、アドレス信号から
のアクセス時間（ＴＡＡ）で規定されたものとを同一の
時間軸上で表示している。ＴＣＡＣは、／ＣＡＳの立下
がり時にすでに対応するアドレスにおけるデータのアク
セスが行われているが、ＴＡＡは、アドレスの切り替わ
りに規定され、アドレスの切り替わりの完了を待って／
ＣＡＳが立下がり、これにより確定するアドレスに対応
したデータのアクセスが行われる。そのアクセス時間分
だけ、ＴＡＡではデータのアクセスがＴＣＡＣより遅
く、ＨＰＭでは、その分、前のデータを出力し続ける。
間（ＴＡＣＡ）で規定されたものと、アドレス信号から
のアクセス時間（ＴＡＡ）で規定されたものとを同一の
時間軸上で表示している。ＴＣＡＣは、／ＣＡＳの立下
がり時にすでに対応するアドレスにおけるデータのアク
セスが行われているが、ＴＡＡは、アドレスの切り替わ
りに規定され、アドレスの切り替わりの完了を待って／
ＣＡＳが立下がり、これにより確定するアドレスに対応
したデータのアクセスが行われる。そのアクセス時間分
だけ、ＴＡＡではデータのアクセスがＴＣＡＣより遅
く、ＨＰＭでは、その分、前のデータを出力し続ける。
【０００５】図７に示されるように、ＦＰＭにおけるデ
ータ出力は／ＣＡＳが“Ｈ”レベルになると出力を維持
できない。しかし、ＨＰＭにおいては、／ＣＡＳが
“Ｈ”レベルになっても、次の／ＣＡＳの立下がりによ
る次のアドレスにおけるメモリのデータアクセスがなさ
れるまでデータ出力を維持し続けるのが特徴である。メ
モリの動作周波数が高くなるにつれ、ＦＰＭでは厳しい
仕様もＨＰＭならば可能であるという利点がある。
ータ出力は／ＣＡＳが“Ｈ”レベルになると出力を維持
できない。しかし、ＨＰＭにおいては、／ＣＡＳが
“Ｈ”レベルになっても、次の／ＣＡＳの立下がりによ
る次のアドレスにおけるメモリのデータアクセスがなさ
れるまでデータ出力を維持し続けるのが特徴である。メ
モリの動作周波数が高くなるにつれ、ＦＰＭでは厳しい
仕様もＨＰＭならば可能であるという利点がある。
【０００６】図８はＤＲＡＭにおけるＨＰＭのデータ出
力形態を実現する従来の出力バッファの回路図である。
出力バッファに入力される相補な信号ＲＤ，／ＲＤはメ
モリセルからの読み出しデータである。クロックドイン
バータ31，32を制御する相補な信号ＤＸＦＲ，／ＤＸＦ
Ｒは、信号ＲＤ，／ＲＤの出力バッファへの転送を制御
する。
力形態を実現する従来の出力バッファの回路図である。
出力バッファに入力される相補な信号ＲＤ，／ＲＤはメ
モリセルからの読み出しデータである。クロックドイン
バータ31，32を制御する相補な信号ＤＸＦＲ，／ＤＸＦ
Ｒは、信号ＲＤ，／ＲＤの出力バッファへの転送を制御
する。
【０００７】クロックドインバータ31，32の各データ出
力はそれぞれラッチ回路21，22に供給されるようになっ
ている。ラッチ回路21，22はそれぞれ２個のインバータ
の互いの入出力を接続した構成である。ラッチ回路21の
出力はインバータ25を介してＰチャネルＭＯＳトランジ
スタ11のゲートに接続される。ラッチ回路22の出力はＮ
チャネルＭＯＳトランジスタ12のゲートに接続される。
ＭＯＳトランジスタ11、12はデータ出力用トランジスタ
回路であり、その共通ドレイン出力はデータ出力Ｉ／Ｏ
に繋がる。
力はそれぞれラッチ回路21，22に供給されるようになっ
ている。ラッチ回路21，22はそれぞれ２個のインバータ
の互いの入出力を接続した構成である。ラッチ回路21の
出力はインバータ25を介してＰチャネルＭＯＳトランジ
スタ11のゲートに接続される。ラッチ回路22の出力はＮ
チャネルＭＯＳトランジスタ12のゲートに接続される。
ＭＯＳトランジスタ11、12はデータ出力用トランジスタ
回路であり、その共通ドレイン出力はデータ出力Ｉ／Ｏ
に繋がる。
【０００８】ラッチ回路22を構成する一方のインバータ
において電源Ｖcc側の電流路を制御するためのＰチャネ
ルＭＯＳトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位ＧＮＤ側の電流路を制御するためのＮチャネルＭ
ＯＳトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成はデータ出力用トラン
ジスタ回路の貫通電流防止用の回路として作用する。
において電源Ｖcc側の電流路を制御するためのＰチャネ
ルＭＯＳトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位ＧＮＤ側の電流路を制御するためのＮチャネルＭ
ＯＳトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成はデータ出力用トラン
ジスタ回路の貫通電流防止用の回路として作用する。
【０００９】すなわち、トランジスタ11，12のゲート制
御は両方“Ｈ”レベル、または両方“Ｌ”レベルの供給
により達成される。従って、インバータ25のＶcc出力が
ＰチャネルＭＯＳトランジスタ11をオフさせてからトラ
ンジスタ41を導通状態にし、Ｖcc出力によりＮチャネル
ＭＯＳトランジスタ12をオンさせる貫通電流防止動作、
あるいは、ラッチ回路22のＧＮＤ出力がＮチャネルＭＯ
Ｓトランジスタ12をオフさせてからトランジスタ43を導
通状態にし、ＧＮＤ出力によりＰチャネルＭＯＳトラン
ジスタ11をオンさせる貫通電流防止動作は消費電流低減
に効果を発揮する。このような貫通電流防止の構成は特
に多ビット製品には重要な構成である。
御は両方“Ｈ”レベル、または両方“Ｌ”レベルの供給
により達成される。従って、インバータ25のＶcc出力が
ＰチャネルＭＯＳトランジスタ11をオフさせてからトラ
ンジスタ41を導通状態にし、Ｖcc出力によりＮチャネル
ＭＯＳトランジスタ12をオンさせる貫通電流防止動作、
あるいは、ラッチ回路22のＧＮＤ出力がＮチャネルＭＯ
Ｓトランジスタ12をオフさせてからトランジスタ43を導
通状態にし、ＧＮＤ出力によりＰチャネルＭＯＳトラン
ジスタ11をオンさせる貫通電流防止動作は消費電流低減
に効果を発揮する。このような貫通電流防止の構成は特
に多ビット製品には重要な構成である。
【００１０】図９は図８の回路動作を示す波形図であ
る。／ＲＡＳに続き、／ＣＡＳの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“Ｈ”レベルのイコライズ
後に決まる信号ＲＤ，／ＲＤとして送出される。そして
ＤＸＦＲ，／ＤＸＦＲをそれぞれ“Ｈ”，“Ｌ”レベル
にすることによってＲＤ，／ＲＤの新データを図８に示
す出力バッファに転送する。この新データで、今まで出
力していた前／ＣＡＳサイクルのラッチデータをリセッ
トしながら新データを出力する。
る。／ＲＡＳに続き、／ＣＡＳの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“Ｈ”レベルのイコライズ
後に決まる信号ＲＤ，／ＲＤとして送出される。そして
ＤＸＦＲ，／ＤＸＦＲをそれぞれ“Ｈ”，“Ｌ”レベル
にすることによってＲＤ，／ＲＤの新データを図８に示
す出力バッファに転送する。この新データで、今まで出
力していた前／ＣＡＳサイクルのラッチデータをリセッ
トしながら新データを出力する。
【００１１】上記図８の回路構成には次のような欠点が
ある。ラッチ回路21，22において、前サイクルの出力デ
ータが新データにより完全にリセットされてからでなけ
れば次の上記新データが出力されないので、特に出力デ
ータがフルスイングする時のアクセスタイムが悪化す
る。これは、電源電圧が低い場合にはさらに問題とな
り、バッファ終段であるＭＯＳトランジスタ11、12のデ
ータ出力用トランジスタ回路出力のフルスイングに至っ
ては、データ出力は著しく遅延する。さらに、上述のよ
うに貫通電流防止回路が備えられているので、信号のフ
ィードバックによるバッファ終段のＭＯＳトランジスタ
11、12の動作遅延がある。このような構成では、特に高
速アクセスが期待される／ＣＡＳからのアクセス時間の
高速化を妨げることになる。
ある。ラッチ回路21，22において、前サイクルの出力デ
ータが新データにより完全にリセットされてからでなけ
れば次の上記新データが出力されないので、特に出力デ
ータがフルスイングする時のアクセスタイムが悪化す
る。これは、電源電圧が低い場合にはさらに問題とな
り、バッファ終段であるＭＯＳトランジスタ11、12のデ
ータ出力用トランジスタ回路出力のフルスイングに至っ
ては、データ出力は著しく遅延する。さらに、上述のよ
うに貫通電流防止回路が備えられているので、信号のフ
ィードバックによるバッファ終段のＭＯＳトランジスタ
11、12の動作遅延がある。このような構成では、特に高
速アクセスが期待される／ＣＡＳからのアクセス時間の
高速化を妨げることになる。
【００１２】
【発明が解決しようとする課題】このように従来、クロ
ック信号に同期したデータの連続出力動作機能を有する
出力バッファは前サイクルのラッチデータを新しく転送
されてくる新データでリセットするため所望の新データ
の出力まで時間がかかりすぎ、半導体メモリにおける高
速アクセス動作を妨げるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的はアクセス時間の高速化を容易に実現させる半導
体メモリを提供することにある。
ック信号に同期したデータの連続出力動作機能を有する
出力バッファは前サイクルのラッチデータを新しく転送
されてくる新データでリセットするため所望の新データ
の出力まで時間がかかりすぎ、半導体メモリにおける高
速アクセス動作を妨げるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的はアクセス時間の高速化を容易に実現させる半導
体メモリを提供することにある。
【００１３】
【課題を解決するための手段】この発明の半導体メモリ
は、データを記憶する複数のメモリセルが配列されたメ
モリセルアレイと、クロック信号に同期して確定するア
ドレス信号によりアクセスされる前記メモリセルアレイ
内のメモリセルのデータに対応する信号をデータ線に伝
送する手段と、前記クロック信号により規定されるクロ
ックサイクル内で前記データに相当する出力が維持され
るデータ出力用トランジスタを有し、前記クロックサイ
クルにおける第１クロックサイクル内で第１出力を維持
している前記データ出力用トランジスタを、前記第１ク
ロックサイクルの次の第２クロックサイクルに入るため
の前記クロック信号のトリガでまず高インピーダンス状
態にした後、前記第２クロックサイクルに入ることによ
り前記データ線から新しい前記データを取り込み第２出
力を得るようにした出力バッファ回路とを具備したこと
を特徴とする。
は、データを記憶する複数のメモリセルが配列されたメ
モリセルアレイと、クロック信号に同期して確定するア
ドレス信号によりアクセスされる前記メモリセルアレイ
内のメモリセルのデータに対応する信号をデータ線に伝
送する手段と、前記クロック信号により規定されるクロ
ックサイクル内で前記データに相当する出力が維持され
るデータ出力用トランジスタを有し、前記クロックサイ
クルにおける第１クロックサイクル内で第１出力を維持
している前記データ出力用トランジスタを、前記第１ク
ロックサイクルの次の第２クロックサイクルに入るため
の前記クロック信号のトリガでまず高インピーダンス状
態にした後、前記第２クロックサイクルに入ることによ
り前記データ線から新しい前記データを取り込み第２出
力を得るようにした出力バッファ回路とを具備したこと
を特徴とする。
【００１４】
【発明の実施の形態】図１はこの発明の第１実施形態に
係るＤＲＡＭの要部の構成を示すブロック図である。メ
モリセルアレイ101 はデータを記憶する複数のメモリセ
ルが配列されて構成される。ロウデコーダ102 、センス
アンプ103 、カラムデコーダ104 は、／ＲＡＳ（ＲＡＳ
の立下がり信号）及び／ＣＡＳ（ＣＡＳの立下がり信
号）がそれぞれ入力されるロウアドレスバッファ105 及
びカラムアドレスバッファ106 からのアドレス信号によ
り、メモリセルのデータの読み出しや書き込みその他リ
フレッシュ等に用いられるメモリコア部である。コント
ロール回路107 はライトイネーブル信号の／ＷＥ、アウ
トプットイネーブル信号の／ＯＥ、／ＣＡＳ等を入力
し、出力バッファ108 、入力バッファ109 、これらを適
宜電気的に切換えて出力Ｉ／Ｏにつなぐ切換え制御回路
110 を制御する。出力Ｉ／Ｏは電位出力が不定のフロー
ティング時では、例えば外付けの回路により１／２Ｖcc
に引かれるようになっている。
係るＤＲＡＭの要部の構成を示すブロック図である。メ
モリセルアレイ101 はデータを記憶する複数のメモリセ
ルが配列されて構成される。ロウデコーダ102 、センス
アンプ103 、カラムデコーダ104 は、／ＲＡＳ（ＲＡＳ
の立下がり信号）及び／ＣＡＳ（ＣＡＳの立下がり信
号）がそれぞれ入力されるロウアドレスバッファ105 及
びカラムアドレスバッファ106 からのアドレス信号によ
り、メモリセルのデータの読み出しや書き込みその他リ
フレッシュ等に用いられるメモリコア部である。コント
ロール回路107 はライトイネーブル信号の／ＷＥ、アウ
トプットイネーブル信号の／ＯＥ、／ＣＡＳ等を入力
し、出力バッファ108 、入力バッファ109 、これらを適
宜電気的に切換えて出力Ｉ／Ｏにつなぐ切換え制御回路
110 を制御する。出力Ｉ／Ｏは電位出力が不定のフロー
ティング時では、例えば外付けの回路により１／２Ｖcc
に引かれるようになっている。
【００１５】上記構成はＨＰＭのデータ出力形態を実現
する読み出し系動作に特徴がある。すなわち、メモリセ
ルアレイ101 内のメモリセルあるいはセンスアンプ等、
カラム方向に備えられたレジスタ部に記憶されたデータ
を、外部のクロック信号、例えば、／ＣＡＳをトリガと
して連続的にアクセスする。／ＣＡＳのトリガから次の
トリガまでの間で規定されるクロックサイクル内で、ア
クセスしたデータを維持したまま出力バッファ108 によ
り出力させる。このような構成の半導体メモリにおい
て、／ＣＡＳが出力バッファ108 に供給される構成によ
り、データ出力制御に寄与する。
する読み出し系動作に特徴がある。すなわち、メモリセ
ルアレイ101 内のメモリセルあるいはセンスアンプ等、
カラム方向に備えられたレジスタ部に記憶されたデータ
を、外部のクロック信号、例えば、／ＣＡＳをトリガと
して連続的にアクセスする。／ＣＡＳのトリガから次の
トリガまでの間で規定されるクロックサイクル内で、ア
クセスしたデータを維持したまま出力バッファ108 によ
り出力させる。このような構成の半導体メモリにおい
て、／ＣＡＳが出力バッファ108 に供給される構成によ
り、データ出力制御に寄与する。
【００１６】すなわち、出力バッファ108 において、新
たにデータ線111 に伝送されくるメモリセルの新データ
の出力サイクルに入る直前で、／ＣＡＳによる前データ
のリセットがなされる。その直後、データ線111 からの
新データが供給されるので、高速な出力が実現される。
以下、出力バッファ108 の構成についてより具体的に説
明する。
たにデータ線111 に伝送されくるメモリセルの新データ
の出力サイクルに入る直前で、／ＣＡＳによる前データ
のリセットがなされる。その直後、データ線111 からの
新データが供給されるので、高速な出力が実現される。
以下、出力バッファ108 の構成についてより具体的に説
明する。
【００１７】図２はこの発明の第２実施形態に係る出力
バッファの構成を示す回路図である。図８の構成に比べ
て異なる箇所は、外部クロック信号の／ＣＡＳを導入
し、この／ＣＡＳと、データの転送制御信号であるＤＸ
ＦＲとでＮＡＮＤゲート的な論理出力をノードＮ1 ，Ｎ
2 に与える構成を設けていることである。
バッファの構成を示す回路図である。図８の構成に比べ
て異なる箇所は、外部クロック信号の／ＣＡＳを導入
し、この／ＣＡＳと、データの転送制御信号であるＤＸ
ＦＲとでＮＡＮＤゲート的な論理出力をノードＮ1 ，Ｎ
2 に与える構成を設けていることである。
【００１８】すなわち、クロックドインバータ31とラッ
チ回路21との伝送線間のノードＮ1と、電源電圧Ｖccと
の間にＰチャネルＭＯＳトランジスタ2 ，1 の電流路が
直列に形成されている。クロックドインバータ32とラッ
チ回路22との伝送線間のノードＮ2 と、電源電圧Ｖccと
の間にＰチャネルＭＯＳトランジスタ3 ，4 の電流路が
直列に形成されている。これらトランジスタ1 ，4 のゲ
ートには／ＣＡＳ信号が供給され、トランジスタ2 ，3
のゲートにはＤＸＦＲ信号が供給される。
チ回路21との伝送線間のノードＮ1と、電源電圧Ｖccと
の間にＰチャネルＭＯＳトランジスタ2 ，1 の電流路が
直列に形成されている。クロックドインバータ32とラッ
チ回路22との伝送線間のノードＮ2 と、電源電圧Ｖccと
の間にＰチャネルＭＯＳトランジスタ3 ，4 の電流路が
直列に形成されている。これらトランジスタ1 ，4 のゲ
ートには／ＣＡＳ信号が供給され、トランジスタ2 ，3
のゲートにはＤＸＦＲ信号が供給される。
【００１９】その他の回路構成は図８の構成と同様であ
るので同一の符号を付している。すなわち、モリセルか
らの読み出しデータの信号ＲＤ，／ＲＤを転送制御する
クロックドインバータ31，32はＤＸＦＲの“Ｈ”レベ
ル、／ＤＸＦＲの“Ｌ”レベルで活性化する。各ＲＤの
信号データはそれぞれラッチ回路21，22に供給されるよ
うになっている。ラッチ回路21，22はそれぞれ２個のイ
ンバータの互いの入出力を接続した構成である。ラッチ
回路21の出力はインバータ25を介してＰチャネルＭＯＳ
トランジスタ11のゲートに接続される。ラッチ回路22の
出力はＮチャネルＭＯＳトランジスタ12のゲートに接続
される。ＭＯＳトランジスタ11、12はデータ出力用トラ
ンジスタ回路であり、その共通ドレイン出力はデータ出
力Ｉ／Ｏに繋がる。
るので同一の符号を付している。すなわち、モリセルか
らの読み出しデータの信号ＲＤ，／ＲＤを転送制御する
クロックドインバータ31，32はＤＸＦＲの“Ｈ”レベ
ル、／ＤＸＦＲの“Ｌ”レベルで活性化する。各ＲＤの
信号データはそれぞれラッチ回路21，22に供給されるよ
うになっている。ラッチ回路21，22はそれぞれ２個のイ
ンバータの互いの入出力を接続した構成である。ラッチ
回路21の出力はインバータ25を介してＰチャネルＭＯＳ
トランジスタ11のゲートに接続される。ラッチ回路22の
出力はＮチャネルＭＯＳトランジスタ12のゲートに接続
される。ＭＯＳトランジスタ11、12はデータ出力用トラ
ンジスタ回路であり、その共通ドレイン出力はデータ出
力Ｉ／Ｏに繋がる。
【００２０】ラッチ回路22を構成する一方のインバータ
において電源Ｖcc側の電流路を制御するためのＰチャネ
ルＭＯＳトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位ＧＮＤ側の電流路を制御するためのＮチャネルＭ
ＯＳトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成は前記図８の構成にお
いて説明したように、データ出力用トランジスタ回路
（11，12）の貫通電流防止用の回路として作用する。
において電源Ｖcc側の電流路を制御するためのＰチャネ
ルＭＯＳトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位ＧＮＤ側の電流路を制御するためのＮチャネルＭ
ＯＳトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成は前記図８の構成にお
いて説明したように、データ出力用トランジスタ回路
（11，12）の貫通電流防止用の回路として作用する。
【００２１】図３は図２の回路動作を示す波形図であ
る。／ＲＡＳに続き、／ＣＡＳの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“Ｈ”レベルのイコライズ
後に決まる信号ＲＤ，／ＲＤとして送出される。この／
ＣＡＳの立下がり直後では、ＤＸＦＲ，／ＤＸＦＲはそ
れぞれ“Ｌ”，“Ｈ”レベルとなっており、クロックド
インバータ31，32は非動作状態である。このときの／Ｃ
ＡＳの“Ｌ”レベルとＤＸＦＲの“Ｌ”レベルでもっ
て、ＰチャネルＭＯＳトランジスタ1 〜4 をオンさせ
る。これによりノードＮ1 ，Ｎ2 は共に“Ｈ”レベルに
なり、ラッチ回路21，22のラッチデータをリセットする
と共に、データ出力用トランジスタ回路であるＰチャネ
ルＭＯＳトランジスタ11のゲートには“Ｈ”レベルが、
ＮチャネルＭＯＳトランジスタ12のゲートには“Ｌ”レ
ベルが印加され、各トランジスタ11，12はオフする。こ
れにより、データ出力用トランジスタ回路の出力は高イ
ンピーダンス状態（１／２Ｖcc）になる。その後、ＤＸ
ＦＲ，／ＤＸＦＲはそれぞれ“Ｈ”，“Ｌ”レベルとな
り、クロックドインバータ31，32は動作状態となってデ
ータ線からの新データＲＤ，／ＲＤをノードＮ2 ，Ｎ1
に転送する。このときにはＤＸＦＲは“Ｈ”レベルであ
るからトランジスタ2 ，3 はオフしている。新データの
ＲＤ，／ＲＤはラッチ回路21，22のいずれかを“Ｌ”側
に反転させるだけでよいので、ラッチ回路21，22のデー
タセットは高速化する。
る。／ＲＡＳに続き、／ＣＡＳの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“Ｈ”レベルのイコライズ
後に決まる信号ＲＤ，／ＲＤとして送出される。この／
ＣＡＳの立下がり直後では、ＤＸＦＲ，／ＤＸＦＲはそ
れぞれ“Ｌ”，“Ｈ”レベルとなっており、クロックド
インバータ31，32は非動作状態である。このときの／Ｃ
ＡＳの“Ｌ”レベルとＤＸＦＲの“Ｌ”レベルでもっ
て、ＰチャネルＭＯＳトランジスタ1 〜4 をオンさせ
る。これによりノードＮ1 ，Ｎ2 は共に“Ｈ”レベルに
なり、ラッチ回路21，22のラッチデータをリセットする
と共に、データ出力用トランジスタ回路であるＰチャネ
ルＭＯＳトランジスタ11のゲートには“Ｈ”レベルが、
ＮチャネルＭＯＳトランジスタ12のゲートには“Ｌ”レ
ベルが印加され、各トランジスタ11，12はオフする。こ
れにより、データ出力用トランジスタ回路の出力は高イ
ンピーダンス状態（１／２Ｖcc）になる。その後、ＤＸ
ＦＲ，／ＤＸＦＲはそれぞれ“Ｈ”，“Ｌ”レベルとな
り、クロックドインバータ31，32は動作状態となってデ
ータ線からの新データＲＤ，／ＲＤをノードＮ2 ，Ｎ1
に転送する。このときにはＤＸＦＲは“Ｈ”レベルであ
るからトランジスタ2 ，3 はオフしている。新データの
ＲＤ，／ＲＤはラッチ回路21，22のいずれかを“Ｌ”側
に反転させるだけでよいので、ラッチ回路21，22のデー
タセットは高速化する。
【００２２】この図３でも従来例で説明したように便宜
上、／ＣＡＳからのアクセス時間（ＴＡＣＡ）で規定さ
れたものと、アドレス信号からのアクセス時間（ＴＡ
Ａ）で規定されたものとを同一の時間軸上で表示してい
る。ＴＡＡの部分を大略破線で区切ってある。
上、／ＣＡＳからのアクセス時間（ＴＡＣＡ）で規定さ
れたものと、アドレス信号からのアクセス時間（ＴＡ
Ａ）で規定されたものとを同一の時間軸上で表示してい
る。ＴＡＡの部分を大略破線で区切ってある。
【００２３】上記構成によれば、／ＣＡＳサイクルにお
ける第１の読み出しサイクル内でラッチ回路21，22によ
り第１のデータを維持しそれに応じて出力しているデー
タ出力用トランジスタ回路（ＭＯＳトランジスタ11，1
2）を、第１の読み出しサイクルの次の第２の読み出し
サイクルに入るための先頭の／ＣＡＳのトリガを利用し
て高インピーダンス状態にする。これと共にラッチ回路
21，22はリセットされる。その後、ＤＸＦＲ，／ＤＸＦ
Ｒの信号の変化で上記第２の読み出しサイクルに入る。
これにより、新しい第２のデータ（信号ＲＤ，／ＲＤ）
が転送されてきてラッチ回路21，22にラッチされ、それ
に応じた新しいデータがデータ出力用トランジスタ回路
から出力される。
ける第１の読み出しサイクル内でラッチ回路21，22によ
り第１のデータを維持しそれに応じて出力しているデー
タ出力用トランジスタ回路（ＭＯＳトランジスタ11，1
2）を、第１の読み出しサイクルの次の第２の読み出し
サイクルに入るための先頭の／ＣＡＳのトリガを利用し
て高インピーダンス状態にする。これと共にラッチ回路
21，22はリセットされる。その後、ＤＸＦＲ，／ＤＸＦ
Ｒの信号の変化で上記第２の読み出しサイクルに入る。
これにより、新しい第２のデータ（信号ＲＤ，／ＲＤ）
が転送されてきてラッチ回路21，22にラッチされ、それ
に応じた新しいデータがデータ出力用トランジスタ回路
から出力される。
【００２４】すなわち、新データの転送の前に予め／Ｃ
ＡＳのトリガを利用してラッチ回路21，22はリセットさ
れ、データ出力用トランジスタ回路（11，12）は高イン
ピーダンス状態にされるので、新データによってオンし
ていたデータ出力用トランジスタ（11あるいは12）のオ
フを待つ必要はないため、／ＣＡＳの立下がりからのア
クセス時間を短縮することができる。これにより、従来
のＨＰＭに比べてメモリの動作周波数を高めても、容易
に高速アクセス動作ができるようになる。
ＡＳのトリガを利用してラッチ回路21，22はリセットさ
れ、データ出力用トランジスタ回路（11，12）は高イン
ピーダンス状態にされるので、新データによってオンし
ていたデータ出力用トランジスタ（11あるいは12）のオ
フを待つ必要はないため、／ＣＡＳの立下がりからのア
クセス時間を短縮することができる。これにより、従来
のＨＰＭに比べてメモリの動作周波数を高めても、容易
に高速アクセス動作ができるようになる。
【００２５】図４はこの発明の第３実施形態に係る出力
バッファの構成を示す回路図である。図２の構成に比べ
て異なる箇所は、貫通電流防止用の回路を取り除いたこ
とにある。新データの転送の前に予め／ＣＡＳのトリガ
を利用してラッチ回路21，23はリセットされ、データ出
力用トランジスタそれぞれ（11，12）は高インピーダン
ス状態にされるので、貫通電流防止用の回路は必要ない
とした。これにより、データ伝送のクリティカルパスは
最小限に短縮され、より高速なメモリのアクセス動作が
できるようになる。ただし、メモリの動作周波数をアク
セス可能な限り高めた場合、データ出力用トランジスタ
それぞれ（11，12）を高インピーダンス状態にする時間
が短くなるので、その場合に限っては、図２の構成の回
路の方が安定的といえる。
バッファの構成を示す回路図である。図２の構成に比べ
て異なる箇所は、貫通電流防止用の回路を取り除いたこ
とにある。新データの転送の前に予め／ＣＡＳのトリガ
を利用してラッチ回路21，23はリセットされ、データ出
力用トランジスタそれぞれ（11，12）は高インピーダン
ス状態にされるので、貫通電流防止用の回路は必要ない
とした。これにより、データ伝送のクリティカルパスは
最小限に短縮され、より高速なメモリのアクセス動作が
できるようになる。ただし、メモリの動作周波数をアク
セス可能な限り高めた場合、データ出力用トランジスタ
それぞれ（11，12）を高インピーダンス状態にする時間
が短くなるので、その場合に限っては、図２の構成の回
路の方が安定的といえる。
【００２６】図５はこの発明の第４実施形態に係る出力
バッファの構成を示す回路図である。図４の構成に比べ
て異なる箇所は、データ出力用トランジスタ回路（13，
12）にある。図４のデータ出力用トランジスタ回路（1
1，12）はＣＭＯＳトランジスタ回路であったが、図５
の構成ではＮチャネルＭＯＳトランジスタ回路となって
いる。
バッファの構成を示す回路図である。図４の構成に比べ
て異なる箇所は、データ出力用トランジスタ回路（13，
12）にある。図４のデータ出力用トランジスタ回路（1
1，12）はＣＭＯＳトランジスタ回路であったが、図５
の構成ではＮチャネルＭＯＳトランジスタ回路となって
いる。
【００２７】すなわち、図４におけるＰチャネルＭＯＳ
トランジスタ11の代りにＰチャネルより駆動速度が速い
ＮチャネルＭＯＳトランジスタ13を備えた構成である。
これにより、ロジック的に図４におけるインバータ26が
不要となる。その代りに、しきい値落ちを考慮しなけれ
ばならず、ＮチャネルＭＯＳトランジスタ13のオン時
に、少なくともトランジスタ13のしきい値高くしたオン
電圧が必要である。昇圧回路15はそのために設けられる
もので、データ出力用トランジスタ回路（13，１２）に
おけるデータのプルアップ出力時にトランジスタ１３の
ゲート電圧を上昇させる。このような構成により、図４
の構成と同様にデータ伝送のクリティカルパスを極力短
縮し、かつ、データ出力用トランジスタ回路自体を高速
駆動出力させ、メモリの高速アクセス動作に寄与する。
トランジスタ11の代りにＰチャネルより駆動速度が速い
ＮチャネルＭＯＳトランジスタ13を備えた構成である。
これにより、ロジック的に図４におけるインバータ26が
不要となる。その代りに、しきい値落ちを考慮しなけれ
ばならず、ＮチャネルＭＯＳトランジスタ13のオン時
に、少なくともトランジスタ13のしきい値高くしたオン
電圧が必要である。昇圧回路15はそのために設けられる
もので、データ出力用トランジスタ回路（13，１２）に
おけるデータのプルアップ出力時にトランジスタ１３の
ゲート電圧を上昇させる。このような構成により、図４
の構成と同様にデータ伝送のクリティカルパスを極力短
縮し、かつ、データ出力用トランジスタ回路自体を高速
駆動出力させ、メモリの高速アクセス動作に寄与する。
【００２８】図６はこの発明のＨＰＭの出力形態の評価
を示すための波形図であり、従来の図８の回路の出力形
態と比較したものである。図中ＴＣＯＨはコマンドホー
ルド時間であり、／ＣＡＳサイクルが終る“Ｌ”レベル
に向かう前の“Ｈ”エッジからどれだけデータを保持し
ている期間があるかを評価している。この発明では、新
データが送られてくる前に、予めこの新データのための
／ＣＡＳのトリガを利用して出力バッファ回路内のラッ
チ回路はリセットされ、さらにデータ出力用トランジス
タ回路の出力は高インピーダンス状態（１／２Ｖcc）に
なる。つまり、この回路は／ＣＡＳが“Ｌ”に落ちると
データ出力用トランジスタ回路の出力はなくなることに
なるので、データ出力の持続時間は従来に比べ短くな
る。しかし、ＴＣＯＨはＴＣＡＣ，ＴＡＡとも支障ない
程度に確保されるのでこれについては問題ないといえ
る。また、新データの出力前にデータ出力用トランジス
タ回路の出力が高インピーダンス状態の１／２Ｖccに引
かれるということは、データ出力の出始めを従来に比べ
て早することに寄与する。
を示すための波形図であり、従来の図８の回路の出力形
態と比較したものである。図中ＴＣＯＨはコマンドホー
ルド時間であり、／ＣＡＳサイクルが終る“Ｌ”レベル
に向かう前の“Ｈ”エッジからどれだけデータを保持し
ている期間があるかを評価している。この発明では、新
データが送られてくる前に、予めこの新データのための
／ＣＡＳのトリガを利用して出力バッファ回路内のラッ
チ回路はリセットされ、さらにデータ出力用トランジス
タ回路の出力は高インピーダンス状態（１／２Ｖcc）に
なる。つまり、この回路は／ＣＡＳが“Ｌ”に落ちると
データ出力用トランジスタ回路の出力はなくなることに
なるので、データ出力の持続時間は従来に比べ短くな
る。しかし、ＴＣＯＨはＴＣＡＣ，ＴＡＡとも支障ない
程度に確保されるのでこれについては問題ないといえ
る。また、新データの出力前にデータ出力用トランジス
タ回路の出力が高インピーダンス状態の１／２Ｖccに引
かれるということは、データ出力の出始めを従来に比べ
て早することに寄与する。
【００２９】以上、説明はＤＲＡＭのＨＰＭの動作形態
を例にとって説明したが、これに限られるものではな
い。例えばクロック信号は／ＣＡＳに限られず、メモリ
内部で作られるクロック信号でも構わない。クロック信
号をトリガとして連続的にアクセスし、クロック信号の
トリガから次のクロック信号のトリガまでの間のサイク
ル内で、アクセスしたデータを維持したまま出力させる
ことが可能な半導体メモリに応用可能である。
を例にとって説明したが、これに限られるものではな
い。例えばクロック信号は／ＣＡＳに限られず、メモリ
内部で作られるクロック信号でも構わない。クロック信
号をトリガとして連続的にアクセスし、クロック信号の
トリガから次のクロック信号のトリガまでの間のサイク
ル内で、アクセスしたデータを維持したまま出力させる
ことが可能な半導体メモリに応用可能である。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
出力バッファ回路内のデータ出力用トランジスタ回路の
前段にあるラッチ回路のリセットを従来回路よりも早い
タイミングで行わせることができるので、出力データ切
り替わり時のデータ出力用トランジスタ回路の貫通電流
をなくすると共に、さらにアクセスタイムの高速化が可
能となるメモリセルが提供できる。
出力バッファ回路内のデータ出力用トランジスタ回路の
前段にあるラッチ回路のリセットを従来回路よりも早い
タイミングで行わせることができるので、出力データ切
り替わり時のデータ出力用トランジスタ回路の貫通電流
をなくすると共に、さらにアクセスタイムの高速化が可
能となるメモリセルが提供できる。
【図１】この発明の第１実施形態に係るＤＲＡＭの要部
の構成を示すブロック図。
の構成を示すブロック図。
【図２】この発明の第２実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図３】図２の回路動作を示す波形図。
【図４】この発明の第３実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図５】この発明の第４実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図６】この発明のＨＰＭの出力形態の評価を示すため
の波形図。
の波形図。
【図７】ＤＲＡＭにおけるＨＰＭのデータ出力形態を周
知のページ・モードと比較した波形図。
知のページ・モードと比較した波形図。
【図８】ＤＲＡＭにおけるＨＰＭのデータ出力形態を実
現する従来の出力バッファの回路図。
現する従来の出力バッファの回路図。
【図９】図８の回路動作を示す波形図。
1〜4 ，11，41…ＰチャネルＭＯＳトランジスタ、12，4
3…ＮチャネルＭＯＳトランジスタ、21，22…ラッチ回
路、25，42，44…インバータ、31，32…クロックドイン
バータ
3…ＮチャネルＭＯＳトランジスタ、21，22…ラッチ回
路、25，42，44…インバータ、31，32…クロックドイン
バータ
Claims (21)
- 【請求項１】 データを記憶する複数のメモリセルが配
列されたメモリセルアレイと、 クロック信号に同期して確定するアドレス信号によりア
クセスされる前記メモリセルアレイ内のメモリセルのデ
ータに対応する信号をデータ線に伝送する手段と、 前記クロック信号により規定されるクロックサイクル内
で前記データに相当する出力が維持されるデータ出力用
トランジスタを有し、前記クロックサイクルにおける第
１クロックサイクル内で第１出力を維持している前記デ
ータ出力用トランジスタを、前記第１クロックサイクル
の次の第２クロックサイクルに入るための前記クロック
信号のトリガでまず高インピーダンス状態にした後、前
記第２クロックサイクルに入ることにより前記データ線
から新しい前記データを取り込み第２出力を得るように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。 - 【請求項２】 データを記憶する複数のメモリセルが配
列されたメモリセルアレイと、 外部のクロック信号に同期して確定するアドレス信号に
よりアクセスされる前記メモリセルアレイ内のメモリセ
ルのデータに対応する信号をデータ線に伝送する手段
と、 前記クロック信号により規定されるクロックサイクル内
で前記データに相当する出力が維持されるデータ出力用
トランジスタを有し、前記クロックサイクルにおける第
１クロックサイクル内で第１出力を維持している前記デ
ータ出力用トランジスタを、前記第１クロックサイクル
の次の第２クロックサイクルに入るための前記クロック
信号のトリガでまず高インピーダンス状態にした後、前
記第２クロックサイクルに入ることにより前記データ線
から新しい前記データを取り込み第２出力を得るように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。 - 【請求項３】 前記出力バッファ回路には前記データ線
との間において前記クロックサイクルにより制御され
る、前記データ線に伝送された信号を前記データ出力用
トランジスタに伝達するための転送制御回路が設けられ
ていることを特徴とする請求項１または２記載の半導体
メモリ。 - 【請求項４】 前記出力バッファ回路は前記クロック信
号のトリガの信号レベルと、このトリガにより入るべき
前記クロックサイクルの、直前の信号レベルとを利用し
た論理出力手段により、いままで維持していた出力に対
応するデータをリセットすると共に、前記データ出力用
トランジスタを高インピーダンス状態にすることを特徴
とする請求項３記載の半導体メモリ。 - 【請求項５】 前記論理出力手段は前記転送制御回路と
前記データ出力用トランジスタの間の伝送線に論理出力
が接続され、前記クロック信号のトリガから前記転送制
御回路がアクティブになるまでの間の期間に前記データ
出力用トランジスタを高インピーダンス状態にする信号
を伝送することを特徴とする請求項４記載の半導体メモ
リ。 - 【請求項６】 前記データ出力用トランジスタはＣＭＯ
Ｓ型トランジスタ回路を構成することを特徴とする請求
項１ないし４いずれかに記載の半導体メモリ。 - 【請求項７】 前記出力バッファ回路には前記データ出
力用トランジスタの出力が維持されるための第１、第２
のラッチ回路が含まれ、それぞれのラッチ回路は２個の
インバータの互いの入出力を接続した構成であり、前記
第１のラッチ回路の出力はインバータを介して前記ＣＭ
ＯＳ型トランジスタ回路のＰチャネル側のゲートに接続
され、前記第２のラッチ回路の出力は前記ＣＭＯＳ型ト
ランジスタ回路のＮチャネル側のゲートに接続されてい
ることを特徴とする請求項６記載の半導体メモリ。 - 【請求項８】 前記データ出力用トランジスタはＮチャ
ネルＭＯＳトランジスタ回路を構成することを特徴とす
る請求項１ないし４いずれかに記載の半導体メモリ。 - 【請求項９】 前記出力バッファ回路には前記データ出
力用トランジスタの出力が維持されるための第１、第２
のラッチ回路が含まれ、それぞれのラッチ回路は２個の
インバータの互いの入出力を接続した構成であり、前記
第１のラッチ回路の出力は前記ＮチャネルＭＯＳトラン
ジスタ回路のプルアップ側のゲートに接続され、前記第
２のラッチ回路の出力は前記ＮチャネルのＭＯＳトラン
ジスタ回路のプルダウン側のゲートに接続されているこ
とを特徴とする請求項８記載の半導体メモリ。 - 【請求項１０】 前記出力バッファ回路には前記データ
出力用トランジスタにおける前記データのプルアップ出
力時に前記ＮチャネルＭＯＳトランジスタ回路のプルア
ップ側のゲート電圧を上昇させる手段が含まれているこ
とを特徴とする請求項９記載の半導体メモリ。 - 【請求項１１】 前記出力バッファ回路には前記データ
出力用トランジスタの貫通電流防止用の回路手段が設け
られていることを特徴とする請求項６または８いずれか
に記載の半導体メモリ。 - 【請求項１２】 前記データ出力用トランジスタの高イ
ンピーダンス時では前記データ出力用トランジスタの出
力は出力論理レベルの中間のレベルにクランプされるこ
とを特徴とする請求項１または２記載の半導体メモリ。 - 【請求項１３】 内部のメモリセルあるいはレジスタに
記憶されたデータを、クロック信号をトリガとして連続
的にアクセスし、前記クロック信号のトリガから次のク
ロック信号のトリガまでの間で規定されるクロックサイ
クル内で、アクセスした前記データを維持したまま出力
バッファ回路により出力させることが可能な半導体メモ
リにおいて、 前記クロックサイクルにおける前記データを維持し出力
している前記出力バッファ回路の出力を、前記クロック
信号の次のクロック信号のトリガでまず高インピーダン
ス状態になるようにし、その後、前記クロックサイクル
の次のクロックサイクルで入ってくる新しい前記データ
を前記出力バッファ回路により出力させることを特徴と
する半導体メモリ。 - 【請求項１４】 前記出力バッファ回路は前記クロック
信号のトリガの信号レベルと、このトリガにより入るべ
き前記クロックサイクルの、直前の信号レベルとを利用
した論理出力手段により、いままで維持していた出力に
対応するデータをリセットすると共に、前記出力バッフ
ァ回路の出力を高インピーダンス状態にすることを特徴
とする請求項１３記載の半導体メモリ。 - 【請求項１５】 前記論理出力手段は前記出力バッファ
回路の出力の制御線に論理出力が接続され、前記クロッ
ク信号のトリガから前記データが前記制御線に伝送され
るまでの間の期間に前記データ出力用トランジスタを高
インピーダンス状態にする信号を前記制御線に伝送する
ことを特徴とする請求項１４記載の半導体メモリ。 - 【請求項１６】 前記出力バッファ回路にはＣＭＯＳ型
のデータ出力用トランジスタ回路と、このデータ出力用
トランジスタ回路の出力が維持されるための第１、第２
のラッチ回路が含まれ、それぞれのラッチ回路は２個の
インバータの互いの入出力を接続した構成であり、前記
第１のラッチ回路の出力はインバータを介して前記デー
タ出力用トランジスタ回路のＰチャネル側のゲートに接
続され、前記第２のラッチ回路の出力は前記データ出力
用トランジスタ回路のＮチャネル側のゲートに接続され
ていることを特徴とする請求項１３記載の半導体メモ
リ。 - 【請求項１７】 前記出力バッファ回路にはＮチャネル
型のデータ出力用トランジスタ回路と、このデータ出力
用トランジスタ回路の出力が維持されるための第１、第
２のラッチ回路が含まれ、それぞれのラッチ回路は２個
のインバータの互いの入出力を接続した構成であり、前
記第１のラッチ回路の出力は前記データ出力用トランジ
スタ回路のプルアップ側のゲートに接続され、前記第２
のラッチ回路の出力は前記データ出力用トランジスタ回
路のプルダウン側のゲートに接続され、かつ前記データ
出力用トランジスタにおける前記データのプルアップ出
力時に前記プルアップ側のゲート電圧を上昇させる手段
が含まれていることを特徴とする請求項１３記載の半導
体メモリ。 - 【請求項１８】 前記クロック信号のトリガの信号レベ
ルと、このトリガにより入るべき前記クロックサイクル
の、直前の信号レベルとを利用した論理出力により、い
ままで維持していた出力に対応するデータを保持してい
る前記第１、第２のラッチ回路をリセットすると共に、
前記データ出力用トランジスタ回路の出力を高インピー
ダンス状態にすることを特徴とする請求項１６または１
７記載の半導体メモリ。 - 【請求項１９】 前記出力バッファ回路には前記データ
出力用トランジスタ回路の貫通電流防止用の回路手段が
設けられていることを特徴とする請求項１８記載の半導
体メモリ。 - 【請求項２０】 前記データ出力用トランジスタの高イ
ンピーダンス時では前記データ出力用トランジスタ回路
の出力は出力論理レベルの中間のレベルにクランプされ
ることを特徴とする請求項１８記載の半導体メモリ。 - 【請求項２１】 データを記憶する複数のメモリセルが
配列されたメモリセルアレイと、 外部のクロック信号に同期して確定するアドレス信号に
よりアクセスされる前記メモリセルアレイ内のメモリセ
ルのデータに対応する信号をデータ線に伝送する手段
と、 前記クロック信号により規定される読み出しサイクル内
で前記データに相当する出力が維持されるラッチ回路及
びデータ出力用トランジスタ回路を有し、前記読み出し
サイクルにおける第１読み出しサイクル内で第１データ
を前記ラッチ回路により維持しかつそれに応じて第１出
力を送出している前記データ出力用トランジスタ回路に
対して、前記第１読み出しサイクルの次の第２読み出し
サイクルに入るための前記クロック信号のトリガでまず
前記ラッチ回路をリセット状態にすると共に前記データ
出力用トランジスタ回路の出力を高インピーダンス状態
にし、この後前記第２読み出しサイクルに入ることによ
り前記データ線から新しい第２データを取り込み前記ラ
ッチ回路にて維持すると共にそれに応じた第２出力が前
記データ出力用トランジスタ回路から送出されるように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169699A JPH0922593A (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ |
| TW085107761A TW297903B (ja) | 1995-07-05 | 1996-06-27 | |
| DE69619034T DE69619034T2 (de) | 1995-07-05 | 1996-07-02 | Halbleiterspeicher mit einem ultraschnellen Seitenmodusausgangspuffer |
| EP96110678A EP0753857B1 (en) | 1995-07-05 | 1996-07-02 | Semiconductor memory including an output buffer having a high speed hyper page mode |
| KR1019960027074A KR100232814B1 (ko) | 1995-07-05 | 1996-07-04 | 반도체 메모리 |
| US08/947,124 US5914899A (en) | 1995-07-05 | 1997-10-08 | Semiconductor memory having a page mode in which previous data in an output circuit is reset before new data is supplied |
Applications Claiming Priority (1)
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Family Applications (1)
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|---|---|---|---|
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