JPH0158598B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ回路に係り、特にダイナミツ
ク・ランダム・アクセス・メモリ（以下単にダイ
ナミツクRAMと称す）の自動リフレツシユ機構
に関するものである。

メモリは大容量のものが望まれかつ生産されて
いるが、その中でも記憶素子（以下メモリセルと
称す）の構造が単純で大容量化に適しているダイ
ナミツクRAMの果している役割は大きなものが
ある。しかし、ダイナミツクRAMは、メモリセ
ルに蓄積された情報が時間の経過と共に失われて
ゆくため、一定時間内にこれらのメモリセルの内
容をリフレツシユしなければならない。従つて、
ダイナミツクRAMの動作にはリフレツシユのた
めの周辺回路が必要となる。このためにダイナミ
ツクRAMはその適用範囲を狭めてしまう場合が
ある。そこで、ダイナミツクRAM自身に自動的
にリフレツシユを行わせるという擬似スタテイツ
クRAMが検討されており、既に幾つかの方式が
提案されている。これらの方式は以下に挙げる２
つの方式に大別出来る。

第１の方式は、メモリセル自身が自分自身の情
報をリフレツシユする様にメモリセルの構造を工
夫するものである。しかし、この方式ではメモリ
セルの構造が複雑になり、ダイナミツクRAM本
来の特徴である単純なメモリセル構造をもたない
ので大容量化に適さない。

第２の方式は、ダイナミツクRAMのチツプ上
にリフレツシユ用アドレスカウンタを備え、一定
時間毎に、リフレツシユカウンタの出力に基いて
チツプ上の全メモリセルの内の一部のメモリセル
群をリフレツシユ対象として選択し、このメモリ
セル群の情報をセンスアンプを用いてリフレツシ
ユし、この作業を順次行うことによつてチツプ上
の全メモリセルのリフレツシユを所定時間内に完
了するものである。

第２の方式による従来の自動リフレツシユ回路
を第１図に示す。

所定時間内にメモリマトリクス４０の中の全メ
モリセルをセンスアンプ５０を用いてリフレツシ
ユするための一定のリフレツシユ間隔をタイマー
回路１によつて決定する。タイマー回路１によ
り、定期的にリフレツシユ信号発生回路２Ａが働
きリフレツシユが行われる。

第１図に示す従来の自動リフレツシユ回路のリ
フレツシユ動作を説明する。リフレツシユ信号発
生回路２Ａにより、リフレツシユアドレスカウン
タ４、入力選択回路２０、信号発生回路３Ａ，３
Ｂ，３Ｃが駆動される。リフレツシユアドレスカ
ウンタ４は、メモリマトリクス４０中の全メモリ
セルをリフレツシユする際に必要となる列アドレ
スの数と同じだけの２進カウンターを従属接続し
た構成となつており、リフレツシユ信号発生回路
２Ａがタイマー回路１により動作すればリフレツ
シユアドレスを出力しかつ桁上げ動作を行う。そ
して、この時には外部入力アドレスとリフレツシ
ユアドレスとの切換えを行う入力選択回路２０に
よつて、リフレツシユアドレスがアドレスバツフ
ア３０に入力される。アドレスバツフア３０は信
号発生回路３Ａによつて駆動され、リフレツシユ
アドレスとして出力する。この列アドレスは列デ
コーダ１０に入力される。列デコーダ１０はプリ
チヤージ機能をもつNORゲートによつて構成さ
れており、信号発生回路３Ｂによつてコントロー
ルされている。列デコーダ１０に入力された列ア
ドレスは、全ての列の中から１つのNORゲート
の出力のみを高レベルとし、その結果、メモリマ
トリクス４０内のリフレツシユ対象メモリセル群
を選択する１本のワード線を指定する。このワー
ド線によつて選択されたメモリセル群は、信号発
生回路３Ｃによつて駆動されるセンスアンプ５０
によりリフレツシユされる。

以上の作業をタイマー回路１により指定される
一定の時間間隔で順次行い、所定時間内に全メモ
リセルのリフレツシユを完了する。

さて、この自動リフレツシユ動作は通常の外部
アドレス入力による動作と殆んど同一の手順とな
るため、リフレツシユに要する時間及び消費電力
は通常動作のそれとあまり変らない。又、入力選
択回路２０が存在することにより、リフレツシユ
動作と通常動作において、アドレスバツフア３０
の動作時間の増大及び感度減少等の悪影響が出て
しまう。更に、メモリ容量が増大してくるに従つ
てリフレツシユアドレスの数が増大してくると、
リフレツシユアドレスカウンタ４において従属接
続される２進カウンタの数が多くなり、この従属
接続部での桁上げ動作に要する時間の最大値は増
大する。この事は、高速なリフレツシユ動作を行
いたい場合には障害となつてしまう。

本発明の目的は、通常動作に比して消費電力が
少く、しかも高速動作が可能な自動リフレツシユ
機能を備えたメモリ回路を得ることにある。

本発明は、一度リフレツシユが行われた際に、
列デコーダの各NORゲートの内、リフレツシユ
の対象となつたメモリセル群を指定している
NORゲートの出力部の電位情報を取り込み、次
回のリフレツシユ動作時にのみこの取り込んだ情
報を列デコーダ中の他のNORゲートの出力部に
転送する信号転送回路により、リフレツシユ動作
の度にリフレツシユの対象となるメモリセル群の
指定を切り換え、高速かつ低消費電力の自動リフ
レツシユを行うことを特徴とする。

第２図に、本発明による自動リフレツシユ回路
の一実施例を示す。

タイマー回路１、リフレツシユ信号発生回路２
Ａ、信号発生回路３Ｂ，３Ｃ、メモリマトリクス
４０及びセンスアンプ５０の接続とそれらの働き
は、第１図に示すものと同一である。

第２図に示す実施例のリフレツシユ動作を説明
する。

今、信号転送回路５には、前回のリフレツシユ
動作時にリフレツシユ対象となつたメモリセル群
を指定する列デコーダ１０中のNORゲートの出
力部の電位情報が取り込まれているとする。

タイマー回路１によりリフレツシユ信号発生回
路２Ａが働き、信号発生回路３Ｂ，３Ｃ，３Ｄ，
３Ｅが駆動される。信号発生回路３Ｄは、アドレ
スバツフア３０を非活性化するものであり、従つ
て列デコーダ１０には列アドレスが入力されな
い。信号発生回路３Ｅにより信号転送回路５が駆
動され、列デコーダ１０の内、前回リフレツシユ
対象となつたメモリセル群を指定したNORゲー
ト以外の他のNORゲートに、既に信号転送回路
５内に取り込まれている電位情報を転送する。

従つて、このNORゲートにより指定されるメ
モリセル群が新たなリフレツシユ対象となる。信
号転送回路３Ｃによつてセンスアンプ５０が駆動
され、選択されたメモリセル群の情報をリフレツ
シユする。そして、このNORゲートの出力部の
電位情報を再び信号転送回路５内に取り込み、次
回のリフレツシユに備える。以上の作業をタイマ
ー回路１により指定される一定の時間間隔で順次
行うことにより、所定時間内に全メモリセルのリ
フレツシユを完了する。

第２図に示した本発明の信号転送回路５及び列
デコーダ１０の実施例を第３図に示す。列デコー
ダ１０を構成する列アドレスによるワード線選択
回路１１，１２，…１Ｎの回路形式は既に広く知
られているが、典型的なものを１１として示し
た。信号発生回路３Ｂからのプリチヤージ信号
φ_Pにより節点Ｎ１１はドレイン電源（以下V_DDと
称す）からプリチヤージトランジスタQ_Pを介し
てプリチヤージされる。節点Ｎ１１をソース電源
（以下V_SSと称す）の間にトランジスタQ₀，Q₁，
…Qiを接続し、これらのトランジスタのゲート
に夫々列アドレスX₀，X₁，…Xiを接続しNORゲ
ートを構成する。従つて節点N₁₁はNORゲート
の出力部である。トランジスタQ_Dを介して節点
N₁₁と節点N₂₁を接続する。節点N₂₁をトランジス
タQ_WLのゲートに接続し、ソースにはワード線
W₁を接続する。トランジスタQ_Dのゲートには信
号発生回路３Ｂからのワード線高レベル制御信号
φ_Dを接続する。ワード線選択回路１２，…１Ｎ
も１１の回路と同様の構成であり、夫々にワード
線W₂，…W_Nが入り、NORゲート出力部N₁₂，…
N_1Nを形成する。NORゲート出力部N₁₁とN₁₂の
間に信号転送手段１０１を接続する。タイマー回
路１により定期的にリフレツシユ信号発生回路２
Ｂが動作し、一度リフレツシユ動作が行われた際
には、列デコーダ１０の各NORゲートの出力部
の状態は、１つは高レベル、他は低レベルとなつ
ている。

今、節点N₁₁が高レベルであるとして信号転送
手段１０１の動作は次の様になる。信号発生回路
３Ｅからのリフレツシユ信号φ_RA，φ_RBの内φ_RAを
まず高レベルとする。リフレツシユ信号φ_RAがゲ
ートに入るトランジスタQ₁₀を介して、節点N₁₁
が高レベルであるという情報を節点N₁₀₁に移す。
即ち、節点N₁₀₁の節点容量C₁₀に節点N₁₁の電位
を記憶させる。V_DDとV_SS間にトランジスタQ₂₀，
Q₃₀，Q₄₀を直列に接続し、節点N₃₀₁，N₂₀₁を形
成する。トランジスタQ₂₀，Q₃₀のゲートには
夫々リフレツシユ信号φ_RA，φ_RBが入り、トランジ
スタQ₄₀のゲートは節点N₁₀₁に接続する。ゲート
にリフレツシユ信号φ_RBが入るトランジスタQ₅₀を
節点N₃₀₁，N₄₀₁間に挿入する。トランジスタQ₆₀
のゲートにはリフレツシユ信号φ_RA、トランジス
タQ₇₀のゲートには節点N₄₀₁を接続する。

リフレツシユ信号φ_RAが高レベルから低レベル
へ移行した後、リフレツシユ信号φ_RBを低レベル
から高レベルとし、節点N₁₀₁の電位情報を反転
して節点N₂₀₁，N₃₀₁，N₄₀₁に転送し、節点N₃₀₁，
N₄₀₁の節点容量C₂₀，C₃₀に記憶させる。その後リ
フレツシユ信号φ_RBを低レベルとして次回のリフ
レツシユ動作を待つ。タイマー回路１により新た
なリフレツシユ動作が始まる直前には節点N₁₁，
N₁₂，…N_1Nはプリチヤージ信号φ_Pにより高レベ
ルに充電されている。新たなリフレツシユ動作が
始まりリフレツシユ信号φ_RAが高レベルとなると
トランジスタQ₆₀，Q₇₀によるNAND回路により
節点N₄₀₁の電位情報が節点N₁₂に反転して転送さ
れる。

こうして前回のリフレツシユ動作の際の節点
N₁₁の高レベルが次回に節点N₁₂に転送されるこ
とになる。リフレツシユ動作が行われた際に節点
N₁₂が低レベルとなつていても同様の手順で電位
情報の転送が可能である。

信号転送手段１０１と同様の信号転送手段１０
２，…１０ＮをNORデコーダ出力部N₁₂，…N_1N
に対して接続し、N₁₁−N₁₂−…N_1N−N₁₁という
ループを持つ信号転送回路５を形成する。

以上の操作により、リフレツシユ動作の度に信
号転送回路５を駆動しワード線の指定を切換える
ことが出来、リフレツシユ信号φ_RAが高レベルと
なつた後、信号発生回路３Ｂによりワード線W₁，
W₂，…W_Nを順次駆動すればセンスアンプによる
リフレツシユが完了する。

本発明による自動リフレツシユ回路により、従
来の自動リフレツシユの際に必要であつたアドレ
スバツフア３０の動作が不要となる。従つてリフ
レツシユアドレスカウンタ４を用いる事で起る通
常動作での高速化への障害、アドレスバツフア３
０の感度低下、速度減少等の問題が解決される。
更にリフレツシユ動作において、アドレスバツフ
ア３０の消費電力、動作速度を全く考慮する必要
がなく、高速かつ低消費電力が期待出来る。又、
信号転送回路５において取り扱う信号の殆んどが
低レベルであるため、NORゲート出力部の電位
情報の転送において流れる電流はわずか１つ分の
ダイナミツク電流でしかない。このため、信号転
送回路５を形成したことによる消費電力の増加は
ごくわずかであるといえる。

本発明において、信号転送回路５を形成してい
る信号転送手段は第３図に示した実施例にのみ限
定されるものではない。信号転送手段１０１のト
ランジスタQ₃₀を取り除き、節点N₂₀₁，N₃₀₁を接
続したものや、トランジスタQ₆₀，Q₇₀のゲート
の接続を逆にしたものも同様の効果をあげること
が出来る。これらを第４図及び第５図に示す。更
に述べれば、リフレツシユ信号を適当に設定する
ことにより既に広く知られている殆んどのダイナ
ミツクシフトレジスタを本発明の信号転送回路５
に用いることが可能である。

又、消費電力は大となるが、スタテイツクシフ
トレジスタを本発明の信号転送回路５に用いても
同様の高速リフレツシユを行うことが出来る。第
６図に三相スタテイツクシフトレジスタを用いた
信号転送手段を示す。ここで信号φ_RC，φ_RDはリフ
レツシユ信号である。

更に、第６図に示す信号転送手段において、ト
ランジスタQ₁₀₁，Q₁₀₂のゲートに夫々内部信号
φ₁₀₁，φ₁₀₂を接続することにより、消費電力を少
く出来る。これを第７図に示す。

次に、電源投入時、信号転送回路５に初期値を
設定する初期値設定回路の一例を第８図に示す。
V_DD，V_SS間に直列にトランジスタQ₈₀、コンデン
サC₈₀、トランジスタQ₈₁を接続する。ゲートが
V_DDに接続されているトランジスタQ₈₀とコンデ
ンサC₈₀により形成される節点をN₈₀とし、ゲー
トにリフレツシユ信号φ_RAが入るトランジスタ
Q₈₁とコンデンサC₈₀は節点N₈₁を形成する。

ゲートが節点N₈₁、ソースがV_SSに夫々接続さ
れているトランジスタQ₈₀₁のドレインを、第３図
の信号転送手段１０１中の節点N₄₀₁に接続する。
ゲートが節点N₈₁、ソースがV_DDに夫々接続され
ているトランジスタQ₈₀₂，…Q_80Nのドレインを、
信号転送手段１０２，…１０Ｎにおける節点
N₄₀₁と同等の節点N₄₀₂，…N_40Nに接続する。

電源投入直後、V_DDの上昇に伴い節点N₈₀は高
レベルとなり、容量結合により節点N₈₁も高レベ
ルとなる。ゲートが高レベルとなるトランジスタ
Q₈₀₁，Q₈₀₂，…Q_80Nにより節点N₄₀₁は低レベル、
節点N₄₀₂，…N_40Nは高レベルとなり、初期値が
設定される。電源投入後最初のリフレツシユ動作
でリフレツシユ信号φ_RAが高レベルとなると、ト
ランジスタQ₈₁により節点N₈₁は低レベルになり、
節点N₄₀₁，N₄₀₂，…N_40Nは全て高インピーダン
ス状態となる。その後のリフレツシユ動作に影響
を与えることなく信号転送回路５の初期値が設定
出来る。

第９図に、初期値設定回路の他の例を示す。

V_DD，V_SS間に直列に接続されたトランジスタ
Q₈₂，Q₈₄により節点N₈₃を形成する。トランジス
タQ₈₂のゲートは節点N₈₂に接続され、節点N₈₂，
V_DD間にコンデンサC₈₁を挿入する。ゲートにリ
フレツシユ信号φ_RAが入るトランジスタQ₈₃のド
レインを節点N₈₂、ソースをV_SSに接続する。節
点N₈₃を第８図に示すトランジスタQ₈₀₁，Q₈₀₂，
…Q_80Nと同等のトランジスタのゲートに接続す
る。

節点N₈₃の動きは、第８図に示す節点N₈₁と同
様である。

第８図及び第９図において、トランジスタ
Q₈₁，Q₈₃，Q₈₄のゲートに入る信号はリフレツシ
ユ信号φ_RAにのみ限定されるものでなく、電源投
入後信号転送回路５に初期値が設定された後低レ
ベルから高レベルへ移行する信号であれば良い。
更に、初期値設定回路は、第８図及び第９図に示
す例にのみ限定されるものでなく、電源投入時、
信号転送回路５に初期値を設定するものであれば
良い。

又、第６図、第７図に示した信号転送手段にお
いては、フリツプフロツプを構成するトランジス
タQ₁₀₅，Q₁₀₆の電流能力に差を持たすことによつ
て、初期値を設定することが出来る。即ち、信号
転送回路５を構成する信号転送手段の内の１つに
おいては、トランジスタQ₁₀₅の電流能力をより大
とし、他の信号転送手段では、トランジスタQ₁₀₆
の電流能力を大とする。電源投入後、リフレツシ
ユ信号φ_RC，φ_RDが共に高レベルであるとすれば、
トランジスタQ₁₀₅，Q₁₀₆の電流能力差により初期
値が設定される。この場合は、特に初期設定回路
を設けることなく初期値を設定することが可能で
ある。

本発明はエンハンスメント型ＮチヤネルMOS
トランジスタについてのみ説明を行つたが、Ｐチ
ヤネルMOSトランジスタでも同様の効果をあげ
ることが出来る。

又、本発明は、リフレツシユ動作を開始させる
手段としてタイマー回路をあげたが、外部信号も
しくはタイマー回路と外部信号の組合せによりリ
フレツシユ動作を開始させても可能である。

【図面の簡単な説明】

第１図は従来の自動リフレツシユ回路、第２図
は本発明による自動リフレツシユ回路の一実施
例、第３図は第２図に示した実施例をより詳細に
示したもの、第４図、第５図、第６図、第７図は
本発明による自動リフレツシユ回路に用いること
の出来る信号転送手段の例を示す図である。第８
図および第９図は本発明で用いられる初期値設定
回路を示す図である。 ここで１……タイマー回路、２Ａ……リフレツ
シユ信号発生回路、３Ａ，３Ｂ，３Ｃ，３Ｄ，３
Ｅ……信号発生回路、４……リフレツシユカウン
タ、５……信号転送回路、６……初期値設定回
路、１０……列デコーダ、２０……入力選択回
路、３０……アドレスバツフア、４０……メモリ
マトリクス、５０……センスアンプ、V_DD……ド
レイン電源、V_SS……ソース電源、φ_RA，φ_RB，
φ_RC，φ_RD……リフレツシユ信号、φ_P……プリチヤ
ージ信号、φ_D……ワード線高レベル制御信号、
φ_WL……ワード線駆動信号、φ₁₀₁，φ₁₀₂……内部
信号、N₁₁，N₁₂，N_1N……NORゲート出力部、
１０１，１０２，１０Ｎ……信号転送手段、
N₂₁，N₁₀₁，N₂₀₁，N₃₀₁，N₄₀₁，N₅₀₁，N₈₀〜
N₈₃，N₄₀₂〜N_40N……内部節点、C₁₀，C₂₀，C₃₀，
C₂₀₁，C₃₀₁……節点容量、C₈₀，C₈₁……コンデン
サ、Q_P，Q_D，Q_WL，Q₁₀〜Q₈₀，Q₈₁〜Q₈₄，Q₈₀₁〜
Q_80N，Q₀，Q₁，Q_i，Q₂₀₁，Q₆₀₁，Q₇₀₁，Q₁₀₁〜
Q₁₀₆……エンハンスメント型MOSトランジスタ、
X₀，X₁，X_i……アドレス入力、W₁，W₂，W_N…
…ワード線である。

Claims (1)

1. 【特許請求の範囲】 １ リフレツシユを要するメモリセルを用い、デ
   コーダにより選択されるメモリセル群をリフレツ
   シユ対象とするメモリにおいて、リフレツシユの
   対象となつたメモリセル群を指定するデコーダの
   一出力部の情報を取り込み、時間間隔設定手段に
   より設定された一定時間の後に、該情報を該一出
   力部以外の他の出力部に転送する信号転送回路に
   より、自動リフレツシユを行うことを特徴とした
   メモリ回路。 ２ 上記メモリの回路は電源投入時該信号転送回
   路の状態を決定する初期値設定回路を有するもの
   であることを特徴とする特許請求の範囲第１項記
   載のメモリ回路。