JPH08315580A

JPH08315580A - 半導体記憶装置及び電子装置

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Publication number: JPH08315580A
Application number: JP7113358A
Authority: JP
Inventors: Masahiro Iwamura; 將弘岩村; Masatake Nametake; 正剛行武
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1996-11-29
Anticipated expiration: 2019-12-02
Also published as: JP3596937B2

Abstract

(57)【要約】【目的】書き込み時間を短くし、かつ、消費電力を低
減することが可能な、また、書き込み直後の読み出しア
クセスを高速化することのできる記憶装置。【構成】半導体記憶装置１００は、通常の各種機能回
路の他に本発明による書き込み終了検出回路１８０を備
えて構成される。該回路１８０は、書き込み制御回路１
６０からの内部書き込みモード信号ＷＭＯＤと書き込み
用コモンデータ線ＷＣＤ１、ＷＣＤ２への信号を入力と
して、メモリアレイ１０１へのデータの書き込み終了を
検出して書き込み終了信号ＷＥＮＤを発生する。書き込
み制御回路１６０は、この信号を受け取ると内部書き込
みパルスＷＥＰを終結させる。これにより、書き込みを
終了させ、消費電力を低減することができる。また、書
き込み制御回路１６０は、外部から書き込みスキップ信
号ＳＫＩＰにより、書き込みサイクルであっても書き込
み動作をスキップさせることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置及び電
子装置に係り、特に、書き込み時間を短縮することが可
能で、低消費電力のスタティック型の半導体記憶装置
（以下、ＳＲＡＭという）及びこれを使用する電子装置
に関する。

【０００２】

【従来の技術】ＳＲＡＭの書き込みに関する従来技術と
して、例えば、特開平０５−１６６３７６号公報等に記
載された技術が知られている。

【０００３】図１０は従来技術のＳＲＡＭの書き込みの
動作を説明するタイムチャートであり、以下、図１０を
参照して従来技術によるＳＲＡＭの書き込みの動作を説
明する。図１０において、ＡＤは外部アドレス信号、Ｗ
Ｅ￣は外部書き込み信号、Ｄinは外部書き込みデータ、
Ｗ￣は内部書き込み信号、Ｄは内部書き込みデータであ
る。なお、￣はその前に示す信号の否定を表わすもので
あり、以後の説明において全て同様である。

【０００４】従来技術によるＳＲＡＭへの書き込みは、
書き込みサイクルの開始からｔ_WAS時間後に外部書き込
み信号ＷＥ￣がアサートされて立ち下がり、内部書き込
み信号Ｗ￣が外部書き込み信号ＷＥ￣の立下りから所定
時間ｔ_d 遅らせて立ち下げられ、所定の書き込み時間ｔ
_wpを確保した上で外部書き込み信号ＷＥ￣の立ち上りに
応じて立ち上げられることにより行われる。なお、外部
書き込み信号ＷＥ￣立ち上げられるのは書き込みサイク
ルの終了時点である。また、書き込み時間ｔ_wpは、記憶
装置の容量サイズ、書き込みアンプの特性、メモリセル
の書き込み特性、電源電圧変動、温度変動、プロセス変
動など種々の変動要因を勘案した上で所定のマージンを
加えて決定される。

【０００５】

【発明が解決しようとする課題】前述したように、従来
技術におけるＳＲＡＭへの書き込みにおける内部書き込
み信号Ｗ￣は、書き込みサイクルの終了時点で立ち上げ
られる外部書き込み信号ＷＥ￣の立上りに応じて立ち上
げられるため、書き込み動作の終了が次のメモリサイク
ルに食い込んでしまうことになる。このため、前述した
従来技術は、次のメモリサイクルが読み出しサイクルの
場合、書き込み時のメモリセルへの大振幅信号から読み
出し時の小振幅信号への回復が遅くなり、読み出しアク
セス時間が著しく増大するという問題点を生じる。

【０００６】また、前記従来技術は、内部書き込み時間
ｔ_wpに、種々の変動要因を考慮して実際の書き込み動作
の時間よりも相当のマージンを持たせてあるため、メモ
リセルへのデータの書き込みが完了してから書き込みサ
イクルが終了するまでの時間、無駄な書き込み電流を流
し続けることになり、書き込み時の消費電力が大きくな
るという問題点を有している。このことは、特に、×３
２ビット、×６４ビット等のワイドビットメモリにおい
て、低消費電力化のための大きな障害となっている。

【０００７】また、前述した従来技術は、書き込み要求
が発効されている間に、書き込み制御回路の動作を制御
して書き込み動作を無効化する等の要求に対応すること
ができず、記憶装置の応用の拡大が困難であるという問
題点を有している。

【０００８】本発明の目的は、前記従来技術の問題点を
解決し、書き込み動作の終了が次のメモリサイクルに食
い込んでしまうことを防止して、消費電力を低減するこ
とを可能にし、記憶装置の応用の拡大が可能な半導体記
憶装置を提供すると共に、この記憶装置を使用する電子
装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明によれば前記目的
は、書き込み用コモンデータ線対の信号を入力とする書
き込み終了検出手段を備え、該書き込み終了検出手段
が、メモリアレイへのデータの書き込み終了を検出し、
その出力により書き込み動作の終了時間を制御するよう
にすることにより、また、書き込み制御手段に書き込み
スキップ信号の入力を可能とし、書き込み制御手段に、
書き込みスキップ信号が入力されたとき、書き込み要求
が発効された場合にも書き込み動作を無効化させるよう
にすることにより達成される。

【００１０】また、本発明の目的は、前記手段による半
導体記憶装置とデータ処理装置とを使用して電子装置を
構成することにより達成される。

【００１１】

【作用】本発明は、半導体記憶装置内に設けられる書き
込み終了検出手段が、メモリアレイへのデータの書き込
みの終了を検出したとき、内部の書き込み動作を、外部
書き込み信号の終了を待たずに終了させることができる
ので、内部書き込みパルスによる消費電力の低減を図る
ことができ、また、書き込みサイクルに続く次の読み出
しサイクルに対する影響をなくすことができるので、高
速なデータの書き込み、読み出しを行うことができる。

【００１２】また、本発明は、書き込み制御手段が、ス
キップ信号により連続的なデータの書き込み処理中に、
書き込み動作を無効化することができるので、例えば、
奇数アドレスまたは偶数アドレスのどちらか一方にだけ
実際のデータの書き込みを行い、他方のアドレスの書き
込みをスキップさせるという制御を行うことができ、こ
のような記憶装置を使用して電子装置を構成した場合、
記憶装置の新しい様々な応用を図ることができる。

【００１３】

【実施例】以下、本発明による半導体記憶装置の一実施
例を図面により詳細に説明する。

【００１４】図１は本発明の一実施例による半導体記憶
装置の構成を示すブロック図、図２は本発明の一実施例
の主要部の詳細な構成を示すブロック図、図３は書き込
み動作を説明するタイムチャート、図４はメモリセルの
構成例を示す図、図５は書き込み終了検出回路の構成例
を示すブロック図、図６は図５に示す書き込み終了検出
回路の動作を説明するタイムチャートである。図１、図
２、図４、図５において、１００は半導体記憶装置、１
０１はメモリアレイ、１１０は行デコーダ、１２０は列
デコーダ、１３０は列選択回路、１４０はセンスアン
プ、１５０は出力バッファ、１６０は書き込み制御回
路、１７０は書き込みアンプ、１８０は書き込み終了検
出回路、４００はメモリセルである。

【００１５】本発明の一実施例による半導体記憶装置１
００の全体は、図１に示すように、複数の機能回路を備
えて構成されている。以下、それらの機能回路について
説明する。

【００１６】メモリアレイ１０１は、複数のメモリセル
がマトリクス状に配列されているスタティック型のメモ
リアレイであり、行デコーダ１１０は、アドレスＡＸを
入力としてメモリアレイ１０１の行アドレスを決定し、
列デコーダ１２０は、アドレスＡＹを入力としてメモリ
アレイ１０１の列アドレスを決定している。列選択回路
１３０は、列デコーダ１２０の出力に従って選択された
メモリセルとデータ読み出し用のセンスアンプ１４０ま
たは書き込みアンプ１７０とを接続し、出力バッフア１
５０は、読み出しデータを外部に出力する。

【００１７】書き込み制御回路１６０は、外部からのチ
ップ選択信号ＣＳＮ（以下、ＣＳＮ信号という）、書き
込み指令信号ＷＥＮ（以下、ＷＥＮ信号という）を受け
て、内部書き込みパルス信号ＷＥＰ（以下、ＷＥＰ信号
という）、内部書き込みモード信号ＷＭＯＤ（以下、Ｗ
ＭＯＤ信号という）、内部チップ選択信号ＣＳＰ（以
下、ＣＳＰ信号という）を発生する。ＣＳＰ信号は、行
デコーダ１１０、列デコーダ１２０、センスアンプ１４
０、出力バッフア１５０に接続されており、半導体記憶
装置１００が非選択の時これらの回路の動作を停止させ
て、半導体記憶装置の消費電力を低減している。

【００１８】書き込みアンプ１７０は、ＷＥＰ信号と書
き込みデータ信号ＤＩＮとに基づいて、書き込み用コモ
ンデータ線ＷＣＤ１、ＷＣＤ２を駆動し、メモリアレイ
１０１に所望のデータを書き込む。

【００１９】書き込み終了検出回路１８０は、本発明に
より設けられた特徴的な回路であり、書き込み制御回路
１６０からのＷＭＯＤ信号と書き込み用コモンデータ線
ＷＣＤ１、ＷＣＤ２への信号を入力として書き込み終了
を検出して書き込み終了信号ＷＥＮＤを発生し、書き込
み制御回路１６０にフィードバックする。書き込み制御
回路１６０は、この信号を受け取るとＷＥＰ信号を終結
させる。

【００２０】なお、本発明の一実施例において、書き込
み制御回路１６０は、外部から書き込みスキップ信号Ｓ
ＫＩＰが入力されており、この信号がアサートされると
書き込みサイクルであっても書き込み動作をスキップさ
せることができる。

【００２１】次に、本発明の一実施例の主要部の詳細な
構成を図２を参照して説明する。

【００２２】図２において、Ｍ₁₁〜Ｍ_m1及びＭ_1n〜Ｍ_mn
はメモリセルであり、それぞれ相補データ線ｄ₁₁、ｄ₁₂
及びｄ_n1、ｄ_n2に接続されている。また、メモリセルＭ
₁₁、Ｍ_1nは行選択線Ｘ₁ に、Ｍ_m1、Ｍ_mnは行選択線Ｘ_m
に接続されている。相補データ線ｄ₁₁、ｄ₁₂と電源Ｖ_cc
との間には、ＰＭＯＳ負荷手段２０１、２０２が接続さ
れ、また、相補データ線ｄ_n1、ｄ_n2と電源Ｖ_ccとの間に
は、ＰＭＯＳ負荷手段２０３、２０４が接続されてい
る。さらに、書き込み用のＮＭＯＳ列選択スイッチ２１
１、２１２が、それぞれのドレインがデータ線ｄ₁₁、ｄ
₁₂に、ソースが書き込み用コモンデータ線ＷＣＤ１、Ｗ
ＣＤ２に接続され、ゲートが列選択信号Ｙ１に共通接続
されて設けられており、同様に、書き込み用のＮＭＯＳ
列選択スイッチ２１３、２１４が、それぞれのドレイン
がデータ線ｄ_n1、ｄ_n2に、ソースが書き込み用コモンデ
ータ線ＷＣＤ１、ＷＣＤ２に接続され、ゲートが列選択
信号Ｙｎに共通接続されて設けられている。

【００２３】なお、前述において、メモリセルＭ₁₁〜Ｍ
_mnの構成は、特に制限されないが、例えば、図４にメモ
リセル４００として示すように、２つのインバータ回路
４０１、４０２によるメモリ素子と、行選択線であるワ
ード信号ＷＬにより駆動されてデータ線ｄ₁ 、ｄ₂ をメ
モリ素子に接続するＮＭＯＳスイッチ４０３、４０４と
により構成される。

【００２４】書き込み制御回路１６０は、インバータ１
６１、ＮＯＲゲート１６２、遅延回路１６３、ＡＮＤゲ
ート１６４により構成されている。インバータ１６１
は、外部チップ選択信号ＣＳＮの反転信号ＣＳＰを出力
し、ＮＯＲゲート１６２は、ＣＳＮ信号とＷＥＮ信号と
を入力として、両者が共に低レベルのとき、内部書き込
みモード信号ＷＭＯＤを発生する。このＷＭＯＤ信号
は、書き込み終了検出回路１８０に入力されると共に、
遅延回路１６３に入力され、その遅延出力がＡＮＤゲー
ト１６４の１つの入力に接続される。ＡＮＤゲート１６
４の他の入力には、書き込み終了検出回路１８０からの
書き込み終了信号ＷＥＮＤと、オプション入力としての
外部からの書き込みスキップ信号ＳＫＩＰが接続されて
いる。

【００２５】後述で詳細に説明する書き込み終了検出回
路１８０は、書き込み制御回路１６０の出力であるＷＭ
ＯＤ信号と書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ
２の信号とに基づいてメモリセルへの書き込み終了を検
出し、その書き込み終了信号であるＷＥＮＤ信号を書き
込み制御回路１６０にフィードバックする。書き込み制
御回路１６０は、このＷＥＮＤ信号を受信すると、外部
からの信号ＣＳＮ、ＷＥＮがアサートされ続けていても
その時点で内部書き込みパルスＷＥＰを立ち下げ、書き
込み動作を終了させる。

【００２６】次に、図３に示すタイムチャートを参照し
て、本発明の一実施例における書き込み動作を説明す
る。なお、読み出し動作については、従来技術の場合と
同一であるので、その説明は省略する。

【００２７】図３に示す書き込みサイクルにおいて、書
き込みサイクルの開始からｔ_WAS 時間後に外部書き込み
指令信号ＷＥＮがアサートされる。このＷＥＮ信号は、
書き込みサイクルの終了時点まで低レベルに保持され
る。書き込みモード信号ＷＭＯＤは、チップ選択信号Ｃ
ＳＮと前記ＷＥＮ信号とが共に低レベルのときに高レベ
ルになる信号であり、それ以外のときには低レベルに維
持されている。ＷＥＮ信号の立ち下がりからｔｄ時間後
に内部書き込みパルスＷＥＰが立ち上げられる。この時
間ｔｄは、正規のアドレスへの書き込みを保証するため
に、前記ｔ_WAS とデコーダの遅延時間ｔ_DEC との関係か
らｔ_WAS＋ｔｄ≧ｔ_DEC を満足するように決定される。

【００２８】ＷＥＰが立ち上がると書き込みデータＤＩ
Ｎに応じて、書き込み用コモンデータ線ＷＣＤ１、ＷＣ
Ｄ２のどちらか一方が低レベルに駆動され、他方が高レ
ベルのままとされる。ＷＣＤ１、ＷＣＤ２のどちらか一
方が低レベルに駆動されると、それに応答して書き込み
終了検出回路１８０が動作し、書き込み終了検出回路１
８０は、書き込みの終了を検出して、ｔ_WM時間後に書き
込み終了信号ＷＥＮＤを立ち下げる。その後、ＷＥＮＤ
信号は、書き込みサイクルの終了時点でＷＭＯＤ信号が
立ち下げられるまで低レベルを維持する。また、ＷＥＰ
は、ＷＥＮＤ信号が立ち下がるとそれに応答して立ち下
げられる。内部の書き込み動作は、ＷＥＰが高レベルの
期間だけ行われ、その期間だけＷＣＤ１またはＷＣＤ２
のどちらか一方が低レベルに立ち下げられた状態に維持
される。ＷＥＰが低レベルになると、ＷＣＤ１、ＷＣＤ
２は、両方共に高レベル立ち上げられる。

【００２９】図３の中に示す点線は、従来技術の場合の
動作を示すもので、従来技術の場合、内部書き込みパル
スＷＥＰは、ＷＭＯＤ信号が立ち下がってからｔｄ時間
後に立ち下げられていた。このため、従来技術では、Ｗ
ＣＤ１またはＷＣＤ２を立ち下げておく時間もＷＥＰを
立ち下げられるまでに長くなり、次のサイクルにまで食
い込んでしまうことになり、書き込みサイクルの直後に
読み出しサイクルを実行すると、アクセス時間の著しい
増大を招いてしまっていた。

【００３０】本発明の一実施例の場合、書き込みサイク
ルの終了時刻より前に書き込み終了信号ＷＥＮＤが出力
され、それに応答して、ＷＥＰ信号が立ち下げられ、Ｗ
ＣＤ１またはＷＣＤ２も立ち上げられる。このため、本
発明の一実施例は、従来技術における書き込みサイクル
の直後の読み出しサイクルの実行時のアクセス時間の増
大を解消することができる。また、内部書き込みパルス
ＷＥＰが、外部からの書き込み指令信号ＷＥＮの終了を
待たずに立ち下げられるので、書き込みサイクル内での
その後の電力消費をなくすことができ、記憶装置全体の
低消費電力化を図ることができる。

【００３１】次に、書き込み終了検出回路１８０の具体
的な構成例を図５を参照して説明する。図５において、
５００は模擬メモリセル、５３０は模擬配線である。

【００３２】書き込み終了検出回路１８０は、図４によ
り説明したメモリセルと書き込み時間特性が等価な模擬
メモリセル５００と、図２により説明した列選択スイッ
チ２１１〜２１４と等価な特性のＮＭＯＳスイッチ５２
１、５２２と、図２のデータ線ｄ₁₁、ｄ₁₂〜ｄ_n1、ｄ_n2
の配線と等価な模擬配線５３０と、ＮＯＲゲート５１０
とにより構成されている。

【００３３】そして、模擬メモリセル５００を構成する
ＮＭＯＳ５０３、５０４のゲートは電源Ｖ_ccに接続され
ている。そして、ＮＭＯＳ５０３のドレインにはＷＭＯ
Ｄ信号が入力され、ＮＭＯＳ５０４のドレインにはノー
ドＰ２が接続されている。また、内部記憶ノードＱ_P 、
Ｑ_N のうちＱ_P は、ＮＯＲゲート５１０の一方の入力に
接続され、ＮＯＲゲート５１０の他方の入力には必要に
応じて、オプションとしての書き込みスキップ信号ＳＫ
ＩＰが接続される。ＳＫＩＰを使用しない場合、ＮＯＲ
ゲート５１０のＳＫＩＰ入力は低レベルに固定され、Ｎ
ＯＲゲート５１０はインバータとして動作する。

【００３４】ＮＭＯＳスイッチ５２１、５２２は、それ
ぞれのドレインが書き込みコモンデータ線ＷＣＤ１とＷ
ＣＤ２とに接続され、ＮＭＯＳスイッチ５２１のゲート
がＮＭＯＳスイッチ５２２のドレインに、ＮＭＯＳスイ
ッチ５２２のゲートがＮＭＯＳスイッチ５２１のゲート
に接続されており、また、それぞれのソースがノードＰ
１に共通接続されている。

【００３５】ノードＰ１とＰ２との間には、例えば、抵
抗と容量とにより構成される模擬配線５３０が接続され
ている。この模擬配線５３０はデータ線ｄ₁₁、ｄ₁₂〜ｄ
_n1、ｄ_n2の配線遅延が無視できる場合省略することもで
きる。

【００３６】次に、図６に示すタイムチャートを参照し
て図５に示す書き込み終了検出回路１８０の動作を説明
する。

【００３７】ＷＭＯＤ信号が低レベルのとき、コモンデ
ータ線ＷＣＤ１、ＷＣＤ２は共に高レベルとなってい
る。従って、このとき、ＮＭＯＳ５２１、５２２の両方
がオンとなってノードＰ１、Ｐ２が高レベルになり、擬
似メモリセル５００のＮＭＯＳ５０４のドレインは高レ
ベルになる。一方、ＮＭＯＳ５０３のドレインは低レベ
ルとなっているため、ＮＭＯＳ５０３を通してノードＱ
_P が低レベルに引き下げられ、その結果ノードＱ_N が高
レベルとなる。なお、ＳＫＩＰ信号は、低レベルに保持
されているものとし、従って、この状態で、書き込み終
了信号ＷＥＮＤは高レベルになっている。

【００３８】前述した状態から書き込みサイクルにな
り、時刻ｔ₁ でＷＭＯＤ信号が高レベルに立ち上ると、
所定時間ｔ_d1後に内部書き込みパルスＷＥＰが立ち上
る。ＷＥＰが立ち上ると、書き込みデータに応じて書き
込み用コモンデータ線の例えばＷＣＤ１が低レベルに立
ち下がり、ＷＣＤ２は高レベルのままとされる。ＷＣＤ
１が立ち下がると、ＮＭＯＳ５２１を通じてノードＰ
１、Ｐ２が順次低レベルになる。ノードＰ２が低レベル
になると、ＮＭＯＳ５０４を通じてノードＱ_N が低レベ
ルに引き下げられ、インバータ５０１を通じてノードＱ
_P が高レベルに引き上げられる。ノードＱ_P の高レベル
への変化は、疑似メモリセル５００へのデータの書き込
みの終了、すなわち、実際のメモリセルへのデータの書
き込みが終了したことを意味し、書き込み終了検出回路
１０８は、これにより、時刻ｔ₂ で書き込み終了信号Ｗ
ＥＮＤを低レベルとして書き込み終了を出力する。

【００３９】この書き込み終了信号は、書き込み制御回
路１６０にフィードバックされ、内部書き込みパルスＷ
ＥＰを立ち下げる。内部書き込みパルスＷＥＰが立ち下
がると、ＷＣＤ１、Ｐ１、Ｐ２も順次立ち上がり書き込
み動作が終了する。その後、書き込みサイクルが終わ
り、時刻ｔ₃ でＷＭＯＤ信号が立ち下げられると、それ
に応答してノードＱ_P が低レベル、ノードＱ_N が高レベ
ルに順次セットされ、ノードＱ_P の変化に応答して、書
き込み終了信号ＷＥＮＤが高レベルに戻る。

【００４０】図６の中に示す点線は、従来技術の場合の
動作を示すもので、従来技術の場合、内部書き込みパル
スＷＥＰは、ＷＭＯＤ信号が立ち下がってからｔ_d1時間
後に立ち下げられていた。このため、従来技術では、Ｗ
ＣＤ１またはＷＣＤ２を立ち下げておく時間が、時刻ｔ
₃ 以降の次のサイクルまで食い込んでしまい、書き込み
サイクルの直後に読み出しサイクルを実行すると、アク
セス時間の著しい増大を招いてしまっていた。

【００４１】本発明の一実施例の場合、書き込みサイク
ルの終了時刻ｔ₃ より前の時刻ｔ₂で書き込み終了信号
ＷＥＮＤが出力され、それに応答して、ＷＥＰ信号が立
ち下げられ、ＷＣＤ１またはＷＣＤ２も立ち上げられ
る。このため、本発明の一実施例は、従来技術における
書き込みサイクルの直後の読み出しサイクルの実行時の
アクセス時間の増大を解消することができる。また、内
部書き込みパルスＷＥＰが、外部からの書き込み指令信
号ＷＥＮの終了を待たずに立ち下げられるので、書き込
みサイクル内でのその後の電力消費をなくすことがで
き、記憶装置全体の低消費電力化を図ることができる。

【００４２】図７は書き込み終了検出回路の他の構成例
を示すブロック図である。図７において、７００は模擬
メモリセル、７３１、７３１は模擬配線である。

【００４３】図示書き込み終了検出回路１８０は、図４
により説明したメモリセルと書き込み時間特性が等価な
フリップフロップにより構成される模擬メモリセル７０
０と、図２により説明した列選択スイッチ２１１〜２１
４と等価な特性のＮＭＯＳスイッチ７２１、７２２と、
図２のデータ線ｄ₁₁、ｄ₁₂〜ｄ_n1、ｄ_n2の配線と等価な
模擬配線７３１、７３２と、ＮＯＲゲート７１０とによ
り構成されている。

【００４４】模擬メモリセル７００は、ＮＡＮＤゲート
７０１と７０２とによフリップフロップと出力用のイン
バータ７０３とにより構成され、ＮＡＮＤゲート７０１
の一方の入力には書き込み指令信号ＷＭＯＤが入力され
ている。また、ＮＭＯＳスイッチ７２１、７２２は、そ
れぞれのドレインが書き込みコモンデータ線ＷＣＤ１と
ＷＣＤ２とに接続され、それぞれのゲートが電源Ｖ_ccに
共通接続されている。模擬配線７３１は、ＮＭＯＳ７２
１のソースとＮＡＮＤゲート７０２の一つの入力との間
に、また、模擬配線７３２は、ＮＭＯＳ７３２のソース
とＮＡＮＤゲート７０２の他の入力との間に接続されて
いる。これらの模擬配線は、例えば、抵抗と容量とによ
り構成される。

【００４５】そして、模擬メモリセル７００内のインバ
ータ７０３の出力は、ＮＯＲゲート７１０の一方の入力
に接続され、ＮＯＲゲート７１０の他方の入力には、必
要に応じて、書き込みスキップ信号ＳＫＩＰが接続され
る。ＳＫＩＰを使用しない場合、ＮＯＲゲート７１０の
ＳＫＩＰ入力は低レベルに固定され、ＮＯＲゲート７１
０はインバータとして動作する。なお、模擬配線７３
１、７３２はデータ線の配線遅延を無視できる場合省略
することもできる。

【００４６】図８は書き込み終了検出回路のさらに他の
構成例を示すブロック図である。図８において、８００
は模擬メモリセル、８２０はＥＮＯＲ（Exclusive ＮＯ
Ｒ）ゲートである。

【００４７】図示書き込み終了検出回路１８０は、図４
により説明したメモリセルと書き込み時間特性が等価な
フリップフロップにより構成される模擬メモリセル８０
０と、フリップフロップをセットするＥＮＯＲ８２０と
により構成される。フリップフロップは、ＮＡＮＤゲー
ト８０１と８０２とにより構成され、模擬メモリセル８
００内には、出力用のインバータ８０３が設けられてい
る。フリップフロップを構成するＮＡＮＤゲート８０１
の一方の入力には、書き込み指令信号ＷＭＯＤが入力さ
れており、このフリップフロップは、書き込み動作時
に、ＷＣＤ１とＷＣＤ２のいずれか一方が低レベルにな
るとその出力を低レベルにするＥＮＯＲゲート８２０に
よりセットされる。

【００４８】書き込み動作時、フリップフロップがセッ
トされると、その結果、ノードＱ_Pが高レベル、ノード
Ｑ_N が低レベルとされ、インバータ８０３から高レベル
の信号が出力され、書き込み終了信号ＷＥＮＤは低レベ
ルとされる。

【００４９】図８に示す例では、図２のデータ線ｄ₁₁、
ｄ₁₂〜ｄ_n1、ｄ_n2の配線と等価な模擬配線が省略されて
いるが、必要に応じて、ＥＮＯＲゲート８２０とＮＡＮ
Ｄゲート８０２との間に模擬配線を設けることができ
る。インバータ８０３の出力は、ＮＯＲゲート８１０の
一方の入力に接続され、ＮＯＲゲート８１０の他方の入
力には必要に応じて、書き込みスキップ信号ＳＫＩＰが
接続される。ＳＫＩＰを使用しない場合、ＳＫＩＰ入力
は低レベルに固定され、ＮＯＲゲート８１０は、インバ
ータとして動作する。

【００５０】前述で説明した図７、図８のような構成を
有する書き込み終了検出回路においても、図５により説
明した書き込み終了検出回路と同様に動作し、このよう
な回路を使用することにより、従来技術における書き込
みサイクルの直後の読み出しサイクルの実行時のアクセ
ス時間の増大を解消することができ、また、低消費電力
化を図ることができる。

【００５１】図９は本発明の応用例を示すブロック図で
ある。図９において、９００はマイクロプロセッサやマ
イクロコントローラ等のデータ処理装置、９１０、９２
０は書き込みスキップ機能を有する前述で説明した本発
明の実施例による記憶装置である。

【００５２】図示応用例は、本発明の実施例による半導
体記憶装置を使用したデータ処理システムであり、デー
タ処理装置９００と記憶装置９１０、９２０とが、アド
レスバスＡＢ、データバスＤＢ、コントロールバスＣ
Ｂ、スキップ制御線ＳＫＩＰを介して相互に接続されて
構成され、データ処理装置９００から記憶装置９１０、
９２０に対してデータの読み出しまたはデータの書き込
みを行う。

【００５３】そして、記憶装置９１０、９２０は、書き
込みスキップ機能を備えており、端子Ｓに入力される信
号に応じて、書き込みスキップ動作の有り／無しが制御
される。このため、データ処理装置９００は、コントロ
ールバスＣＢを通して書き込み指令を出しながら任意の
時点でスキップ信号ＳＫＩＰをアサートすることによ
り、その時点での記憶装置への書き込みを無効化するよ
うに制御することができる。

【００５４】従って、前述した本発明の応用例によれ
ば、例えば、あるアドレスから別の他のアドレスまで、
連続的に書き込みを実行しながら奇数アドレスまたは偶
数アドレスのどちらか一方にだけ実際のデータの書き込
みを行い、他方のアドレスの書き込みはスキップさせる
ことができる。この本発明の応用例は、本発明による半
導体記憶装置を使用することにより、前述以外の他の新
しい様々な記憶装置の応用を行うことができる。

【００５５】

【発明の効果】以上説明したように本発明によれば、内
部書き込み動作が終了すると外部書き込み指令信号の終
了を待たずに書き込みを終了することができるため、次
の読み出しサイクルへの悪影響をなくすことができる。
また、書き込み動作に費やす時間を短くすることができ
るので、書き込み時の消費電力の低減を図ることができ
るる。

【００５６】さらに、オプションシステムとして、スキ
ップ信号を使用することができるので、あるアドレスか
ら別の他のアドレスまで、連続して書き込みを実行しな
がら、例えば、奇数アドレスまたは偶数アドレスのどち
らか一方にだけ実際のデータの書き込みを行い、他方の
アドレスの書き込みをスキップさせるという制御を行う
ことができ、記憶装置の新しい様々な応用を実施するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置の構成
を示すブロック図である。

【図２】本発明の一実施例の主要部の詳細な構成を示す
ブロック図である。

【図３】書き込み動作を説明するタイムチャートであ
る。

【図４】メモリセルの構成例を示す図である。

【図５】書き込み終了検出回路の構成例を示すブロック
図である。

【図６】図５に示す書き込み終了検出回路の動作を説明
するタイムチャートである。

【図７】書き込み終了検出回路の他の構成例を示すブロ
ック図である。

【図８】書き込み終了検出回路のさらに他の構成例を示
すブロック図である。

【図９】本発明の応用例を示すブロック図である。

【図１０】従来技術による書き込み回路の動作を制御す
るタイムチャートである。

【符号の説明】

１００記憶装置１０１メモリアレイ１１０行デコーダ１２０列デコーダ１３０列選択回路１４０センスアンプ１５０出力バッフア１６０書き込み制御回路１７０書き込みアンプ１８０書き込み終了検出回路４００メモリセル５００、７００、８００模擬メモリセル５３０、７３１、７３２模擬配線９００データ処理装置９１０、９２０記憶装置

Claims

【特許請求の範囲】

【請求項１】データの読み出し、書き込み機能を有す
る半導体記憶装置において、書き込み用コモンデータ線
対の信号を入力とする書き込み終了検出手段を備え、該
書き込み終了検出手段は、メモリアレイへのデータの書
き込み終了を検出し、その出力により書き込み動作の終
了時間を制御することを特徴とする半導体記憶装置。
【請求項２】データの読み出し、書き込み機能を有す
る半導体記憶装置において、書き込み制御手段に書き込
みスキップ信号が入力され、前記書き込み制御手段は、
書き込みスキップ信号が入力されたとき、書き込み要求
が発効された場合にも書き込み動作を無効化することを
特徴とする半導体記憶装置。
【請求項３】データの読み出し、書き込み機能を有す
る半導体記憶装置において、書き込み用コモンデータ線
対の信号を入力とする書き込み終了検出手段と、書き込
みスキップ信号が入力される書き込み制御手段とを備
え、前記書き込み終了検出手段は、メモリアレイへのデ
ータの書き込み終了を検出し、その出力により書き込み
動作の終了時間を制御し、前記書き込み制御手段は、書
き込みスキップ信号が入力されたとき、書き込み要求が
発効された場合にも書き込み動作を無効化することを特
徴とする半導体記憶装置。
【請求項４】前記書き込み終了検出手段は、メモリア
レイに対する書き込み用カラム選択スイッチと等価な性
能を有する２個のＭＯＳトランジスタと、メモリアレイ
内のデータ線と等価な遅延特性を有する１本の模擬線路
手段と、メモリアレイ内のメモリセルと等価な書き込み
時間特性を有する模擬メモリ手段と、書き込み終了信号
を出力するバッフア手段とを備え、前記模擬メモリ手段
を駆動して、模擬メモリ手段の一方の記憶ノードの信号
を書き込み終了信号として前記バッフア手段から出力す
ることを特徴とする請求項１または３記載の半導体記憶
装置。
【請求項５】前記書き込み終了検出手段は、メモリア
レイに対する書き込み用カラム選択スイッチと等価な性
能を有する２個のＭＯＳトランジスタと、メモリアレイ
内のデータ線と等価な遅延特性を有する２本の模擬線路
手段と、メモリアレイ内のメモリセルと等価な書き込み
時間特性を有するフリップフロップ手段と、書き込み終
了信号を出力するバッフア手段とを備え、前記フリップ
フロップ手段を駆動して、フリップフロップ手段の一方
の記憶ノードの信号を書き込み終了信号として前記バッ
フア手段から出力することを特徴とする請求項１または
３記載の半導体記憶装置。
【請求項６】前記書き込み終了検出手段は、コモンデ
ータ線信号の一方が高レベルで他方が低レベルのとき、
低レベルの信号を出力するＥＮＯＲ回路と、メモリアレ
イ内のメモリセルと等価な書き込み時間特性を有するフ
リップフロップ手段と、書き込み終了信号を出力するバ
ッフア手段とを備え、前記フリップフロップ手段を駆動
して、フリップフロップ手段の一方の記憶ノードの信号
を書き込み終了信号として前記バッフア手段から出力す
ることを特徴とする請求項１または３記載の半導体記憶
装置。
【請求項７】少なくとも１つのデータ処理装置と、少
なくとも１つの記憶装置とが、アドレスバス、データバ
ス、コントロールバスを介して接続され、相互にデータ
の授受を行う電子装置において、前記記憶装置として、
請求項１ないし６のうち何れか１記載半導体記憶装置を
使用して構成されることを特徴とする電子装置。
【請求項８】前記データ処理装置と記憶装置との間に
スキップ信号線が設けられることを特徴とする請求項７
記載の電子装置。