JP2001085978A

JP2001085978A - 遅延回路

Info

Publication number: JP2001085978A
Application number: JP25867999A
Authority: JP
Inventors: Kenta Kanae; 枝謙太金
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】入力信号の一方の遷移を可及的に早く伝達さ
せ他方の遷移を可及的に遅く伝達させることが可能であ
るとともに消費電力を可及的に少なくかつ高集積化を可
能にする。【解決手段】入力信号を受ける、第１のＰチャネルＭ
ＯＳトランジスタ２ａおよび第１のＮチャネルＭＯＳト
ランジスタ２ｂからなる第１のインバータ２と、ゲート
が第１のインバータの入力端に接続され、ドレインが第
１のインバータの出力端に接続され、ソースが接地され
た第２のＮチャネルＭＯＳトランジスタと、入力端が各
々第１のインバータの出力端に接続された第２および第
３のインバータ６、８と、ゲートが前記第２のインバー
タの出力端に接続され、ドレインが第１のＮチャネルＭ
ＯＳトランジスタのソースに接続され、ソースが接地さ
れた第３のＮチャネルＭＯＳトランジスタ７と、を備
え、第１のＰチャネルＭＯＳトランジスタのソースは駆
動電源に接続され、第３のインバータの出力端から出力
信号が出力されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延回路に関するも
のである。

【０００２】

【従来の技術】一般に、低電力ＳＲＡＭ（Ｓｔａｔｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のアド
レスデコード回路には、ある入力信号の一方の遷移に対
して大きな遅延時間をもたらす遅延回路が用いられる。

【０００３】従来の遅延回路の第１の例の構成を図８に
示し、その動作を図９（ａ）、（ｂ）に示す。この従来
の遅延回路６０は、入力信号ＩＮを受けるしきい値の高
いインバータ６２と、ゲートがインバータ６２の出力端
（ノード“ａ”）に接続されてソースおよびドレインが
接地されたＮチャネルＭＯＳトランジスタからなるＭＯ
Ｓキャパシタ６４と、入力端がインバータ６２の出力端
に接続されて出力端から出力信号ＯＵＴが出力されるし
きい値の低いインバータ６５と、ゲートがインバータ６
５の出力端に接続されてソースおよびドレインが駆動電
源Ｖ_DDに接続されたＰチャネルＭＯＳトランジスタから
なるＭＯＳキャパシタ６７とを備えている。

【０００４】この従来の遅延回路６０においては、図９
（ｂ）に示すように、入力信号ＩＮが“Ｌ”レベルから
“Ｈ”レベルの遷移したときは、インバータ６２はしき
い値が高いので入力信号ＩＮのレベルが“Ｈ”レベルに
近くなってからノード“ａ”に変化を伝える。しきい値
の高いインバータ６２を構成するＮチャネルＭＯＳトラ
ンジスタはＰチャネルＭＯＳトランジスタに比べて電流
供給能力が低く、このＮチャネルＭＯＳトランジスタに
よって、ノード“ａ”に接続されたＭＯＳキャパシタ６
４の電荷を放出する構成となっているため、遷移の伝達
は鈍く、次段のしきい値の低いインバータ６５を動作さ
せる迄に時間がかかる。

【０００５】またしきい値の低いインバータ６５を構成
するＰチャネルＭＯＳトランジスタはＮチャネルＭＯＳ
トランジスタに比べて電流供給能力は低く、このＰチャ
ネルＭＯＳトランジスタにより、出力ノードに接続され
たＭＯＳキャパシタ６７を充電するため、出力ノードへ
の遷移の伝達は鈍くなる。

【０００６】この結果、出力信号ＯＵＴの遷移は、入力
信号ＩＮの遷移より極めて遅れて行われることになる。

【０００７】これに対して、入力信号ＩＮが“Ｈ”レベ
ルから“Ｌ”レベルへ遷移したときは、図９（ａ）に示
すようにインバータ６２はしきい値が高いのでノード
“ａ”に直ぐに遷移を伝達し始める。しきい値の高いイ
ンバータ６２を構成する、電流供給能力の高いＰチャネ
ルＭＯＳトランジスタにより、ノード“ａ”に接続され
たＭＯＳキャパシタ６４を充電するため、遷移は鈍くな
るが、入力信号ＩＮが“Ｌ”から“Ｈ”レベルへ遷移し
たとき程鈍くならない。また次段のインバータ６５はし
きい値が低いので動作させる迄にさほど時間を要さな
い。インバータ６５の出力端にもＭＯＳキャパシタ６７
が接続されているが、インバータ６５を構成する、電流
供給能力の高いＮチャネルＭＯＳトランジスタで電荷を
放電するので、入力信号ＩＮが“Ｌ”レベルから“Ｈ”
レベルへ遷移した時ほど鈍くはならない。

【０００８】以上により、入力信号ＩＮが“Ｈ”レベル
から“Ｌ”レベルへの遷移時には、出力信号ＯＵＴは若
干遅れるものの、入力信号ＩＮが“Ｌ”レベルから
“Ｈ”レベルへの遷移時の出力信号ＯＵＴの方を極端に
遅らせることが可能となる。

【０００９】次に従来の遅延回路の第２の例の構成を図
１０に示し、その動作を図１１（ａ）、（ｂ）に示す。
この従来の遅延回路７０は、入力信号ＩＮを受けるしき
い値の低いインバータ７２と、ゲートがインバータ７２
の出力端（ノード“ｂ”）に接続されてソースおよびド
レインが駆動電源ＶDDに接続されたＰチャネルＭＯＳト
ランジスタからなるＭＯＳキャパシタ７４と、入力端が
インバータ７２の出力端に接続されて出力端から出力信
号ＯＵＴが出力されるしきい値の低いインバータ７５
と、ゲートがインバータ７５の出力端に接続されてソー
スおよびドレインが接地されたＮチャネルＭＯＳトラン
ジスタからなるＭＯＳキャパシタ７７とを備えている。

【００１０】この第２の従来の遅延回路７０は図８に示
す第１の従来の遅延回路６０と異なり、入力信号ＩＮの
“Ｈ”レベルから“Ｌ”レベルの遷移に対し、その出力
信号ＯＵＴに極端な遅延をもたらす構成となっている
（図１１（ａ）、（ｂ）参照）。

【００１１】

【発明が解決しようとする課題】このような従来の遅延
回路においては、ＭＯＳキャパシタを使用し、信号波形
を鈍らせることで次段の動作を遅らせる構成となってい
るので、本来遅らせたくない信号例えば従来の第１の遅
延回路６０では入力信号ＩＮを“Ｈ”レベルから“Ｌ”
レベルに遷移する信号が遅れてしまうという問題が生じ
る。このため遅延回路をアドレスデコーダに用いた場合
には、マージンが少ないという問題が生じる。

【００１２】また、ＭＯＳキャパシタを使用して波形を
鈍らせているので、この鈍った信号を受けて動作する次
段のインバータ（例えば、インバータ６５またはインバ
ータ７５）は中間電位の入力時間が長く、電源からＧＮ
Ｄへの貫通電流が大きい。更にＭＯＳキャパシタ自身の
充放電電流もあるため全体として消費電力が大きいとい
う問題がある。

【００１３】また、遅延時間を大きくするためにはＭＯ
Ｓキャパシタを大きくする必要があり、高集積化するに
は問題がある。

【００１４】本発明は上記事情を考慮してなされたもの
であって、入力信号の一方の遷移に対してはこの遷移を
可及的に早く伝達させて他方の遷移に対しては上記遷移
を可及的に遅く伝達させることが可能であるとともに、
消費電力が可及的に少なくかつ高集積化が可能な遅延回
路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明により遅延回路の
第１の態様は、入力信号を受ける、第１のＰチャネルＭ
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタからなる第１のインバータと、ゲートが前記第１
のインバータの入力端に接続され、ドレインが前記第１
のインバータの出力端に接続され、ソースが接地された
第２のＮチャネルＭＯＳトランジスタと、入力端が各々
前記第１のインバータの出力端に接続された第２および
第３のインバータと、ゲートが前記第２のインバータの
出力端に接続され、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタのソースに接続され、ソースが接地さ
れた第３のＮチャネルＭＯＳトランジスタと、を備え、
前記第１のＰチャネルＭＯＳトランジスタのソースは駆
動電源に接続され、前記第３のインバータの出力端から
出力信号が出力されることを特徴とする。

【００１６】なお、前記第２のＮチャネルＭＯＳトラン
ジスタは、前記第１および第３のＮチャネルＭＯＳトラ
ンジスタならびに前記第１のＰチャネルＭＯＳトランジ
スタに比べてＯＮ電流が小さく、前記第３のインバータ
のしきい値は中間レベルよりも低いように構成すること
が好ましい。

【００１７】また、本発明による遅延回路の第２の態様
は、入力信号を受ける、第１のＰチャネルＭＯＳトラン
ジスタおよび第１のＮチャネルＭＯＳトランジスタから
なる第１のインバータと、ゲートが前記第１のインバー
タの入力端に接続され、ドレインが前記第１のインバー
タの出力端に接続され、ソースが駆動電源に接続された
第２のＰチャネルＭＯＳトランジスタと、入力端が各々
前記第１のインバータの出力端に接続された第２および
第３のインバータと、ゲートが前記第２のインバータの
出力端に接続され、ソースが前記駆動電源に接続され、
ドレインが前記第１のＰチャネルＭＯＳトランジスタの
ソースに接続された第３のＰチャネルＭＯＳトランジス
タと、を備え、前記第１のＮチャネルＭＯＳトランジス
タは接地され、前記第３のインバータの出力端から出力
信号が出力されることを特徴とする。

【００１８】なお、前記第２のＰチャネルＭＯＳトラン
ジスタは、前記第２および第３のＰチャネルＭＯＳトラ
ンジスタならびに前記第１のＮチャネルＭＯＳトランジ
スタに比べてＯＮ電流が小さく、前記第３のインバータ
のしきい値は中間レベルよりも高いように構成すること
が好ましい。

【００１９】また、上記遅延回路を用いてアドレスデコ
ード回路を構成しても良い。

【００２０】

【発明の実施の形態】以下、説明を参照して本発明の実
施の形態を説明する。

【００２１】本発明による遅延回路の第１の実施の形態
の構成を図１に示し、その動作波形図を２（ａ）、
（ｂ）に示す。

【００２２】この第１の実施の形態の遅延回路１は、Ｐ
チャネルＭＯＳトランジスタ２ａおよびＮチャネルＭＯ
Ｓトランジスタ２ｂからなるインバータ２と、Ｎチャネ
ルＭＯＳトランジスタ４，７と、インバータ６，８と、
を備えている。

【００２３】インバータ２は入力端に入力信号ＩＮを受
け、トランジスタ２ａのソースが電源Ｖ_DDに接続されて
いる。トランジスタ４はドレインがインバータ２の出力
端に接続され、ゲートがインバータ２の入力端に接続さ
れ、ソースが接地されている。インバータ６，８は各々
入力端がインバータ２の出力端に接続されている。トラ
ンジスタ７はドレインがインバータ２のトランジスタ２
ｂのソースに接続され、ゲートがインバータ６の入力端
に接続され、ソースが接地されている。そしてインバー
タ８の出力端から出力信号ＯＵＴが出力される。なお、
トランジスタ２ａ，２ｂ，７はＯＮ電流が比較的大き
く、トランジスタ４はＯＮ電流が比較的小さい構成とな
っており、インバータ８のしきい値は中間レベルより低
い構成となっている。

【００２４】この実施の形態において、入力信号ＩＮが
“Ｌ”レベルから“Ｈ”レベルに遷移すると、トランジ
スタ２ａがＯＦＦし始め、トランジスタ２ｂ，４がＯＮ
し始める。遷移当初トランジスタ７のゲート入力はまだ
“Ｌ”レベルであるから、トランジスタ２ｂ，７の系で
はノード“ｈ”の電荷を放電することはなく、ＯＮ電流
の小さいトランジスタ４で、ゆっくりとノード“ｈ”の
電荷を放出する（図２（ｂ）参照）。このノード“ｈ”
の電荷がインバータ６のしきい値を超えて初めてノード
“ｉ”にトランジスタ７をＯＮさせる電荷が伝わる。ト
ランジスタ７がＯＮすると急速にノード“ｈ”の電荷を
放出する（図２（ｂ）参照）。そして次段のインバータ
８のしきい値が低く設定されているため、ノード“ｈ”
の電位が上記しきい値まで下がるのを待ってインバータ
８の出力端を充電するので遅くなる（図２（ｂ）参
照）。なお、この実施の形態では、図８に示す従来の遅
延回路６０と異なり、出力端にＭＯＳキャパシタが接続
されていないため、出力信号ＯＵＴの動作波形は鈍るこ
となく、次段への中間電位の入力時間を短くすることが
でき、貫通電流を防ぐことができる。

【００２５】一方、この実施の形態において、入力信号
ＩＮが“Ｈ”レベルから“Ｌ”レベルへと遷移するとき
は、トランジスタ２ａがＯＮし始め、トランジスタ２
ｂ，４がＯＦＦし始める。これによりノード“ｈ”がト
ランジスタ２ａのＯＮ電流により充電され、直にしきい
値の低いインバータ８によって出力ＯＵＴを放電する。
ノード“ｉ”にはトランジスタ７をＯＦＦさせる電荷が
遅く伝わるが、このトランジスタ７に直列接続されてい
るトランジスタ２ｂがＯＦＦしていることにより余分な
貫通電流が流れるのを防ぐことができる。また上述の場
合と同様に、従来の遅延回路と異なり、出力端にＭＯＳ
キャパシタが接続されていないため、出力信号ＯＵＴの
動作波形は鈍ることなく、次段への中間電位の入力時間
を短くすることができ、貫通電流が余分に流れるのを防
ぐことができる。

【００２６】以上、説明したように、本実施の形態によ
れば、入力信号ＩＮの一方の遷移に対しては図２（ａ）
に示すように可及的に早く伝達し、他方の遷移に対して
は、図２（ｂ）に示すように可及的に遅く伝達すること
が可能となる。

【００２７】また、この実施の形態の遅延回路１の占有
面積は約９００μｍ²であるのに対して、図８に示す従
来の遅延回路６０の占有面積は約２５００μｍ²であ
り、従来の約３６％の大きさとなる。これにより高集積
化が可能となる。

【００２８】また、例えば図８に示す従来の遅延回路６
０では製造上のバラツキによりインバータ６２を構成す
るＮチャネルＭＯＳトランジスタの電流供給能力が小さ
い場合には、ノード“ａ”の遷移波形の傾きはＭＯＳキ
ャパシタの容量が大きいため更に鈍り、設定した遅延時
間に対して大きな差を生じる。しかし、本実施の形態に
遅延回路１においては、ＭＯＳキャパシタは付加されて
おらず、またトランジスタ４がＯＮすることで遷移波形
の傾きを鈍くしトランジスタ７がＯＮすることで遷移波
形の傾きを鈍くしてから、遅延時間を決定しているの
で、製造プロセスのバラツキに対しても安定した遅延時
間を得ることができる。

【００２９】次に本発明による遅延回路の第２の実施の
形態の構成を図３に示し、その動作波形図を図４
（ａ）、（ｂ）に示す。

【００３０】この第２の実施の形態の遅延回路２０は、
ＰチャネルＭＯＳトランジスタ２２ａおよびＮチャネル
ＭＯＳトランジスタ２２ｂからなるインバータ２２と、
ＰチャネルＭＯＳトランジスタ２４，２７と、インバー
タ２６，２８とを備えている。

【００３１】インバータ２２は入力端に入力信号ＩＮを
受け、トランジスタ２ｂのソースが接続されている。ト
ランジスタ２４は、ドレインがインバータ２２の出力端
に接続され、ゲートがインバータ２２の入力端に接続さ
れ、ソースが電流Ｖ_DDに接続されている。インバータ２
６，２８は各々入力端がインバータ２２の出力端に接続
されている。トランジスタ２７は、ドレインがインバー
タ２のトランジスタ２２ａのソースに接続され、ゲート
がインバータ２６の入力端に接続され、ソースが電源Ｖ
_DDに接続されている。そしてインバータ２８の出力端か
ら出力信号ＯＵＴが出力される。なお、トランジスタ２
２ａ，２２ｂ，２７はＯＮ電流が比較的大きく、トラン
ジスタ２４はＯＮ電流が比較的小さい構成となってお
り、インバータ２８のしきい値は中間レベルより高い構
成となっている。

【００３２】この第２の実施の形態の遅延回路２０は図
４（ａ）、（ｂ）から分かるように入力信号ＩＮの
“Ｈ”レベルから“Ｌ”レベルへの遷移に対してはその
遷移の伝達を可及的に遅らせ、“Ｌ”レベルから“Ｈ”
レベルへの遷移に対しては、その遷移の伝達を可及的に
早くする構成となっている。

【００３３】この第２の実施の形態も第１の実施の形態
と同様の効果を奏することは云うまでもない。この第２
の実施の形態も第１の実施の形態とほぼ同じ占有面積と
なり高集積化が可能となる。

【００３４】次に本発明による遅延回路を低電力ＳＲＡ
Ｍのアドレスデコード回路に用いた例を図５に示す。こ
の図５に示すアドレスデコード回路は、ＮＡＮＤゲート
３１，４１と、しきい値が中間レベルより低いインバー
タ３２，４２と、遅延回路１ ₁，１₂と、しきい値が中
間レベルより高いインバータ３４，４４と、しきい値が
中間レベルより低いインバータ３５，４５と、を備えて
いる。

【００３５】ＮＡＮＤゲート３１には入力アドレス信号
ＸＯの反転信号／ＸＯと、入力アドレス信号Ｘ１の反転
信号／Ｘ１が入力される。インバータ３２はＮＡＮＤゲ
ート３１の出力を反転する。このインバータ３２の出力
は遅延回路１₁に送出される。この遅延回路１₁は図１
に示した第１の実施の形態の遅延回路１と同一の構成と
なっている。この遅延回路１₁の出力はインバータ３４
に送られ、反転される。そしてインバータ３４の出力は
インバータ３５に送られ、このインバータから選択信号
ＸＯ１０が出力される。

【００３６】またＮＡＮＤゲート４１には入力アドレス
信号ＸＯと、入力アドレス信号Ｘ１の反転信号／Ｘ１が
入力される。このＮＡＮＤゲート４１の出力はインバー
タ４２を介して遅延回路１₂に送られる。この遅延回路
１₂は第１の実施の形態の遅延回路１と同じ構成となっ
ている。この遅延回路１₂の出力はインバータ４４に送
られ、反転される。そしてこのインバータ４４の出力は
インバータ４５に送られ、このインバータから選択信号
ＸＯ１１が出力される。

【００３７】したがって、入力アドレス信号ＸＯおよび
その反転信号により出力ＸＯ１０、ＸＯ１１のうちの一
方は“Ｈ”レベルでアドレス選択系、他方が“Ｌ”レベ
ルでアドレス非選択系となるように構成されている。

【００３８】この図５に示すアドレスデコード回路の作
用効果を説明するために、図５に示すデコード回路の遅
延回路１₁，１₂を、図８に示す遅延回路６０と同じ構
成の遅延回路６０₁，６０₂に各々置換えた従来のアド
レスデコード回路を図６に示す。そして入力アドレス信
号ＸＯが“Ｈ”レベルから“Ｌ”レベルへ遷移したとき
の、従来のアドレスデコード回路の動作波形図を図７
（ａ）に示し、図５に示すアドレスデコード回路の動作
波形図を図７（ｂ）に示し、これらの動作波形図を同一
の図面上で重合させたグラフを図７（ｃ）に示す。な
お、この図７（ａ）、（ｂ）、（ｃ）においては、選択
系の信号ＸＯ１０（“Ｌ”レベルから“Ｈ”レベルへ遷
移する信号）に出力されるタイミングが等しくなるよう
に遅延回路のディメンションを調節してある。

【００３９】一般にアドレスデコード回路は、データ破
壊防止のためにアドレス信号遷移前に選択していた番地
（例えばＸＯ１１）を、新しい番地が確保される前に十
分なマージンを持って非選択（“Ｌ”レベル）とするこ
とが目的であるが、マージンを確保することは、新しい
番地（例えばＸＯ１０）の選択（“Ｈ”レベル）が遅
れ、アクセスタイムを悪化させることになる。そこで、
入力アドレス信号ＸＯ（／ＸＯ）が遷移してから、入力
アドレス信号の遷移前に選択していた番地（ＸＯ１１）
をなるべく速く非選択化することが望ましい。

【００４０】図７（ａ）、（ｂ）、（ｃ）に示すよう
に、アクセスタイムを同一にした場合（信号ＸＯ１０の
出力タイミングを等しくした場合）、図６に示す従来の
アドレスデコード回路では、ＭＯＳキャパシタで波形を
鈍らせているために非選択の系（ＸＯ１１）が図５に示
す本発明の遅延回路を用いたアドレスデコード回路に比
べて遅らせられる。このため、本発明の遅延回路を用い
たアドレスデコード回路の方が、非選択から選択への遷
移の時間マージンがあり、データ破壊の可能性が低く、
信頼性に勝っている。このことは逆にデータ破壊に対す
る信頼性を同一、すなわち、上記時間マージンを同一と
したとき、図５に示す本発明の遅延回路を用いたアドレ
スデコード回路の選択系信号ＸＯ１０が図６に示す従来
のアドレスデコード回路に比べて、速く出力することが
可能なことを意味しており、これによりアクセスタイム
の向上を図ることができる。

【００４１】また、図５に示すアドレスデコード回路に
おいては、インバータの貫通電流を抑え、ＭＯＳキャパ
シタの充放電電流も無いことから、デコード時の消費電
力も抑えることができる。

【００４２】また、使用している遅延回路の占有面積が
小さいことから、従来のアドレスデコード回路に比べて
チップにおける占有面積を小さくすることが可能とな
り、高集積化できる。

【００４３】

【発明の効果】以上述べたように、本発明によれば、入
力信号の一方の遷移に対してはこの遷移を可及的に早く
伝達させて他方の遷移に対してはこの遷移を可及的に遅
く伝達させることが可能であるとともに、消費電力が可
及的に少なく、かつ高集積化が可能となる。

【図面の簡単な説明】

【図１】本発明による遅延回路の第１の実施の形態の構
成を示す回路図。

【図２】第１の実施の形態の動作波形図。

【図３】本発明による遅延回路の第２の実施の形態の構
成を示す回路図。

【図４】第２の実施の形態の動作波形図。

【図５】第１の実施の形態の遅延回路を用いたアドレス
デコード回路の構成を示す回路図。

【図６】従来の遅延回路を用いたアドレスデコード回路
の構成を示す回路図。

【図７】図５および図６に示すアドレスデコード回路の
動作波形図。

【図８】従来の遅延回路の第１の例の回路図。

【図９】従来の第１の例の遅延回路の動作波形図。

【図１０】従来の遅延回路の第２の例の回路図。

【図１１】従来の第２の例の遅延回路の動作波形図。

【符号の説明】

１遅延回路２インバータ２ａＰチャネルＭＯＳトランジスタ２ｂＮチャネルＭＯＳトランジスタ４ＮチャネルＭＯＳトランジスタ６インバータ７ＮチャネルＭＯＳトランジスタ８インバータ２０遅延回路２２インバータ２２ａＰチャネルＭＯＳトランジスタ２２ｂＮチャネルＭＯＳトランジスタ２４ＰチャネルＭＯＳトランジスタ２６インバータ２７ＰチャネルＭＯＳトランジスタ２８インバータ

Claims

【特許請求の範囲】

【請求項１】入力信号を受ける、第１のＰチャネルＭＯ
Ｓトランジスタおよび第１のＮチャネルＭＯＳトランジ
スタからなる第１のインバータと、ゲートが前記第１のインバータの入力端に接続され、ド
レインが前記第１のインバータの出力端に接続され、ソ
ースが接地された第２のＮチャネルＭＯＳトランジスタ
と、入力端が各々前記第１のインバータの出力端に接続され
た第２および第３のインバータと、ゲートが前記第２のインバータの出力端に接続され、ド
レインが前記第１のＮチャネルＭＯＳトランジスタのソ
ースに接続され、ソースが接地された第３のＮチャネル
ＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのソ
ースは駆動電源に接続され、前記第３のインバータの出
力端から出力信号が出力されることを特徴とする遅延回
路。
【請求項２】前記第２のＮチャネルＭＯＳトランジスタ
は、前記第１および第３のＮチャネルＭＯＳトランジス
タならびに前記第１のＰチャネルＭＯＳトランジスタに
比べてＯＮ電流が小さく、前記第３のインバータのしき
い値は中間レベルよりも低いことを特徴とする請求項１
記載の遅延回路。
【請求項３】入力信号を受ける、第１のＰチャネルＭＯ
Ｓトランジスタおよび第１のＮチャネルＭＯＳトランジ
スタからなる第１のインバータと、ゲートが前記第１のインバータの入力端に接続され、ド
レインが前記第１のインバータの出力端に接続され、ソ
ースが駆動電源に接続された第２のＰチャネルＭＯＳト
ランジスタと、入力端が各々前記第１のインバータの出力端に接続され
た第２および第３のインバータと、ゲートが前記第２のインバータの出力端に接続され、ソ
ースが前記駆動電源に接続され、ドレインが前記第１の
ＰチャネルＭＯＳトランジスタのソースに接続された第
３のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＮチャネルＭＯＳトランジスタは接
地され、前記第３のインバータの出力端から出力信号が
出力されることを特徴とする遅延回路。
【請求項４】前記第２のＰチャネルＭＯＳトランジスタ
は、前記第２および第３のＰチャネルＭＯＳトランジス
タならびに前記第１のＮチャネルＭＯＳトランジスタに
比べてＯＮ電流が小さく、前記第３のインバータのしき
い値は中間レベルよりも高いことを特徴とする請求項３
記載の遅延回路。
【請求項５】請求項１乃至４のいずれかに記載の遅延回
路をアドレス信号の遷移の伝達に用いたことを特徴とす
るアドレスデコード回路。