JPH0963261A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0963261A JPH0963261A JP7208947A JP20894795A JPH0963261A JP H0963261 A JPH0963261 A JP H0963261A JP 7208947 A JP7208947 A JP 7208947A JP 20894795 A JP20894795 A JP 20894795A JP H0963261 A JPH0963261 A JP H0963261A
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Abstract
(57)【要約】
【課題】 主ワード線とアドレス線とから副ワード線を
選択する分割デコーダを、ＮＭＯＳトランジスタで構成
し、主ワード線の逆相信号を用いることなく、またアド
レス線の負荷を小とする。 【解決手段】 副ワード線ＳＷをドライブするドライブ
トランジスタ２のゲートに、伝達ゲートトランジスタ１
を介して主ワード線ＭＷを接続する。トランジスタ２の
ドレインにアドレス線ＲＡを接続し、ＳＷをリセットす
るリセットトランジスタ３をＲＡの逆相信号線でゲート
駆動する。そして、ＭＷとＳＷとの間にフローティング
防止トランジスタ４を設け、ＲＡにてゲート駆動する。
選択する分割デコーダを、ＮＭＯＳトランジスタで構成
し、主ワード線の逆相信号を用いることなく、またアド
レス線の負荷を小とする。 【解決手段】 副ワード線ＳＷをドライブするドライブ
トランジスタ２のゲートに、伝達ゲートトランジスタ１
を介して主ワード線ＭＷを接続する。トランジスタ２の
ドレインにアドレス線ＲＡを接続し、ＳＷをリセットす
るリセットトランジスタ３をＲＡの逆相信号線でゲート
駆動する。そして、ＭＷとＳＷとの間にフローティング
防止トランジスタ４を設け、ＲＡにてゲート駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＤＲＡＭ（ダイナミックＲＡＭ）においてワー
ド線を主ワード線と副ワード線とに分割して主ワード線
を主デコーダ回路で、また副ワード線を分割デコーダ回
路にて夫々駆動するようにした半導体記憶装置に関する
ものである。
し、特にＤＲＡＭ（ダイナミックＲＡＭ）においてワー
ド線を主ワード線と副ワード線とに分割して主ワード線
を主デコーダ回路で、また副ワード線を分割デコーダ回
路にて夫々駆動するようにした半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】ＤＲＡＭの大容量化に伴って、図６に示
される様に、ワード線を主ワード線１２・１，１２・２
と副ワード線１３・１〜１３・１６とに分割して階層化
した型式の半導体記憶装置が提案されている。
される様に、ワード線を主ワード線１２・１，１２・２
と副ワード線１３・１〜１３・１６とに分割して階層化
した型式の半導体記憶装置が提案されている。
【０００３】主ワード線１２・１，１２・２は主Ｘデコ
ーダ１４・１，１４・２の出力により夫々駆動されてお
り、副ワード線１３・１〜１３・１６は分割デコーダ１
５・１〜１５・１６の出力により夫々駆動されている。
ーダ１４・１，１４・２の出力により夫々駆動されてお
り、副ワード線１３・１〜１３・１６は分割デコーダ１
５・１〜１５・１６の出力により夫々駆動されている。
【０００４】主Ｘデコーダ１４・１は行アドレス線１０
・１，１０・３，１０・４の各アドレス信号をデコード
して主ワード線１２・１を駆動し、主Ｘデコーダ１４・
２は行アドレス線１０・２，１０・３，１０・４の各ア
ドレス信号をデコードして主ワード線１２・２を駆動す
る。
・１，１０・３，１０・４の各アドレス信号をデコード
して主ワード線１２・１を駆動し、主Ｘデコーダ１４・
２は行アドレス線１０・２，１０・３，１０・４の各ア
ドレス信号をデコードして主ワード線１２・２を駆動す
る。
【０００５】分割デコーダ１５・１は主ワード線１２・
１と残余の行アドレス線１１・１の一部の各信号をデコ
ードして副ワード線１３・１を駆動する。分割デコーダ
１５・２は主ワード線１２・１と残余の行アドレス線１
１・２の一部の各信号をデコードして副ワード線１３・
２を駆動する。
１と残余の行アドレス線１１・１の一部の各信号をデコ
ードして副ワード線１３・１を駆動する。分割デコーダ
１５・２は主ワード線１２・１と残余の行アドレス線１
１・２の一部の各信号をデコードして副ワード線１３・
２を駆動する。
【０００６】他の分割デコーダ１５・３〜１５・１６に
ついても、同様に図示する如く、主ワード線と残余の行
アドレス線の一部の各信号をデコードすることにより、
対応副ワード線を駆動するものである。
ついても、同様に図示する如く、主ワード線と残余の行
アドレス線の一部の各信号をデコードすることにより、
対応副ワード線を駆動するものである。
【０００７】分割デコーダ１５・１〜１５・１６の各回
路形式の例としては３種が提案されており、図７，図９
及び図１１に夫々の回路例を示している。
路形式の例としては３種が提案されており、図７，図９
及び図１１に夫々の回路例を示している。
【０００８】先ず、図７の回路は、１９９２年の「Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩｃｉｒｃｕｉｔｓ Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ，ｐｐ．１２２−１２３」に開示されたものであり、
３つのＮＭＯＳトランジスタ５１〜５３からなってい
る。
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩｃｉｒｃｕｉｔｓ Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ，ｐｐ．１２２−１２３」に開示されたものであり、
３つのＮＭＯＳトランジスタ５１〜５３からなってい
る。
【０００９】トランジスタ５１は副ワード線ＳＷを選択
状態の電位にドライブするためのドライブ用トランジス
タであり、トランジスタ５２は副ワード線ＳＷを非選択
状態の電位（アース電位）にリセットするためのリセッ
ト用トランジスタであり、トランジスタ５３はドライブ
用トランジスタ５１のゲートに対して主ワード線ＭＷの
電位を伝達するための伝達ゲート用トランジスタであ
る。
状態の電位にドライブするためのドライブ用トランジス
タであり、トランジスタ５２は副ワード線ＳＷを非選択
状態の電位（アース電位）にリセットするためのリセッ
ト用トランジスタであり、トランジスタ５３はドライブ
用トランジスタ５１のゲートに対して主ワード線ＭＷの
電位を伝達するための伝達ゲート用トランジスタであ
る。
【００１０】このトランジスタ５３のゲートにはこのト
ランジスタ５３を常時オンするに充分な固定電位ＶB が
印加されており、トランジスタ５１のドレインにはアド
レス信号ＲＡが供給されている。またトランジスタ５２
のゲートにはメインアドレス線ＭＷの逆相電位が印加さ
れている。そして、トランジスタ５１のソートとトラン
ジスタ５２のドレインとの共通接続点により副ワード線
ＳＷが駆動される。
ランジスタ５３を常時オンするに充分な固定電位ＶB が
印加されており、トランジスタ５１のドレインにはアド
レス信号ＲＡが供給されている。またトランジスタ５２
のゲートにはメインアドレス線ＭＷの逆相電位が印加さ
れている。そして、トランジスタ５１のソートとトラン
ジスタ５２のドレインとの共通接続点により副ワード線
ＳＷが駆動される。
【００１１】図８は図７の回路の各部信号波形例を示し
ており、副ワード線ＳＷを選択状態とする場合には、先
ず主ワード線ＭＷの電位をＨ（ハイレベル；電源レベル
ＶB）とし、同時にその逆相の電位（図８には、反転Ｍ
Ｗとして示しており、そのＨレベルはＶCCでありＶCC＜
ＶB である）をＬ（ローレベル；アースレベル）とす
る。しかる後に、アドレス信号ＲＡをＨとすることで、
副ワード線ＳＷはＨとなり選択状態になる。
ており、副ワード線ＳＷを選択状態とする場合には、先
ず主ワード線ＭＷの電位をＨ（ハイレベル；電源レベル
ＶB）とし、同時にその逆相の電位（図８には、反転Ｍ
Ｗとして示しており、そのＨレベルはＶCCでありＶCC＜
ＶB である）をＬ（ローレベル；アースレベル）とす
る。しかる後に、アドレス信号ＲＡをＨとすることで、
副ワード線ＳＷはＨとなり選択状態になる。
【００１２】尚、トランジスタ５１のゲートＮ２の電位
は伝達ゲートトランジスタ５３の作用によりＶB レベル
よりも持ち上げられて（ブーストされ）、従って、トラ
ンジスタ５１のソース電位すなわち副ワード線ＳＷの電
位は充分にＨになるようになっている。
は伝達ゲートトランジスタ５３の作用によりＶB レベル
よりも持ち上げられて（ブーストされ）、従って、トラ
ンジスタ５１のソース電位すなわち副ワード線ＳＷの電
位は充分にＨになるようになっている。
【００１３】副ワード線ＳＷを非選択状態とするには、
主ワード線ＭＷの電位をＬとしてその逆相信号をＨとす
ることによりなされる。
主ワード線ＭＷの電位をＬとしてその逆相信号をＨとす
ることによりなされる。
【００１４】図９の回路は、１９９２年のＥｕｒｏｐｅ
ａｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅにおける“Ａ ３３−ｎｓ ６４−
ＭｂＤＲＡＭ ｗｉｔｈ Ｍａｓｔｅｒ Ｗｏｒｄｌｉ
ｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ”に開示のものであ
り、２つのＮＭＯＳトランジスタ５５，５６と１つのＰ
ＭＯＳトランジスタ５４からなる。
ａｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅにおける“Ａ ３３−ｎｓ ６４−
ＭｂＤＲＡＭ ｗｉｔｈ Ｍａｓｔｅｒ Ｗｏｒｄｌｉ
ｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ”に開示のものであ
り、２つのＮＭＯＳトランジスタ５５，５６と１つのＰ
ＭＯＳトランジスタ５４からなる。
【００１５】トランジスタ５４は副ワード線ＳＷを選択
状態にドライブするためのドライブ用トランジスタであ
り、トランジスタ５６は副ワード線ＳＷを非選択状態に
リセットするためのリセット用トランジスタであり、ト
ランジスタ５５は副ワード線ＳＷのフローティングを防
止するフローティング防止用トランジスタである。
状態にドライブするためのドライブ用トランジスタであ
り、トランジスタ５６は副ワード線ＳＷを非選択状態に
リセットするためのリセット用トランジスタであり、ト
ランジスタ５５は副ワード線ＳＷのフローティングを防
止するフローティング防止用トランジスタである。
【００１６】トランジスタ５４のゲートには主ワード線
ＭＷの電位が直接供給され、トランジスタ５４のソース
にはアドレス信号ＲＡが供給されている。トランジスタ
５５のゲートには主ワード線ＭＷの電位が供給され、ト
ランジスタ５６のゲートにはアドレス信号ＲＡの逆相信
号（反転ＲＡ）が供給されている。そして、トランジス
タ５４〜５６の共通ドレインに副ワード線ＳＷが接続さ
れている。
ＭＷの電位が直接供給され、トランジスタ５４のソース
にはアドレス信号ＲＡが供給されている。トランジスタ
５５のゲートには主ワード線ＭＷの電位が供給され、ト
ランジスタ５６のゲートにはアドレス信号ＲＡの逆相信
号（反転ＲＡ）が供給されている。そして、トランジス
タ５４〜５６の共通ドレインに副ワード線ＳＷが接続さ
れている。
【００１７】図１０は図９の回路の各部，信号の波形例
を示しており、副ワード線ＳＷを選択状態とする場合
は、先ずアドレス信号ＲＡをＨにし、同時にその逆相信
号（反転ＲＡ）をＬとすると共に、主ワード線ＭＷの電
位をＬとする。
を示しており、副ワード線ＳＷを選択状態とする場合
は、先ずアドレス信号ＲＡをＨにし、同時にその逆相信
号（反転ＲＡ）をＬとすると共に、主ワード線ＭＷの電
位をＬとする。
【００１８】副ワード線ＳＷを非選択状態にするには、
アドレス信号ＲＡをＬ，その逆相信号をＨとする。ま
た、副ワード線をＬ（非選択状態）に維持するときに
は、主ワード線ＭＷをＨとしておくことで、トランジス
タ５５により副ワード線ＳＷのＬ状態が維持されフロー
ティング防止が可能となる。
アドレス信号ＲＡをＬ，その逆相信号をＨとする。ま
た、副ワード線をＬ（非選択状態）に維持するときに
は、主ワード線ＭＷをＨとしておくことで、トランジス
タ５５により副ワード線ＳＷのＬ状態が維持されフロー
ティング防止が可能となる。
【００１９】図１１の回路は、１９９５年のＩＳＳＣＣ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ，ｐｐ．２５０−２５１，Ｆｅｂ．１９９５，“Ａ
１５９ＭＨｚ ８−Ｂａｎｋｓ ２５６Ｍ Ｓｙｎｃ
ｈｒｏｎｏｕｓ ＤＲＡＭｗｉｔｈ Ｗａｖｅ Ｐｉｐ
ｌｉｎｇ Ｍｅｔｈｏｄｓ”に開示のものであり、３つ
のＮＭＯＳトランジスタ５７〜５９からなる。
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ，ｐｐ．２５０−２５１，Ｆｅｂ．１９９５，“Ａ
１５９ＭＨｚ ８−Ｂａｎｋｓ ２５６Ｍ Ｓｙｎｃ
ｈｒｏｎｏｕｓ ＤＲＡＭｗｉｔｈ Ｗａｖｅ Ｐｉｐ
ｌｉｎｇ Ｍｅｔｈｏｄｓ”に開示のものであり、３つ
のＮＭＯＳトランジスタ５７〜５９からなる。
【００２０】トランジスタ５７は副ワード線ＳＷを選択
状態にドライブするものであり、トランジスタ５９はト
ランジスタ５７のゲートへアドレス信号ＲＡを伝達する
ものであり、トランジスタ５８は副ワード線ＳＷを非選
択状態にリセットするものである。
状態にドライブするものであり、トランジスタ５９はト
ランジスタ５７のゲートへアドレス信号ＲＡを伝達する
ものであり、トランジスタ５８は副ワード線ＳＷを非選
択状態にリセットするものである。
【００２１】トランジスタ５７のドレインには主ワード
線ＭＷが接続されており、トランジスタ５８のゲートに
はアドレス信号ＲＡの逆相信号が印加されている。トラ
ンジスタ５９のゲートには、このトランジスタが常時オ
ンするに充分な電位ＶB が印加されており、そのドレイ
ンにはアドレス信号ＲＡが印加されている。トランジス
タ５７のソースとトランジスタ５８のドレインとの共通
接続点により副ワード線ＳＷが駆動される。
線ＭＷが接続されており、トランジスタ５８のゲートに
はアドレス信号ＲＡの逆相信号が印加されている。トラ
ンジスタ５９のゲートには、このトランジスタが常時オ
ンするに充分な電位ＶB が印加されており、そのドレイ
ンにはアドレス信号ＲＡが印加されている。トランジス
タ５７のソースとトランジスタ５８のドレインとの共通
接続点により副ワード線ＳＷが駆動される。
【００２２】図１２は図１１の回路の各部動作波形例を
示しており、副ワード線ＳＷを選択状態とするには、先
ず主ワード線ＭＷをＨとし、次にアドレス信号ＲＡをＨ
とすると同時にその逆相信号をＬとする。
示しており、副ワード線ＳＷを選択状態とするには、先
ず主ワード線ＭＷをＨとし、次にアドレス信号ＲＡをＨ
とすると同時にその逆相信号をＬとする。
【００２３】副ワード線ＳＷを非選択状態にするには、
アドレス信号ＲＡをＬとし、その逆相信号をＨとする。
また、副ワード線ＳＷを非選択状態に維持しておくに
は、アドレス信号ＲＡをＬ，その逆相信号をＨとするこ
とで可能である。
アドレス信号ＲＡをＬとし、その逆相信号をＨとする。
また、副ワード線ＳＷを非選択状態に維持しておくに
は、アドレス信号ＲＡをＬ，その逆相信号をＨとするこ
とで可能である。
【００２４】尚、副ワード線ＳＷの選択時、トランジス
タ５７のゲートＮ３の電位は伝達ゲートトランジスタ５
９の作用によりＶB レベルよりも持ち上げられ（ブース
トされ）、従って、トランジスタ５７のソース電位すな
わち副ワード線ＳＷの電位は充分Ｈになるようになって
いる。
タ５７のゲートＮ３の電位は伝達ゲートトランジスタ５
９の作用によりＶB レベルよりも持ち上げられ（ブース
トされ）、従って、トランジスタ５７のソース電位すな
わち副ワード線ＳＷの電位は充分Ｈになるようになって
いる。
【００２５】
【発明が解決しようとする課題】図７に示した分割デコ
ーダにおいては、主ワード線ＭＷの電位と逆相関係にあ
る信号（反転ＭＷ）を用いており、従って、これ等主ワ
ード線ＭＷとその逆相信号線との間の微小リーク電流や
ショートによる短絡電流等の不良電流を救済できないと
いう欠点がある。
ーダにおいては、主ワード線ＭＷの電位と逆相関係にあ
る信号（反転ＭＷ）を用いており、従って、これ等主ワ
ード線ＭＷとその逆相信号線との間の微小リーク電流や
ショートによる短絡電流等の不良電流を救済できないと
いう欠点がある。
【００２６】図９の回路では、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタとを用いるＣＭＯＳ構成であ
るために、半導体基板上におけるＰウェルとＮウェルと
の分離のためのＰＮ分離領域が必要となり、ＩＣ化時に
おけるチップ面積の増大を招く欠点がある。
とＮ型ＭＯＳトランジスタとを用いるＣＭＯＳ構成であ
るために、半導体基板上におけるＰウェルとＮウェルと
の分離のためのＰＮ分離領域が必要となり、ＩＣ化時に
おけるチップ面積の増大を招く欠点がある。
【００２７】図１１の回路では、アドレス信号ＲＡがト
ランジスタ５７のゲートへ入力される構成であるので、
アドレス信号ＲＡの負荷容量が大となり、それだけアド
レス信号ＲＡの駆動回路を大きくすることが必要とな
り、これまたチップ面積の増大を招くことになる。
ランジスタ５７のゲートへ入力される構成であるので、
アドレス信号ＲＡの負荷容量が大となり、それだけアド
レス信号ＲＡの駆動回路を大きくすることが必要とな
り、これまたチップ面積の増大を招くことになる。
【００２８】本発明の目的は、全て同一導電型のトラン
ジスタ素子で構成でき、アドレス信号をトランジスタ素
子のドレインへ入力できるようにして、回路全体のＩＣ
化時のチップ面積の増大を抑止可能とした半導体記憶装
置を提供することである。
ジスタ素子で構成でき、アドレス信号をトランジスタ素
子のドレインへ入力できるようにして、回路全体のＩＣ
化時のチップ面積の増大を抑止可能とした半導体記憶装
置を提供することである。
【００２９】本発明の他の目的は、主ワード線の信号の
逆相の信号を用いることがない半導体記憶装置を提供す
ることである。
逆相の信号を用いることがない半導体記憶装置を提供す
ることである。
【００３０】
【課題を解決するための手段】本発明によれば、行アド
レス信号の一部をデコードする主デコーダ回路と、この
主デコーダ回路の出力により駆動される主ワード線と、
前記アドレス信号の残余の信号と前記主ワード線の信号
とをデコードする分割デコーダ回路と、この分割デコー
ダ回路の出力により駆動される副ワード線と含む半導体
記憶装置であって、前記分割デコーダ回路は、前記副ワ
ード線を選択状態の電位にドライブすべくドレインに前
記アドレス信号の残余の信号が供給され、ソースに前記
副ワード線が接続されたドライブ用トランジスタ素子
と、このドライブ用トランジスタ素子のゲートに対して
前記主ワード線の電位を伝達するための伝達ゲート用ト
ランジスタ素子と、前記副ワード線を非選択状態の電位
にリセットすべくドレインに前記副ワード線が接続さ
れ、ソースにリセット電位が供給され、またゲートに前
記アドレス信号の残余の信号の逆相信号が供給されたリ
セット用トランジスタ素子と、前記副ワード線のフロー
ティング状態を防止すべくトレインに前記主ワード線の
電位が供給され、ソースに前記副ワード線が接続され、
またゲートに前記アドレス信号の残余の信号が供給され
たフローティング防止用トランジスタ素子と、を有する
ことを特徴とする半導体記憶装置が得られる。
レス信号の一部をデコードする主デコーダ回路と、この
主デコーダ回路の出力により駆動される主ワード線と、
前記アドレス信号の残余の信号と前記主ワード線の信号
とをデコードする分割デコーダ回路と、この分割デコー
ダ回路の出力により駆動される副ワード線と含む半導体
記憶装置であって、前記分割デコーダ回路は、前記副ワ
ード線を選択状態の電位にドライブすべくドレインに前
記アドレス信号の残余の信号が供給され、ソースに前記
副ワード線が接続されたドライブ用トランジスタ素子
と、このドライブ用トランジスタ素子のゲートに対して
前記主ワード線の電位を伝達するための伝達ゲート用ト
ランジスタ素子と、前記副ワード線を非選択状態の電位
にリセットすべくドレインに前記副ワード線が接続さ
れ、ソースにリセット電位が供給され、またゲートに前
記アドレス信号の残余の信号の逆相信号が供給されたリ
セット用トランジスタ素子と、前記副ワード線のフロー
ティング状態を防止すべくトレインに前記主ワード線の
電位が供給され、ソースに前記副ワード線が接続され、
またゲートに前記アドレス信号の残余の信号が供給され
たフローティング防止用トランジスタ素子と、を有する
ことを特徴とする半導体記憶装置が得られる。
【００３１】
【発明の実施の形態】本発明の作用は次の如くである。
副ワード線を選択状態にするには、主ワード線の電位を
Ｈとしてドライブ用トランジスタのゲートを駆動し、こ
のドライブ用トランジスタのドレインのアドレス信号を
Ｈとして、ソースの副ワード線をＨにドライブする。副
ワード線を非選択状態にリセットするには、アドレス信
号をＨ，その逆相信号をＬとしてリセット用トランジス
タ及びドライブ用トランジスタの両者で副ワード線をリ
セット電位とする。
副ワード線を選択状態にするには、主ワード線の電位を
Ｈとしてドライブ用トランジスタのゲートを駆動し、こ
のドライブ用トランジスタのドレインのアドレス信号を
Ｈとして、ソースの副ワード線をＨにドライブする。副
ワード線を非選択状態にリセットするには、アドレス信
号をＨ，その逆相信号をＬとしてリセット用トランジス
タ及びドライブ用トランジスタの両者で副ワード線をリ
セット電位とする。
【００３２】副ワード線をリセット電位に維持するに
は、主ワード線の電位もアドレス信号もＬとし、アドレ
ス信号の逆相信号をＨとすることで可能である。そし
て、主ワード線の電位がＬでかつアドレス信号がＨの時
には、フローティング防止用のトランジスタを設けてお
きこのトランジスタをオンさせて副ワード線のフローテ
ィングを抑え、リセット状態を維持する。
は、主ワード線の電位もアドレス信号もＬとし、アドレ
ス信号の逆相信号をＨとすることで可能である。そし
て、主ワード線の電位がＬでかつアドレス信号がＨの時
には、フローティング防止用のトランジスタを設けてお
きこのトランジスタをオンさせて副ワード線のフローテ
ィングを抑え、リセット状態を維持する。
【００３３】以下、図面を用いて本発明の実施例につい
て説明する。
て説明する。
【００３４】図１は本発明の実施例の回路図である。図
１において、４つのＮＭＯＳトランジスタ１〜４からな
っており、トランジスタ２は副ワード線ＳＷの選択時の
ドライブ用トランジスタであり、トランジスタ１はトラ
ンジスタ２のゲートへの主ワード線ＭＷの電位を供給制
御する伝達ゲート用トランジスタである。
１において、４つのＮＭＯＳトランジスタ１〜４からな
っており、トランジスタ２は副ワード線ＳＷの選択時の
ドライブ用トランジスタであり、トランジスタ１はトラ
ンジスタ２のゲートへの主ワード線ＭＷの電位を供給制
御する伝達ゲート用トランジスタである。
【００３５】また、トランジスタ３は副ワード線ＳＷの
非選択時のリセット用トランジスタであり、トランジス
タ４は副ワード線ＳＷの非選択時のフローティング防止
用トランジスタである。
非選択時のリセット用トランジスタであり、トランジス
タ４は副ワード線ＳＷの非選択時のフローティング防止
用トランジスタである。
【００３６】トランジスタ１のドレインには主ワード線
ＭＷが接続され、そのゲートにはこのトランジスタを常
時オンせしめるに充分な固定電圧ＶB が印加されてお
り、そのソースはトランジスタ２のゲート入力となって
いる。
ＭＷが接続され、そのゲートにはこのトランジスタを常
時オンせしめるに充分な固定電圧ＶB が印加されてお
り、そのソースはトランジスタ２のゲート入力となって
いる。
【００３７】トランジスタ２のドレインにはアドレス信
号ＲＡが供給されており、そのソースに副ワード線が接
続されている。トランジスタ３のゲートにはアドレス信
号ＲＡの逆相信号（反転ＲＡ）が印加され、ソースは接
地されている。そして、トランジスタ３のドレインに副
ワード線ＳＷが接続されている。
号ＲＡが供給されており、そのソースに副ワード線が接
続されている。トランジスタ３のゲートにはアドレス信
号ＲＡの逆相信号（反転ＲＡ）が印加され、ソースは接
地されている。そして、トランジスタ３のドレインに副
ワード線ＳＷが接続されている。
【００３８】トランジスタ４のドレインには主ワード線
ＭＷが接続されており、そのゲートにはアドレス信号Ｒ
Ａが印加され、ソースに副ワード線ＳＷが接続されてい
る。
ＭＷが接続されており、そのゲートにはアドレス信号Ｒ
Ａが印加され、ソースに副ワード線ＳＷが接続されてい
る。
【００３９】図２は図１の回路の各部信号波形例を示す
図である。副ワード線ＳＷを選択するには、先ず主ワー
ド線ＭＷの電位をＨとしてトランジスタ２のゲート（ノ
ードＮ１）へトランジスタ１を介して伝達する。しかる
後に、アドレス信号ＲＡをＨ，その逆相信号をＬとする
ことにより、トランジスタ２によって副ワード線ＳＷを
Ｈにドライブする。
図である。副ワード線ＳＷを選択するには、先ず主ワー
ド線ＭＷの電位をＨとしてトランジスタ２のゲート（ノ
ードＮ１）へトランジスタ１を介して伝達する。しかる
後に、アドレス信号ＲＡをＨ，その逆相信号をＬとする
ことにより、トランジスタ２によって副ワード線ＳＷを
Ｈにドライブする。
【００４０】この場合、ドライブトランジスタ２のゲー
トであるノードＮ１は、伝達ゲートトランジスタ１の作
用によりＶB レベルよりも持ち上げられ（ブーストさ
れ）、従ってトランジスタ２のソース電位すなわち副ワ
ード線ＳＷの電位は充分にＨ（ＶB レベル）になる。
トであるノードＮ１は、伝達ゲートトランジスタ１の作
用によりＶB レベルよりも持ち上げられ（ブーストさ
れ）、従ってトランジスタ２のソース電位すなわち副ワ
ード線ＳＷの電位は充分にＨ（ＶB レベル）になる。
【００４１】副ワード線ＳＷを非選択状態にリセットす
る時には、アドレス信号ＲＡをＬ，その逆相信号をＨと
することにより、リセットトランジスタ３がオンとなり
副ワード線ＳＷの電位はアース電位にリセットされる。
る時には、アドレス信号ＲＡをＬ，その逆相信号をＨと
することにより、リセットトランジスタ３がオンとなり
副ワード線ＳＷの電位はアース電位にリセットされる。
【００４２】次に、この副ワード線ＳＷをＬ（リセット
状態）に維持するには、主ワード線ＭＷの電圧をＨ，ア
ドレス信号ＲＡをＬ，その逆相信号をＨとすると、トラ
ンジスタ２，トランジスタ３が共にオンとなって、副ワ
ード線ＳＷはトランジスタ３を介してＬレベルのアドレ
ス信号ＲＡに接続されるために、リセット状態に維持さ
れるのである。
状態）に維持するには、主ワード線ＭＷの電圧をＨ，ア
ドレス信号ＲＡをＬ，その逆相信号をＨとすると、トラ
ンジスタ２，トランジスタ３が共にオンとなって、副ワ
ード線ＳＷはトランジスタ３を介してＬレベルのアドレ
ス信号ＲＡに接続されるために、リセット状態に維持さ
れるのである。
【００４３】主ワード線ＭＷがＬで，アドレス信号ＲＡ
がＬ，その逆相信号がＨであれば、トランジスタ３がオ
ンとなり、副ワード線ＳＷはトランジスタ３を介してア
ース電位となってＬレベルに保持される。
がＬ，その逆相信号がＨであれば、トランジスタ３がオ
ンとなり、副ワード線ＳＷはトランジスタ３を介してア
ース電位となってＬレベルに保持される。
【００４４】主ワード線ＭＷがＬで、アドレス信号ＲＡ
がＨ，その逆相信号がＬであれば、トランジスタ４がオ
ンとなり、副ワード線ＳＷはトランジスタ４を介してＬ
レベルの主ワード線ＭＷと接続されるので、Ｌレベルに
維持される。
がＨ，その逆相信号がＬであれば、トランジスタ４がオ
ンとなり、副ワード線ＳＷはトランジスタ４を介してＬ
レベルの主ワード線ＭＷと接続されるので、Ｌレベルに
維持される。
【００４５】図３は主ワード線ＭＷ，アドレス信号Ｒ
Ａ，副ワード線ＳＷの論理レベルの関係を示しており、
また各場合における副ワード線ＳＷのプルアップ／ダウ
ンの状態及びその経路（図１の一点鎖線矢印ａ〜ｃ）を
まとめて示したものである。
Ａ，副ワード線ＳＷの論理レベルの関係を示しており、
また各場合における副ワード線ＳＷのプルアップ／ダウ
ンの状態及びその経路（図１の一点鎖線矢印ａ〜ｃ）を
まとめて示したものである。
【００４６】この回路では、全て同一導電型のＭＯＳト
ランジスタを用い、また主ワード線ＭＷの逆相信号を用
いる必要がなく、更にどの様な条件の時でも、副ワード
線ＳＷはフローティング状態になることはない。
ランジスタを用い、また主ワード線ＭＷの逆相信号を用
いる必要がなく、更にどの様な条件の時でも、副ワード
線ＳＷはフローティング状態になることはない。
【００４７】図４は本発明の他の実施例を示す図であ
り、図１と同等部分は同一符号により示されている。図
１と異なる部分についてのみ述べると、伝達ゲートトラ
ンジスタ１のゲートに加えた電圧を固定のＶB の代り
に、アドレス信号ＲＡの逆相信号（反転ＲＡ）としたも
のであり、他は図１の回路と同一である。
り、図１と同等部分は同一符号により示されている。図
１と異なる部分についてのみ述べると、伝達ゲートトラ
ンジスタ１のゲートに加えた電圧を固定のＶB の代り
に、アドレス信号ＲＡの逆相信号（反転ＲＡ）としたも
のであり、他は図１の回路と同一である。
【００４８】図５は図４の回路の各部動作波形例を示す
図である。副ワード線ＳＷを選択する時、先ず主ワード
線ＭＷの電位をＨにし、次にアドレス信号ＲＡをＨとす
ることにより、ドライブトランジスタ２のゲート電位
（Ｎ１の電位）をブーストする。この時、同時にアドレ
ス信号の逆相信号がＬとなるので、トランジスタ１がオ
フとなり、よってトランジスタ２のゲート電位がブース
トされたレベルから降下しなくなり、効率が良い。ま
た、トランジスタ１のゲートへの電源供給ライン（図１
のＶB ライン）が不要となり、ＩＣ化に適する。
図である。副ワード線ＳＷを選択する時、先ず主ワード
線ＭＷの電位をＨにし、次にアドレス信号ＲＡをＨとす
ることにより、ドライブトランジスタ２のゲート電位
（Ｎ１の電位）をブーストする。この時、同時にアドレ
ス信号の逆相信号がＬとなるので、トランジスタ１がオ
フとなり、よってトランジスタ２のゲート電位がブース
トされたレベルから降下しなくなり、効率が良い。ま
た、トランジスタ１のゲートへの電源供給ライン（図１
のＶB ライン）が不要となり、ＩＣ化に適する。
【００４９】他の動作は図１のそれと同一であるが、ア
ドレス信号の逆相信号のＨレベルは、図１の回路ではト
ランジスタ３をオンさせるのに充分な電圧レベルで良い
ために、図２に示す如くＶB ＞ＶCCなるＶCCレベルで良
いが、図４の回路では図５に示す如く、伝達ゲートトラ
ンジスタ１を充分オンさせて、トランジスタ２のゲート
のブーストを効果的にするために、アドレス信号の逆相
信号のＨレベルもＶBとしている。
ドレス信号の逆相信号のＨレベルは、図１の回路ではト
ランジスタ３をオンさせるのに充分な電圧レベルで良い
ために、図２に示す如くＶB ＞ＶCCなるＶCCレベルで良
いが、図４の回路では図５に示す如く、伝達ゲートトラ
ンジスタ１を充分オンさせて、トランジスタ２のゲート
のブーストを効果的にするために、アドレス信号の逆相
信号のＨレベルもＶBとしている。
【００５０】
【発明の効果】叙上の如く、本発明によれば、分割デコ
ーダを全て同一導電型のＭＯＳトランジスタで構成し、
主ワード線の逆相信号を用いないようにし、かつアドレ
ス信号をトランジスタのドレインへ入力できるように
し、更に、主ワード線と副ワード線との間にフローティ
ング防止用トランジスタを設けたので、占有面積が小さ
く、アドレス信号の負荷が小さく、主ワード線間の電源
リークがなく、更に副ワード線のフローティングがない
という効果がある。
ーダを全て同一導電型のＭＯＳトランジスタで構成し、
主ワード線の逆相信号を用いないようにし、かつアドレ
ス信号をトランジスタのドレインへ入力できるように
し、更に、主ワード線と副ワード線との間にフローティ
ング防止用トランジスタを設けたので、占有面積が小さ
く、アドレス信号の負荷が小さく、主ワード線間の電源
リークがなく、更に副ワード線のフローティングがない
という効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の各部信号の波形例を示す図であ
る。
る。
【図３】図１の回路の入出力関係を示す論理表である。
【図４】本発明の他の実施例の回路図である。
【図５】図４の回路の各部信号波形を示す図である。
【図６】ワード線階層化型のＤＲＡＭの概略ブロック図
である。
である。
【図７】分割デコーダの従来の一例を示す回路図であ
る。
る。
【図８】図７の回路の各部信号波形例を示す図である。
【図９】分割デコーダの従来の他の例を示す回路図であ
る。
る。
【図１０】図９の回路の各部信号波形例を示す図であ
る。
る。
【図１１】分割デコーダの従来の別の例を示す回路図で
ある。
ある。
【図１２】図１１の回路の各部信号波形例を示す図であ
る。
る。
１ 伝達ゲート用トランジスタ ２ ドライブ用トランジスタ ３ リセット用トランジスタ ４ フローティング防止用トランジスタ ＲＡ アドレス信号 ＭＷ 主ワード線 ＳＷ 副ワード線
Claims (5)
- 【請求項１】 行アドレス信号の一部をデコードする主
デコーダ回路と、この主デコーダ回路の出力により駆動
される主ワード線と、前記アドレス信号の残余の信号と
前記主ワード線の信号とをデコードする分割デコーダ回
路と、この分割デコーダ回路の出力により駆動される副
ワード線と含む半導体記憶装置であって、 前記分割デコーダ回路は、 前記副ワード線を選択状態の電位にドライブすべくドレ
インに前記アドレス信号の残余の信号が供給され、ソー
スに前記副ワード線が接続されたドライブ用トランジス
タ素子と、 このドライブ用トランジスタ素子のゲートに対して前記
主ワード線の電位を伝達するための伝達ゲート用トラン
ジスタ素子と、 前記副ワード線を非選択状態の電位にリセットすべくド
レインに前記副ワード線が接続され、ソースにリセット
電位が供給され、またゲートに前記アドレス信号の残余
の信号の逆相信号が供給されたリセット用トランジスタ
素子と、 前記副ワード線のフローティング状態を防止すべくトレ
インに前記主ワード線の電位が供給され、ソースに前記
副ワード線が接続され、またゲートに前記アドレス信号
の残余の信号が供給されたフローティング防止用トラン
ジスタ素子と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記伝達ゲート用トランジスタ素子のゲ
ートには、このトランジスタを常時オン状態とするに十
分な固定電位が供給されていることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 前記伝達ゲート用トランジスタ素子のゲ
ートには、前記アドレス信号の残余の信号の逆相信号が
供給されていることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項４】 前記ドライブ用トランジスタ素子、前記
伝達ゲート用トランジスタ素子、前記リセット用トラン
ジスタ素子及び前記フローティング防止用トランジスタ
素子は全て同一導電型のトランジスタ素子であることを
特徴とする請求項１〜３いずれか記載の半導体記憶装
置。 - 【請求項５】 前記トランジスタ素子の全てはＮ型ＭＯ
Ｓトランジスタ素子であり、前記副ワード線の選択開始
時には、前記主ワード線の電位がハイレベルに遷移後に
前記アドレス信号の残余の信号がハイレベルに遷移する
よう構成されていることを特徴とする請求項４記載の半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208947A JP2800730B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
| TW085108943A TW409258B (en) | 1995-08-17 | 1996-07-23 | Semiconductor memory device including divisional decoder circuit composed of NMOS transistors |
| DE69616908T DE69616908T2 (de) | 1995-08-17 | 1996-08-02 | Halbleiterspeicheranordnung mit segmentierter Dekodierschaltung mit NMOS-Transistoren |
| US08/691,591 US5652731A (en) | 1995-08-17 | 1996-08-02 | Semiconductor memory device including divisional decoder circuit composed of NMOS transistors |
| EP96112536A EP0759618B1 (en) | 1995-08-17 | 1996-08-02 | Semiconductor memory device including divisional decoder circuit composed of nmos transistors |
| KR1019960033540A KR100194572B1 (ko) | 1995-08-17 | 1996-08-13 | Nmos 트랜지스터들로 구성된 분할 디코더 회로를 포함하는 반도 체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208947A JP2800730B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963261A true JPH0963261A (ja) | 1997-03-07 |
| JP2800730B2 JP2800730B2 (ja) | 1998-09-21 |
Family
ID=16564784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208947A Expired - Lifetime JP2800730B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5652731A (ja) |
| EP (1) | EP0759618B1 (ja) |
| JP (1) | JP2800730B2 (ja) |
| KR (1) | KR100194572B1 (ja) |
| DE (1) | DE69616908T2 (ja) |
| TW (1) | TW409258B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313620A (ja) * | 2006-06-22 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の駆動方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200724B1 (ko) * | 1996-08-21 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 서브 워드라인 드라이버 |
| JP2000149564A (ja) | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6026047A (en) * | 1998-11-03 | 2000-02-15 | Samsung Electronics Co., Ltd. | Integrated circuit memory device with hierarchical work line structure |
| JP3376301B2 (ja) * | 1998-12-04 | 2003-02-10 | 株式会社東芝 | 半導体記憶装置 |
| JP2000243086A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10007176A1 (de) * | 2000-02-17 | 2001-08-30 | Infineon Technologies Ag | Dekodiervorrichtung |
| TW521226B (en) * | 2000-03-27 | 2003-02-21 | Semiconductor Energy Lab | Electro-optical device |
| US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| KR930002574B1 (ko) * | 1990-03-09 | 1993-04-03 | 금성일렉트론 주식회사 | 워드라인 구동회로 |
| JP3024687B2 (ja) * | 1990-06-05 | 2000-03-21 | 三菱電機株式会社 | 半導体記憶装置 |
| US5121358A (en) * | 1990-09-26 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset controlled latched row line repeaters |
| US5875148A (en) * | 1993-01-29 | 1999-02-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
| JP2785717B2 (ja) * | 1994-09-30 | 1998-08-13 | 日本電気株式会社 | 半導体記憶装置 |
| JP3781793B2 (ja) * | 1995-01-10 | 2006-05-31 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
-
1995
- 1995-08-17 JP JP7208947A patent/JP2800730B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-23 TW TW085108943A patent/TW409258B/zh not_active IP Right Cessation
- 1996-08-02 US US08/691,591 patent/US5652731A/en not_active Expired - Lifetime
- 1996-08-02 EP EP96112536A patent/EP0759618B1/en not_active Expired - Lifetime
- 1996-08-02 DE DE69616908T patent/DE69616908T2/de not_active Expired - Lifetime
- 1996-08-13 KR KR1019960033540A patent/KR100194572B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313620A (ja) * | 2006-06-22 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5652731A (en) | 1997-07-29 |
| EP0759618A2 (en) | 1997-02-26 |
| KR100194572B1 (ko) | 1999-06-15 |
| DE69616908T2 (de) | 2002-08-29 |
| EP0759618A3 (en) | 1998-06-24 |
| KR970012756A (ko) | 1997-03-29 |
| DE69616908D1 (de) | 2001-12-20 |
| TW409258B (en) | 2000-10-21 |
| JP2800730B2 (ja) | 1998-09-21 |
| EP0759618B1 (en) | 2001-11-14 |
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