JPH10335610A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10335610A JPH10335610A JP10145300A JP14530098A JPH10335610A JP H10335610 A JPH10335610 A JP H10335610A JP 10145300 A JP10145300 A JP 10145300A JP 14530098 A JP14530098 A JP 14530098A JP H10335610 A JPH10335610 A JP H10335610A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低い電源電圧で高速動作が可能なＳＯＩＤＲ
ＡＭ装置のワードライン駆動回路を提供する。 【解決手段】 メインワードラインとサブワードライン
が階層的なワードライン構造を持ち、メモリセルのセル
アレイと、メインワードラインのうち、１つを選択する
ための選択信号を発生するワードライン選択回路と、ア
ドレス信号をデコーディングしてサブワードラインを駆
動するための駆動信号を発生する駆動信号発生回路と、
メインワードラインに関連されたサブワードラインのう
ち、１つを駆動信号に駆動するためのサブワードライン
駆動回路を含む。駆動回路は、サブワードラインを接地
させるプルダウントランジスタと、駆動信号をサブワー
ドラインに伝達するプルアップトランジスタと、選択信
号をプルアップトランジスタのゲートに伝達するための
伝達トランジスタと、駆動信号の電圧レベルにプルアッ
プトランジスタのボディー電圧を昇圧させるためのボデ
ィーブースタトランジスタを含む。
ＡＭ装置のワードライン駆動回路を提供する。 【解決手段】 メインワードラインとサブワードライン
が階層的なワードライン構造を持ち、メモリセルのセル
アレイと、メインワードラインのうち、１つを選択する
ための選択信号を発生するワードライン選択回路と、ア
ドレス信号をデコーディングしてサブワードラインを駆
動するための駆動信号を発生する駆動信号発生回路と、
メインワードラインに関連されたサブワードラインのう
ち、１つを駆動信号に駆動するためのサブワードライン
駆動回路を含む。駆動回路は、サブワードラインを接地
させるプルダウントランジスタと、駆動信号をサブワー
ドラインに伝達するプルアップトランジスタと、選択信
号をプルアップトランジスタのゲートに伝達するための
伝達トランジスタと、駆動信号の電圧レベルにプルアッ
プトランジスタのボディー電圧を昇圧させるためのボデ
ィーブースタトランジスタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、より詳しくはＳＯＩ基板上に形成さ
れるランダムアクセスメモリ装置のワードライン駆動回
路に関するものである。
関するものであり、より詳しくはＳＯＩ基板上に形成さ
れるランダムアクセスメモリ装置のワードライン駆動回
路に関するものである。
【０００２】
【従来の技術】高集積化されることによって、低い電源
電圧下で、半導体ダイナミックランダムアクセスメモリ
装置（semiconductor dynamic random access memory d
evice）における高速動作の具現がより求められてい
る。特に、ＤＲＡＭセルの読出動作で、アドレス信号に
よってアドレシングされたメモリセルの電荷伝達トラン
ジスタ（charge transfer transistor）を活性化させる
ためのワードライン駆動回路（word line driving ciuc
uit）における駆動能力（driving capability）は、Ｄ
ＲＡＭの速度性能を向上させるために重要な要因とな
る。従来技術によるワードライン駆動回路を示す回路図
を図１に示す。図２は、従来技術によるワードライン駆
動回路の動作時のタイミング図を示すものである。
電圧下で、半導体ダイナミックランダムアクセスメモリ
装置（semiconductor dynamic random access memory d
evice）における高速動作の具現がより求められてい
る。特に、ＤＲＡＭセルの読出動作で、アドレス信号に
よってアドレシングされたメモリセルの電荷伝達トラン
ジスタ（charge transfer transistor）を活性化させる
ためのワードライン駆動回路（word line driving ciuc
uit）における駆動能力（driving capability）は、Ｄ
ＲＡＭの速度性能を向上させるために重要な要因とな
る。従来技術によるワードライン駆動回路を示す回路図
を図１に示す。図２は、従来技術によるワードライン駆
動回路の動作時のタイミング図を示すものである。
【０００３】図１を参照すると、従来技術によるバルク
（bulk）ＤＲＡＭ装置のワードライン駆動回路３は、ア
ドレス信号によってアドレシングされるサブワードライ
ンに対して接続されるメモリセル（memory cell）ＭＣ
の電荷伝達トランジスタＴｒを活性化させるためのもの
である。即ち、ワードライン駆動回路３は、アドレス信
号Ａｉを受け取ったメインワードラインデコーダ（main
word line decoder）１からの選択信号ΦＳに応答し
て、アドレス信号Ａｊを受け取ったドライバデコーダ
（driver decoder）２から駆動信号ΦＸｉをサブワード
ラインに供給する。
（bulk）ＤＲＡＭ装置のワードライン駆動回路３は、ア
ドレス信号によってアドレシングされるサブワードライ
ンに対して接続されるメモリセル（memory cell）ＭＣ
の電荷伝達トランジスタＴｒを活性化させるためのもの
である。即ち、ワードライン駆動回路３は、アドレス信
号Ａｉを受け取ったメインワードラインデコーダ（main
word line decoder）１からの選択信号ΦＳに応答し
て、アドレス信号Ａｊを受け取ったドライバデコーダ
（driver decoder）２から駆動信号ΦＸｉをサブワード
ラインに供給する。
【０００４】図１に示したように、バルクＤＲＡＭのワ
ードライン駆動回路３は、４つのＮＭＯＳトランジスタ
Ｍ１、Ｍ２、Ｍ３、そしてＭ４を含む。ＮＭＯＳトラン
ジスタＭ１は、電源電圧Ｖｃｃが印加されるゲート電極
と、メインワードラインデコーダ１、即ち接続点Ｎ１に
接続されるドレーン電極と、接続点Ｎ２に結合されるソ
ース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート
電極をメインワードラインデコーダ１からメインワード
ラインＭＷＬに対して供給される選択信号ΦＳの電圧レ
ベルにチャージする。メインワードラインデコーダ１に
よって１つのワードラインが選択される、即ち選択信号
ΦＳの電圧レベルが接地電圧レベルから電源電圧レベル
に上昇されると、ＮＭＯＳトランジスタＭ２のゲート電
極にチャージされる電圧レベルはＶｃｃ−Ｖｔｈ１にな
る。なお、前記の記号Ｖｔｈ１は、ＮＭＯＳトランジス
タＭ１のスレショルド電圧（threshold voltage ）を意
味する。
ードライン駆動回路３は、４つのＮＭＯＳトランジスタ
Ｍ１、Ｍ２、Ｍ３、そしてＭ４を含む。ＮＭＯＳトラン
ジスタＭ１は、電源電圧Ｖｃｃが印加されるゲート電極
と、メインワードラインデコーダ１、即ち接続点Ｎ１に
接続されるドレーン電極と、接続点Ｎ２に結合されるソ
ース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート
電極をメインワードラインデコーダ１からメインワード
ラインＭＷＬに対して供給される選択信号ΦＳの電圧レ
ベルにチャージする。メインワードラインデコーダ１に
よって１つのワードラインが選択される、即ち選択信号
ΦＳの電圧レベルが接地電圧レベルから電源電圧レベル
に上昇されると、ＮＭＯＳトランジスタＭ２のゲート電
極にチャージされる電圧レベルはＶｃｃ−Ｖｔｈ１にな
る。なお、前記の記号Ｖｔｈ１は、ＮＭＯＳトランジス
タＭ１のスレショルド電圧（threshold voltage ）を意
味する。
【０００５】ＮＭＯＳトランジスタＭ２は、駆動信号Φ
Ｘｉが印加されるドレーン電極と、サブワードラインＳ
ＷＬ又はＮ３に接続されるソース電極と、接続点Ｎ２に
結合されるゲート電極とを有し、トランジスタＭ１を介
して伝達される電圧Ｖｃｃ−Ｖｔｈ１に応答してサブワ
ードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャ
ージする。即ち、図２に示したように、トランジスタＭ
２のゲート電極に対して電圧Ｖｃｃ−Ｖｔｈ１がチャー
ジされた後、駆動信号ΦＸｉが印加されると、トランジ
スタＭ２のゲート電圧は、駆動信号ΦＸｉの電圧レベル
によってセルフブースティングされ電圧{Ｖｃｃ−Ｖｔ
ｈ１＋ａ・ＶΦXi}に昇圧される。なお、前記ａは、セ
ルフブースティング比（self-boosting ratio）を示す
ものである。従って、駆動信号ΦＸｉの電圧レベルがサ
ブワードラインＳＷＬに対して伝達され、電荷伝達トラ
ンジスタＴｒが活性化され、そして電荷貯蔵キャパシタ
ＣとビットラインＢＬの間に電荷共有（charge shrin
g）が発生するにことによって、データ記入又は読出が
実行される。
Ｘｉが印加されるドレーン電極と、サブワードラインＳ
ＷＬ又はＮ３に接続されるソース電極と、接続点Ｎ２に
結合されるゲート電極とを有し、トランジスタＭ１を介
して伝達される電圧Ｖｃｃ−Ｖｔｈ１に応答してサブワ
ードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャ
ージする。即ち、図２に示したように、トランジスタＭ
２のゲート電極に対して電圧Ｖｃｃ−Ｖｔｈ１がチャー
ジされた後、駆動信号ΦＸｉが印加されると、トランジ
スタＭ２のゲート電圧は、駆動信号ΦＸｉの電圧レベル
によってセルフブースティングされ電圧{Ｖｃｃ−Ｖｔ
ｈ１＋ａ・ＶΦXi}に昇圧される。なお、前記ａは、セ
ルフブースティング比（self-boosting ratio）を示す
ものである。従って、駆動信号ΦＸｉの電圧レベルがサ
ブワードラインＳＷＬに対して伝達され、電荷伝達トラ
ンジスタＴｒが活性化され、そして電荷貯蔵キャパシタ
ＣとビットラインＢＬの間に電荷共有（charge shrin
g）が発生するにことによって、データ記入又は読出が
実行される。
【０００６】ＮＭＯＳトランジスタＭ３は、接続点Ｎ１
とサブワードラインＳＷＬの間に形成されるソース‐ド
レーンチャンネル（source‐drainchannel）、即ち電流
通路（current path）と駆動信号ΦＸｉが印加されるゲ
ート電極とを有する。そして、ＮＭＯＳトランジスタＭ
４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加される
ゲート電極と、サブワードラインＳＷＬと接地の間に形
成される電流通路とを有し、相補信号ΦＸｉnが高レベ
ルに印加される際に、サブワードラインＳＷＬを接地さ
せる。
とサブワードラインＳＷＬの間に形成されるソース‐ド
レーンチャンネル（source‐drainchannel）、即ち電流
通路（current path）と駆動信号ΦＸｉが印加されるゲ
ート電極とを有する。そして、ＮＭＯＳトランジスタＭ
４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加される
ゲート電極と、サブワードラインＳＷＬと接地の間に形
成される電流通路とを有し、相補信号ΦＸｉnが高レベ
ルに印加される際に、サブワードラインＳＷＬを接地さ
せる。
【０００７】回路構成を持つワードライン駆動回路で、
ワードライン電圧、即ち接続点Ｎ３の電圧が昇圧される
ことにより、ＮＭＯＳトランジスタＭ２のスレショルド
電圧Ｖｔｈ２は、ボディー効果（body effect：ここ
で、ボディー効果というのはＭＯＳトランジスタのバル
ク電圧が上昇することによって、そのＭＯＳトランジス
タのスレショルド電圧が上昇する現象を称する。）を得
て図２に示したように増加する。このように、ＮＭＯＳ
トランジスタＭ２のスレショルド電圧Ｖｔｈ２が増加す
ることにより、ＮＭＯＳトランジスタＭ２の電流駆動能
力が低下してしまうことが従来の問題点である。ゆえ
に、電荷伝達トランジスタＴｒが活性化される時間は、
図２に示したように、時間Ｔｄ程度遅延してしまう。こ
のような遅延現象は、低い電源電圧で動作する半導体メ
モリ装置では、更に深刻な問題となる。
ワードライン電圧、即ち接続点Ｎ３の電圧が昇圧される
ことにより、ＮＭＯＳトランジスタＭ２のスレショルド
電圧Ｖｔｈ２は、ボディー効果（body effect：ここ
で、ボディー効果というのはＭＯＳトランジスタのバル
ク電圧が上昇することによって、そのＭＯＳトランジス
タのスレショルド電圧が上昇する現象を称する。）を得
て図２に示したように増加する。このように、ＮＭＯＳ
トランジスタＭ２のスレショルド電圧Ｖｔｈ２が増加す
ることにより、ＮＭＯＳトランジスタＭ２の電流駆動能
力が低下してしまうことが従来の問題点である。ゆえ
に、電荷伝達トランジスタＴｒが活性化される時間は、
図２に示したように、時間Ｔｄ程度遅延してしまう。こ
のような遅延現象は、低い電源電圧で動作する半導体メ
モリ装置では、更に深刻な問題となる。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、低い電源電圧で高速動作が可能なＳＯＩ（SiliconO
n Insulator)ＤＲＡＭ装置のワードライン駆動回路を提
供することにある。
は、低い電源電圧で高速動作が可能なＳＯＩ（SiliconO
n Insulator)ＤＲＡＭ装置のワードライン駆動回路を提
供することにある。
【０００９】
【課題を解決するための手段】上述のような目的を達成
するための本発明の特徴として、第１発明はメインワー
ドラインとサブワードラインが階層的なワードライン構
造を持ち、情報ビットの貯蔵のためのメモリセルのセル
アレイと、アドレス信号をデコーディングしてアレイの
メインワードラインのうち、１つを選択するための選択
信号を発生するワードライン選択手段と、アドレス信号
をデコーディングしてサブワードラインを駆動するため
の駆動信号を発生する駆動信号発生手段と、ワードライ
ン選択手段によって選択されたメインワードラインに関
連されたサブワードラインのうち、１つを駆動信号によ
り駆動するためのサブワードライン駆動手段を含み、駆
動手段は、駆動信号の相補信号に応答してサブワードラ
インを接地させるためのプルダウントランジスタと、駆
動信号をサブワードラインに伝達するためのプルアップ
トランジスタと、電源電圧に応答して選択信号をプルア
ップトランジスタのゲートに伝達するための伝達トラン
ジスタと、選択信号に応答して駆動信号の電圧レベルが
サブワードラインに充分に伝達されるように駆動信号の
電圧レベルにプルアップトランジスタのボディー電圧を
昇圧させるためのボディーブースタトランジスタを含む
ことを特徴とする。
するための本発明の特徴として、第１発明はメインワー
ドラインとサブワードラインが階層的なワードライン構
造を持ち、情報ビットの貯蔵のためのメモリセルのセル
アレイと、アドレス信号をデコーディングしてアレイの
メインワードラインのうち、１つを選択するための選択
信号を発生するワードライン選択手段と、アドレス信号
をデコーディングしてサブワードラインを駆動するため
の駆動信号を発生する駆動信号発生手段と、ワードライ
ン選択手段によって選択されたメインワードラインに関
連されたサブワードラインのうち、１つを駆動信号によ
り駆動するためのサブワードライン駆動手段を含み、駆
動手段は、駆動信号の相補信号に応答してサブワードラ
インを接地させるためのプルダウントランジスタと、駆
動信号をサブワードラインに伝達するためのプルアップ
トランジスタと、電源電圧に応答して選択信号をプルア
ップトランジスタのゲートに伝達するための伝達トラン
ジスタと、選択信号に応答して駆動信号の電圧レベルが
サブワードラインに充分に伝達されるように駆動信号の
電圧レベルにプルアップトランジスタのボディー電圧を
昇圧させるためのボディーブースタトランジスタを含む
ことを特徴とする。
【００１０】第２発明は、前記第１発明において、駆動
信号に応答して選択信号の入力端子とワードラインを接
続させるためのスイッチトランジスタを付加的に含むこ
とを特徴とする。
信号に応答して選択信号の入力端子とワードラインを接
続させるためのスイッチトランジスタを付加的に含むこ
とを特徴とする。
【００１１】第３発明は、前記第１発明において、ボデ
ィーブースタトランジスタは駆動信号が印加されるドレ
ーン電極とプルアップトランジスタのボディーに接続さ
れるソース電極及び選択信号が印加されるゲート電極を
持つｎＭＯＳＦＥＴを含むことを特徴とする。
ィーブースタトランジスタは駆動信号が印加されるドレ
ーン電極とプルアップトランジスタのボディーに接続さ
れるソース電極及び選択信号が印加されるゲート電極を
持つｎＭＯＳＦＥＴを含むことを特徴とする。
【００１２】第４発明は、前記第１発明において、選択
信号の電圧レベルは電源電圧レベルであり、駆動信号の
電圧レベルは選択信号の電圧レベルより高いことを特徴
とする。
信号の電圧レベルは電源電圧レベルであり、駆動信号の
電圧レベルは選択信号の電圧レベルより高いことを特徴
とする。
【００１３】第５発明は、ワードライン、ビットライ
ン、そして情報を貯蔵するためのメモリセルを備えてい
るセルアレイと、外部からのアドレス信号をデコーディ
ングしてアレイの行を選択するための選択信号を発生す
る手段と、選択されたワードラインを駆動するための駆
動信号を発生する手段と、選択信号によって選択される
ワードラインを駆動信号に駆動するための駆動手段を含
み、駆動手段は駆動信号の相補信号に応答してワードラ
インを接地させるためのプルダウントランジスタと、駆
動信号をワードラインに伝達するためのプルアップトラ
ンジスタと、電源電圧に応答して選択信号の電圧レベル
にプルアップトランジスタのゲートをフリーチャージす
るためのフリーチャージトランジスタと、駆動信号に応
答して選択信号の入力端子とワードラインを接続させる
ためのスイッチトランジスタと,記入および読出動作の
間に、駆動信号の電圧レベルがワードラインに充分に伝
達されるように選択信号に応答してプルアップトランジ
スタのボディー電圧を昇圧させるによってそのもののス
レショルド電圧を一定に維持させるためのブースタトラ
ンジスタを含むことを特徴とする。
ン、そして情報を貯蔵するためのメモリセルを備えてい
るセルアレイと、外部からのアドレス信号をデコーディ
ングしてアレイの行を選択するための選択信号を発生す
る手段と、選択されたワードラインを駆動するための駆
動信号を発生する手段と、選択信号によって選択される
ワードラインを駆動信号に駆動するための駆動手段を含
み、駆動手段は駆動信号の相補信号に応答してワードラ
インを接地させるためのプルダウントランジスタと、駆
動信号をワードラインに伝達するためのプルアップトラ
ンジスタと、電源電圧に応答して選択信号の電圧レベル
にプルアップトランジスタのゲートをフリーチャージす
るためのフリーチャージトランジスタと、駆動信号に応
答して選択信号の入力端子とワードラインを接続させる
ためのスイッチトランジスタと,記入および読出動作の
間に、駆動信号の電圧レベルがワードラインに充分に伝
達されるように選択信号に応答してプルアップトランジ
スタのボディー電圧を昇圧させるによってそのもののス
レショルド電圧を一定に維持させるためのブースタトラ
ンジスタを含むことを特徴とする。
【００１４】第６発明は、前記第５発明において、ボデ
ィーブースタトランジスタはプルアップトランジスタの
ボディーに接続されるソース電極と駆動信号が印加され
るドレーン電極及び選択信号が印加されるゲート電極を
持つことを特徴とする。
ィーブースタトランジスタはプルアップトランジスタの
ボディーに接続されるソース電極と駆動信号が印加され
るドレーン電極及び選択信号が印加されるゲート電極を
持つことを特徴とする。
【００１５】以上示したような回路によって、ボディー
ブースタトランジスタを介してプルアップトランジスタ
のボディー電圧を昇圧させることによりプルアップトラ
ンジスタのボディー効果によるスレショルド電圧の上昇
が抑制できる。
ブースタトランジスタを介してプルアップトランジスタ
のボディー電圧を昇圧させることによりプルアップトラ
ンジスタのボディー効果によるスレショルド電圧の上昇
が抑制できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図３
から図５基づいて詳細に説明する。
から図５基づいて詳細に説明する。
【００１７】本発明の実施の形態におけるＳＯＩ（Sili
con On Insulator）半導体ＤＲＡＭ装置のワードライン
駆動回路１０３は、図３(詳細を後述する)に示したよう
に、アドレス信号Ａｉ及びＡｊによってアドレシングさ
れサブワードラインに駆動信号ΦＸｉを伝達するための
ＮＭＯＳトランジスタＭ１０２のボディー（body）に対
して接続されるボディーブースタトランジスタＭ１０５
を提供するものである。従って、駆動信号ΦＸｉの電圧
レベルがサブワードラインに伝達されることができる程
度にＮＭＯＳトランジスタＭ１０２のゲート電圧がセル
フブースティングされると共に、ボディーブースタトラ
ンジスタＭ１０５を介してＮＭＯＳトランジスタＭ１０
２のボディー電圧が電圧Ｖｃｃ−Ｖｔｈ105に昇圧され
るため、ＮＭＯＳトランジスタＭ１０２のスレショルド
電圧が一定に維持される。その結果、ＮＭＯＳトランジ
スタＭ１０２を介して、選択されるサブワードラインに
対して駆動信号ΦＸｉを早く伝達することによって、電
荷伝達トランジスタＴｒのスイッチング速度を向上させ
ることができる。
con On Insulator）半導体ＤＲＡＭ装置のワードライン
駆動回路１０３は、図３(詳細を後述する)に示したよう
に、アドレス信号Ａｉ及びＡｊによってアドレシングさ
れサブワードラインに駆動信号ΦＸｉを伝達するための
ＮＭＯＳトランジスタＭ１０２のボディー（body）に対
して接続されるボディーブースタトランジスタＭ１０５
を提供するものである。従って、駆動信号ΦＸｉの電圧
レベルがサブワードラインに伝達されることができる程
度にＮＭＯＳトランジスタＭ１０２のゲート電圧がセル
フブースティングされると共に、ボディーブースタトラ
ンジスタＭ１０５を介してＮＭＯＳトランジスタＭ１０
２のボディー電圧が電圧Ｖｃｃ−Ｖｔｈ105に昇圧され
るため、ＮＭＯＳトランジスタＭ１０２のスレショルド
電圧が一定に維持される。その結果、ＮＭＯＳトランジ
スタＭ１０２を介して、選択されるサブワードラインに
対して駆動信号ΦＸｉを早く伝達することによって、電
荷伝達トランジスタＴｒのスイッチング速度を向上させ
ることができる。
【００１８】図３は、本発明の好ましい実施例における
ＳＯＩ半導体ＤＲＡＭ装置のワードライン駆動回路及び
これに関連された周辺回路を示す回路図である。
ＳＯＩ半導体ＤＲＡＭ装置のワードライン駆動回路及び
これに関連された周辺回路を示す回路図である。
【００１９】図３に示すように、本発明によるＳＯＩＤ
ＲＡＭ装置のワードライン駆動回路１０３は、アドレス
信号（address signals）Ａｉ及びＡｊによってアドレ
シングされるサブワードラインに関連されたメモリセル
ＭＣの電荷伝達トランジスタＴｒを活性化するため、ア
ドレス信号Ａｉを受け取ったメインワードラインデコー
ダ１０１からの選択信号ΦＳに応答してアドレス信号Ａ
ｊを受け取ったドライバデコーダ２からの駆動信号ΦＸ
ｉを、アドレシングされたサブワードラインに供給す
る。後述するように、本発明の好ましい実施例における
ワードライン駆動回路１０３は、ＳＯＩ基板上に形成さ
れる５つのＮＭＯＳトランジスタＭ１０１，Ｍ１０２，
Ｍ１０３，Ｍ１０４，そしてＭ１Ｏ５を含む。
ＲＡＭ装置のワードライン駆動回路１０３は、アドレス
信号（address signals）Ａｉ及びＡｊによってアドレ
シングされるサブワードラインに関連されたメモリセル
ＭＣの電荷伝達トランジスタＴｒを活性化するため、ア
ドレス信号Ａｉを受け取ったメインワードラインデコー
ダ１０１からの選択信号ΦＳに応答してアドレス信号Ａ
ｊを受け取ったドライバデコーダ２からの駆動信号ΦＸ
ｉを、アドレシングされたサブワードラインに供給す
る。後述するように、本発明の好ましい実施例における
ワードライン駆動回路１０３は、ＳＯＩ基板上に形成さ
れる５つのＮＭＯＳトランジスタＭ１０１，Ｍ１０２，
Ｍ１０３，Ｍ１０４，そしてＭ１Ｏ５を含む。
【００２０】ＮＭＯＳトランジスタＭ１０１は、電源電
圧Ｖｃｃが印加されるゲート電極と、メインワードライ
ンデコーダ１０１の出力接続点Ｎ１０１に接続されるド
レーン電極と、接続点Ｎ１０２に結合されるソース電極
とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメ
インワードラインデコーダ１０１から出力される選択信
号ΦＳの電圧レベルにチャージするものである。メイン
ワードラインデコーダ１０１によって１つのメインワー
ドラインが選択されると、即ち、選択信号ΦＳの電圧レ
ベルが低レベルから高レベルに上昇すると、ＮＭＯＳト
ランジスタＭ１０２のゲートにフリーチャージされる電
圧レベルはＶｃｃ−Ｖｔｈ101になる。なお、前記記号
Ｖｔｈ101は、ＮＭＯＳトランジスタＭ１０１のスレシ
ョルド電圧を示すものである。
圧Ｖｃｃが印加されるゲート電極と、メインワードライ
ンデコーダ１０１の出力接続点Ｎ１０１に接続されるド
レーン電極と、接続点Ｎ１０２に結合されるソース電極
とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメ
インワードラインデコーダ１０１から出力される選択信
号ΦＳの電圧レベルにチャージするものである。メイン
ワードラインデコーダ１０１によって１つのメインワー
ドラインが選択されると、即ち、選択信号ΦＳの電圧レ
ベルが低レベルから高レベルに上昇すると、ＮＭＯＳト
ランジスタＭ１０２のゲートにフリーチャージされる電
圧レベルはＶｃｃ−Ｖｔｈ101になる。なお、前記記号
Ｖｔｈ101は、ＮＭＯＳトランジスタＭ１０１のスレシ
ョルド電圧を示すものである。
【００２１】ＮＭＯＳトランジスタＭ１０２は、駆動信
号ΦＸｉが印加されるドレーン電極と、サブワードライ
ンＳＷＬに接続されるソース電極、即ち、接続点Ｎ１０
４と、接続点Ｎ１０２に結合されるゲート電極とを有
し、トランジスタＭ１０２のゲート電圧が電圧Ｖｃｃ−
Ｖｔｈ101にチャージされ、駆動信号ΦＸｉが印加され
る際に、サブワードラインＳＷＬを駆動信号ΦＸｉの電
圧レベルにチャージするためのものである。ＮＭＯＳト
ランジスタＭ１０３は、接続点Ｎ１０１とサブワードラ
インＳＷＬとの間に形成される電流通路と、駆動信号Φ
Ｘｉが印加されるゲート電極とを有するものである。そ
して、ＮＭＯＳトランジスタＭ１０４は、駆動信号ΦＸ
ｉの相補信号ΦＸｉnが印加されるゲート電極と、サブ
ワードラインＳＷＬと接地との間に形成される電流通路
とを有し、相補信号ΦＸｉnが高レベルに印加される際
に、サブワードラインＳＷＬを接地させるものである。
号ΦＸｉが印加されるドレーン電極と、サブワードライ
ンＳＷＬに接続されるソース電極、即ち、接続点Ｎ１０
４と、接続点Ｎ１０２に結合されるゲート電極とを有
し、トランジスタＭ１０２のゲート電圧が電圧Ｖｃｃ−
Ｖｔｈ101にチャージされ、駆動信号ΦＸｉが印加され
る際に、サブワードラインＳＷＬを駆動信号ΦＸｉの電
圧レベルにチャージするためのものである。ＮＭＯＳト
ランジスタＭ１０３は、接続点Ｎ１０１とサブワードラ
インＳＷＬとの間に形成される電流通路と、駆動信号Φ
Ｘｉが印加されるゲート電極とを有するものである。そ
して、ＮＭＯＳトランジスタＭ１０４は、駆動信号ΦＸ
ｉの相補信号ΦＸｉnが印加されるゲート電極と、サブ
ワードラインＳＷＬと接地との間に形成される電流通路
とを有し、相補信号ΦＸｉnが高レベルに印加される際
に、サブワードラインＳＷＬを接地させるものである。
【００２２】ＮＭＯＳトランジスタ（又はボディーブー
スタトランジスタ）Ｍ１０５は、駆動信号ΦＸｉが印加
されるドレーン電極と、メインワードラインデコーダ１
０１の出力段、即ち、接続点Ｎ１０１に接続されるゲー
ト電極及びＮＭＯＳトランジスタＭ１０２のボディーと
接続されるソース電極とを有する。メインワードライン
デコーダ１０１からの選択信号ΦＳが出力されることに
よってＮＭＯＳトランジスタＭ１０２のゲート電圧が電
圧ＶΦs−Ｖｔｈ101にチャージされると共に、駆動信号
ΦＸｉが印加されることによってトランジスタＭ１０２
のゲート電圧が初期チャージされた電圧レベルより高い
電圧に昇圧されて、駆動信号ΦＸｉがワードラインＷＬ
に伝達される。即ち、図１に基づいて説明したように、
トランジスタＭ１０２のゲート電圧がセルフブースティ
ングされる。これと同時に、メインワードラインデコー
ダ１０１の出力段Ｎ１０１に接続されたボディーブース
タトランジスタＭ１０５によってトランジスタＭ１０２
のソース電圧が増加するにことよって、そのトランジス
タＭ１０２のボディー電圧（body voltage）においても
電圧Ｖｃｃ−Ｖｔｈ105に昇圧される。ゆえに、トラン
ジスタＭ１０２のスレショルド電圧が増加することを抑
制することができ、そしてＮＭＯＳトランジスタＭ１０
２の電流駆動能力を向上させることができる。
スタトランジスタ）Ｍ１０５は、駆動信号ΦＸｉが印加
されるドレーン電極と、メインワードラインデコーダ１
０１の出力段、即ち、接続点Ｎ１０１に接続されるゲー
ト電極及びＮＭＯＳトランジスタＭ１０２のボディーと
接続されるソース電極とを有する。メインワードライン
デコーダ１０１からの選択信号ΦＳが出力されることに
よってＮＭＯＳトランジスタＭ１０２のゲート電圧が電
圧ＶΦs−Ｖｔｈ101にチャージされると共に、駆動信号
ΦＸｉが印加されることによってトランジスタＭ１０２
のゲート電圧が初期チャージされた電圧レベルより高い
電圧に昇圧されて、駆動信号ΦＸｉがワードラインＷＬ
に伝達される。即ち、図１に基づいて説明したように、
トランジスタＭ１０２のゲート電圧がセルフブースティ
ングされる。これと同時に、メインワードラインデコー
ダ１０１の出力段Ｎ１０１に接続されたボディーブース
タトランジスタＭ１０５によってトランジスタＭ１０２
のソース電圧が増加するにことよって、そのトランジス
タＭ１０２のボディー電圧（body voltage）においても
電圧Ｖｃｃ−Ｖｔｈ105に昇圧される。ゆえに、トラン
ジスタＭ１０２のスレショルド電圧が増加することを抑
制することができ、そしてＮＭＯＳトランジスタＭ１０
２の電流駆動能力を向上させることができる。
【００２３】図４はＳＯＩ基板上に形成された図４のト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【００２４】図４に示すように、図３の各トランジスタ
Ｍ１０１〜Ｍ１０５は、ＳＯＩ基板（silicon on insul
ator substrate）上にボディー（body：導電チャネル）
を間に介してソース領域（source region）とドレーン
領域（drain region）とが形成され、ボディー上にはゲ
ート酸化膜(図５中の斜線部)を間に介してポリシリコン
膜（ゲート電極）が形成されている。このような構造を
特徴としたＳＯＩ技術は、少ない接合キャパシタンスと
ラッチアップ問題の解消等により注目されている技術で
ある。特に、低い電源電圧で動作するＤＲＡＭの高速性
能の具現ができるため、多くのディーラムに応用されて
いる。
Ｍ１０１〜Ｍ１０５は、ＳＯＩ基板（silicon on insul
ator substrate）上にボディー（body：導電チャネル）
を間に介してソース領域（source region）とドレーン
領域（drain region）とが形成され、ボディー上にはゲ
ート酸化膜(図５中の斜線部)を間に介してポリシリコン
膜（ゲート電極）が形成されている。このような構造を
特徴としたＳＯＩ技術は、少ない接合キャパシタンスと
ラッチアップ問題の解消等により注目されている技術で
ある。特に、低い電源電圧で動作するＤＲＡＭの高速性
能の具現ができるため、多くのディーラムに応用されて
いる。
【００２５】図５は、本発明におけるワードライン電圧
時の信号の電圧レベル、及び従来のワードライン電圧が
乗圧される時間を比較するためのタイミング図を示すも
のである。この図５(および図３)により、本発明による
ワードライン駆動回路の動作について以下説明すること
ができる。
時の信号の電圧レベル、及び従来のワードライン電圧が
乗圧される時間を比較するためのタイミング図を示すも
のである。この図５(および図３)により、本発明による
ワードライン駆動回路の動作について以下説明すること
ができる。
【００２６】アドレス信号Ａｉを受け取ったメインワー
ドラインデコーダ１０１から電源電圧レベルの選択信号
ΦＳが出力されると、ＮＭＯＳトランジスタＭ１０１の
ソース、即ち、ＮＭＯＳトランジスタＭ１０２のゲート
は、図５に示したように、トランジスタＭ１０１のゲー
ト電圧（好ましい実施例の場合、電源電圧）でＮＭＯＳ
トランジスタＭ１０１のスレショルド電圧Ｖｔｈ101が
減圧されレベルＶｃｃ−Ｖｔｈ101にチャージされる。
その後、駆動信号ΦＸｉがＮＭＯＳトランジスタＭ１０
２のドレーン電極に対して印加されると、トランジスタ
Ｍ１０２のゲート電圧は、カップリングキャパシタとし
て、そのトランジスタＭ１０２のゲート酸化膜を介して
駆動信号ΦＸｉの電圧レベルＶΦXiにセルフブースティ
ングされ電圧{Ｖｃｃ−Ｖｔｈ101＋ａ・ＶΦXi}に昇圧
されて、駆動信号ΦＸｉはアドレシングされるサブワー
ドラインＳＷＬに対して伝達される。これと同時に、Ｎ
ＭＯＳトランジスタＭ１０５を介してトランジスタＭ１
０２のボディー電圧がＶｃｃ−Ｖｔｈ105に昇圧され
る。
ドラインデコーダ１０１から電源電圧レベルの選択信号
ΦＳが出力されると、ＮＭＯＳトランジスタＭ１０１の
ソース、即ち、ＮＭＯＳトランジスタＭ１０２のゲート
は、図５に示したように、トランジスタＭ１０１のゲー
ト電圧（好ましい実施例の場合、電源電圧）でＮＭＯＳ
トランジスタＭ１０１のスレショルド電圧Ｖｔｈ101が
減圧されレベルＶｃｃ−Ｖｔｈ101にチャージされる。
その後、駆動信号ΦＸｉがＮＭＯＳトランジスタＭ１０
２のドレーン電極に対して印加されると、トランジスタ
Ｍ１０２のゲート電圧は、カップリングキャパシタとし
て、そのトランジスタＭ１０２のゲート酸化膜を介して
駆動信号ΦＸｉの電圧レベルＶΦXiにセルフブースティ
ングされ電圧{Ｖｃｃ−Ｖｔｈ101＋ａ・ＶΦXi}に昇圧
されて、駆動信号ΦＸｉはアドレシングされるサブワー
ドラインＳＷＬに対して伝達される。これと同時に、Ｎ
ＭＯＳトランジスタＭ１０５を介してトランジスタＭ１
０２のボディー電圧がＶｃｃ−Ｖｔｈ105に昇圧され
る。
【００２７】従来のワードライン駆動回路の場合、ＮＭ
ＯＳトランジスタＭ１０２のソース、即ち、サブワード
ラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージ
される際、ボディー効果によってそのＮＭＯＳトランジ
スタＭ１０２のスレショルド電圧が増加し、その結果、
図５に示したように、サブワードラインＳＷＬが駆動信
号ΦＸｉの電圧レベルにチャージされる時間が、Ｔｄ程
度遅延する問題が発生した。一方、本発明におけるワー
ドライン駆動回路の場合、上述の本発明によるＮＭＯＳ
トランジスタ（ボディーブースタトランジスタ）Ｍ１０
５を介してトランジスタＭ１０２のソース電圧が昇圧さ
れる際、そのトランジスタＭ１０２のボディー電圧にお
いても昇圧されるため、図５に示したように、従来のよ
うにスレショルド電圧が増加することを防止できるよう
になった。ゆえに、選択されるメモリセルに関連された
ワードライン又はサブワードラインを所望の電圧レベル
に早くチャージすることが可能なワードライン駆動回路
を提供することができると共に、低電源電圧下で高速動
作ができるＳＯＩ（Silicon On Insulator）ＤＲＡＭ装
置の具現が可能となる。
ＯＳトランジスタＭ１０２のソース、即ち、サブワード
ラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージ
される際、ボディー効果によってそのＮＭＯＳトランジ
スタＭ１０２のスレショルド電圧が増加し、その結果、
図５に示したように、サブワードラインＳＷＬが駆動信
号ΦＸｉの電圧レベルにチャージされる時間が、Ｔｄ程
度遅延する問題が発生した。一方、本発明におけるワー
ドライン駆動回路の場合、上述の本発明によるＮＭＯＳ
トランジスタ（ボディーブースタトランジスタ）Ｍ１０
５を介してトランジスタＭ１０２のソース電圧が昇圧さ
れる際、そのトランジスタＭ１０２のボディー電圧にお
いても昇圧されるため、図５に示したように、従来のよ
うにスレショルド電圧が増加することを防止できるよう
になった。ゆえに、選択されるメモリセルに関連された
ワードライン又はサブワードラインを所望の電圧レベル
に早くチャージすることが可能なワードライン駆動回路
を提供することができると共に、低電源電圧下で高速動
作ができるＳＯＩ（Silicon On Insulator）ＤＲＡＭ装
置の具現が可能となる。
【００２８】
【発明の効果】上記のように、プルアップトランジスタ
Ｍ１０２のボディーに接続されたボディーブースタトラ
ンジスタＭ１０５を提供することによって、プルアップ
トランジスタにおけるスレシュルド電圧の上昇を防止す
ることでき、低電源電圧下で高速動作ができるＳＯＩ(S
ilicon On Insulator)ＤＲＡＭ装置の具現が可能とな
る。
Ｍ１０２のボディーに接続されたボディーブースタトラ
ンジスタＭ１０５を提供することによって、プルアップ
トランジスタにおけるスレシュルド電圧の上昇を防止す
ることでき、低電源電圧下で高速動作ができるＳＯＩ(S
ilicon On Insulator)ＤＲＡＭ装置の具現が可能とな
る。
【図１】従来バルク半導体ＲＡＭ装置のワードライン駆
動回路とこれに関連された周辺回路を示す回路図。
動回路とこれに関連された周辺回路を示す回路図。
【図２】図１のワードライン電圧印加時、制御信号の電
圧を示すタイミング図。
圧を示すタイミング図。
【図３】本発明の好ましい実施例によるＳＯＩ半導体Ｒ
ＡＭ装置のワードライン駆動回路及びこれに関連された
周辺回路を示す回路図。
ＡＭ装置のワードライン駆動回路及びこれに関連された
周辺回路を示す回路図。
【図４】ＳＯＩ基板上に形成されたトランジスタ構造を
示す断面図。
示す断面図。
【図５】図３のワードライン電圧印加時、制御信号の電
圧を示すと同時に従来のワードライン電圧が乗圧される
時間を比較するためのタイミング図。
圧を示すと同時に従来のワードライン電圧が乗圧される
時間を比較するためのタイミング図。
【符号の説明】 １，１０１…メインワードラインデコーダ ２，１０２…ドライバデコーダ ３，１０３…ワードライン駆動回路
Claims (6)
- 【請求項１】 メインワードラインとサブワードライン
とが階層的なワードライン構造から成り、情報ビットの
貯蔵のためのメモリセルのセルアレイと、 アドレス信号をデコーディングして前記アレイのメイン
ワードラインのうち、１つを選択するための選択信号を
発生するワードライン選択手段と、 前記アドレス信号をデコーディングしてサブワードライ
ンを駆動するための駆動信号を発生する駆動信号発生手
段と、 前記ワードライン選択手段によって選択されたメインワ
ードラインに関連されたサブワードラインのうち、１つ
を前記駆動信号により駆動するためのサブワードライン
駆動手段を含み、 前記駆動手段は、 前記駆動信号の相補信号に応答してサブワードラインを
接地させるためのプルダウントランジスタと、 前記駆動信号を前記サブワードラインに伝達するための
プルアップトランジスタと、 電源電圧に応答して前記選択信号を前記プルアップトラ
ンジスタのゲートに伝達するための伝達トランジスタ
と、 前記選択信号に応答して前記駆動信号の電圧レベルが前
記サブワードラインに充分に伝達されるように前記駆動
信号の電圧レベルに前記プルアップトランジスタのボデ
ィー電圧を昇圧させるためのボディーブースタトランジ
スタを含む半導体装置。 - 【請求項２】 前記駆動信号に応答して前記選択信号の
入力端子とワードラインを接続させるためのスイッチト
ランジスタを付加的に含む請求項１に記載の半導体装
置。 - 【請求項３】 前記ボディーブースタトランジスタは前
記駆動信号が印加されるドレーン電極と前記プルアップ
トランジスタのボディーに接続されるソース電極及び前
記選択信号が印加されるゲート電極を持つｎＭＯＳＦＥ
Ｔを含む請求項１に記載の半導体装置。 - 【請求項４】 前記選択信号の電圧レベルは電源電圧レ
ベルであり、前記駆動信号の電圧レベルは前記選択信号
の電圧レベルより高い請求項３に記載の半導体装置。 - 【請求項５】 ワードライン、ビットライン、および情
報を貯蔵するためのメモリセルを備えているセルアレイ
と、 外部からのアドレス信号をデコーディングして前記アレ
イの行を選択するための選択信号を発生する手段と、 前記選択されたワードラインを駆動するための駆動信号
を発生する手段と、 前記選択信号によって選択されるワードラインを前記駆
動信号に駆動するための駆動手段を含み、 前記駆動手段は、 前記駆動信号の相補に応答してワードラインを接地させ
るためのプルダウントランジスタと、 前記駆動信号をワードラインに伝達するためのプルアッ
プトランジスタと、 電源電圧に応答して前記選択信号の電圧レベルに前記プ
ルアップトランジスタのゲートをフリーチャージするた
めのフリーチャージトランジスタと、 前記駆動信号に応答して前記選択信号の入力端子とワー
ドラインを接続させるためのスイッチトランジスタと、 記入および読出動作の間に、前記駆動信号の電圧レベル
がワードラインに充分に伝達されるように前記選択信号
に応答して前記プルアップトランジスタのボディー電圧
を昇圧させるによってそのもののスレショルド電圧を一
定に維持させるためのブースタトランジスタを含む半導
体装置。 - 【請求項６】 前記ボディーブースタトランジスタは前
記プルアップトランジスタのボディーに接続されるソー
ス電極と前記駆動信号が印加されるドレーン電極及び前
記選択信号が印加されるゲート電極を持つ請求項５に記
載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-20830 | 1997-05-27 | ||
| KR1019970020830A KR100245556B1 (ko) | 1997-05-27 | 1997-05-27 | 워드 라인 구동 회로를 갖는 soi 반도체 램 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335610A true JPH10335610A (ja) | 1998-12-18 |
| JP3996703B2 JP3996703B2 (ja) | 2007-10-24 |
Family
ID=19507204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14530098A Expired - Fee Related JP3996703B2 (ja) | 1997-05-27 | 1998-05-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5946243A (ja) |
| JP (1) | JP3996703B2 (ja) |
| KR (1) | KR100245556B1 (ja) |
| TW (1) | TW393762B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040361A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | ディバイデッドワードライン方式の半導体記憶装置 |
| JP2000057766A (ja) * | 1998-08-11 | 2000-02-25 | Mitsubishi Electric Corp | 昇圧電圧駆動回路およびそれを用いた半導体記憶装置 |
| JP2000149564A (ja) | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
| US6088273A (en) * | 1999-05-17 | 2000-07-11 | Winbond Electronics Corp. | Method and circuit for measuring the read operation delay on DRAM bit lines |
| BR0112513A (pt) * | 2000-07-14 | 2003-07-01 | Advanced Micro Devices Inc | Buffer de entrada de comutação rápida. |
| US6421295B1 (en) * | 2001-02-14 | 2002-07-16 | Elite Semiconductor Memory Technology Inc. | DRAM circuit and its sub-word line driver |
| JP4868661B2 (ja) * | 2001-06-11 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100408687B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| US6784744B2 (en) * | 2001-09-27 | 2004-08-31 | Powerq Technologies, Inc. | Amplifier circuits and methods |
| US6859102B2 (en) * | 2001-09-27 | 2005-02-22 | Powerq Technologies, Inc. | Amplifier circuit and method |
| KR100534216B1 (ko) * | 2004-06-18 | 2005-12-08 | 삼성전자주식회사 | 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법 |
| US8400211B2 (en) | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| US8890601B2 (en) * | 2011-11-11 | 2014-11-18 | Qualcomm Incorporated | Method, system, and circuit with a driver output interface having a common mode connection coupled to a transistor bulk connection |
| US9064552B2 (en) * | 2013-02-27 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver and related method |
| US10460787B1 (en) * | 2018-05-16 | 2019-10-29 | Palo Alto Research Center Incorporated | Selection circuit usable with ferroelectric memory |
| US10748600B2 (en) * | 2018-12-11 | 2020-08-18 | Micron Technologies, Inc. | Phase charge sharing reduction |
| US11170830B2 (en) * | 2020-02-11 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company Limited | Word line driver for low voltage operation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265052A (en) * | 1989-07-20 | 1993-11-23 | Texas Instruments Incorporated | Wordline driver circuit for EEPROM memory cell |
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| JP3376594B2 (ja) * | 1991-11-20 | 2003-02-10 | 日本電気株式会社 | 行デコーダ |
| JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
-
1997
- 1997-05-27 KR KR1019970020830A patent/KR100245556B1/ko not_active IP Right Cessation
-
1998
- 1998-05-27 US US09/085,569 patent/US5946243A/en not_active Expired - Lifetime
- 1998-05-27 JP JP14530098A patent/JP3996703B2/ja not_active Expired - Fee Related
- 1998-05-29 TW TW087108388A patent/TW393762B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100245556B1 (ko) | 2000-02-15 |
| US5946243A (en) | 1999-08-31 |
| JP3996703B2 (ja) | 2007-10-24 |
| KR19980084906A (ko) | 1998-12-05 |
| TW393762B (en) | 2000-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060714 |
|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070803 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |