TW393762B - Improved signal line driving circuits with active body pull-up capability for reducing boost delay - Google Patents

Improved signal line driving circuits with active body pull-up capability for reducing boost delay Download PDF

Info

Publication number
TW393762B
TW393762B TW087108388A TW87108388A TW393762B TW 393762 B TW393762 B TW 393762B TW 087108388 A TW087108388 A TW 087108388A TW 87108388 A TW87108388 A TW 87108388A TW 393762 B TW393762 B TW 393762B
Authority
TW
Taiwan
Prior art keywords
signal line
transistor
line
voltage
main
Prior art date
Application number
TW087108388A
Other languages
English (en)
Inventor
Jai-Hoon Sim
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW393762B publication Critical patent/TW393762B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

3285PIF.DOC/002 Λ7 3285PIF.DOC/002 Λ7 經濟部中央標準局員工消費合作社印裝 —______ B7 _ . 五、發明説明（I ) 一 • 本發明是有關於一種積體電路半導體裝置，特別是 有關於利用被升壓的電壓位準(level)驅動信號線之積體電 路半導體裝置。 利用低電壓電源供應(power supplies)以降低電源消耗 之積體電路需要內部電壓升壓電路（interna丨voltage boosting circuits)來增進其效能。這些內部電壓升壓電路一 般產生超過供應至積體電路的電源之電壓位準（Vcc)的信 號。例如，在高容量積體電路記憶體裝置中，如動態隨機 存取記憶體(DRAM)裝置，其使用低電壓電源供應，通常 需要使用子兀線（word line)驅動器電路（driver circuits)於內 部產生高於Vcc電壓値的升壓電壓信號。這些升壓電壓信 號一般是供應至記憶體裝置的字元線，增進在裝置中一記 憶體記憶胞陣列的寫入與讀取操作之可靠性(reliability)。 可參考的電壓增壓電路如本發明委託人Lee之美國專利第 5,467,032 號所述，名爲 “Word Line Driver Circuit For A Semiconductor Memory Device” ’ 在此揭露一倂作爲參考。 參照第1圖，繪示一種習知字元線驅動器電路的電路 簡圖。第2圖繪示第1圖驅動器電路的操作時序圖。特別 地’習知字元線驅動器電路包括一列解碼器（row decoder)〗，其接收一第一位址信號Ai，並且在其一輸出 產生一已解碼字元線信號())S，連接一主要字元線MWL。 提供一字元線驅動(dnve)解碼器2。字元線驅動解碼器2 接收-第二位址信號Aj且將其解碼，產生真値與互補字 元線突波信號φΧί與疼Ϊ。如第2圖所示，字元線突波信號 5 本纸張尺度適用中國國家標準（CNS ) Α4規格（210χ297公廣） (請先呦讀背面之注意事項再填寫本頁) 裝Iί ^2K5P!F.DOC/OC2 經濟部中央標準局員工消費合作社印製 Λ7 B7 五、發明説明（ι) ΦΧ丨可被作爲一升壓電壓信號，其具有大於Vcc之一 Vpp 電壓。一拉升驅動器(pull-up)3在電性耦接主字元線MWL 的一副字元線（sub word line)SWL上，用以使一字元線信 號增壓，如圖所示。此副字元線亦電性耦接記憶體陣列中 的一列記憶體記憶胞之一部份。每一個記憶體記憶胞包括 —存取電晶體(access transistor)Tr，其汲極電性連接個別 之一位元線BI，其源極電性連接個別之一儲存電容器C 的一電極，如圖所示。 請參照第2圖說明敘述第1圖字元線驅動器電路的操 作。特別地，在不動作(inactive)階段期間，字元線驅動解 碼器2產生邏輯0電壓値的一字元線突波信號φΧί，並且 亦產生邏輯1電壓値的一互補字元線突波信號pi。這些 信號的產生引起NMOS電晶體M3關閉（因此電性上主字 元線MWL沒有連接副字元線SWL)，並且NMOS電晶體 M4開啓所以將副字元線SWL下拉(pull down)到接地參考 電壓値(GND)。主位元線MWL被列解碼器1驅動至一邏 輯1電壓値(例如Vcc)。如此將使得第一節點N1被驅動至 Vcc，而第二節點N2被驅動至VcoVthl，其中Vthl爲NMOS 電晶體Ml的臨限電壓。 接下來，字元線突波信號φΧι被驅動至一升壓電壓 ΥφΧΚνψχρνρρ)。特別地，此升壓電壓位準νφΧί應該要 大於Vcc至少Vth2，其中Vth2爲NMOS電晶體M2的臨 限電壓。如此使得NMOS電晶體M3開啓，並且第四節點 N4被驅動至Vpp。這樣也使得NMOS電晶體M4關閉。 6 * 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公t ) '~~ (請先閱讀背面之注意事項再填寫本頁) Γ 裝-
、tT 3285PIF.DOC/002 經濟部中央標準局員工消費合作社印製 Λ7 B7_ 五、發明説明（> ) 當NMOS電晶體M3開啓時，第一節點N1的電壓値傳至 位於副字元線SWL的第三節點N3。因此，一旦有字元線 突波信號φΧί產生，副字元線SWL被主字元線MWL驅動 至一邏輯1電壓値(例如Vcc-Vth3)。如習知技藝所知的， 在第四節點N4(NM0S電晶體M2的汲極)接收到一升壓電 壓νφΧί將使得第二節點N2(例如NMOS電晶體M2的閘極） 被升壓至一栢當於Vcc-Vthl + α 的電壓。此升壓效應 (boosting effect)產生一種自我升壓（self-boosting)現象，使 得NMOS電晶體M2中閘極至汲極電容Cgd。此自我升壓 效應的大小與α成比例，其中α表示一自我升壓比。如習 知技藝中所知，此自我升壓效應可使字元線突波信號φΧί 最初時通過NMOS電晶體M2的基體區域(body region)中 的反轉層（inversion-layer)通道，而無需任何可見的電壓 降。因此，字元線突波信號φΧί的全部電壓値可被傳至副 字元線SWL的第三節點Ν3，無須於初始時獲得一 Vth2 的電壓降。 然而，如第2圖所示，當在延遲時間週期TD副字元 線SWL的電壓値上升，拉升NMOS電晶體M2的有效臨 限電壓Vth2因應基體偏壓效應(body-bias effect)而上升。 此基體偏壓效應係由NMOS電晶體M2的基體區域與反轉 層通道之間的P-N接面的反偏增加所引起的。於是，當副 字元線SWL的電壓値增加時，NMOS電晶體M2的電流 驅動能力會下降。一般此電流驅動能力的下降會引起突波 信號φΧί傳送至副字元線SWL的延遲時間週期TD的增加。 7 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺纽财咖家鮮⑽s)从祕（21Qx297公疫） 3 285PIF.DOC/002 A7 B7 五、發明説明（ί6 ) . 如此，第1圖字元線驅動器電路的電壓升壓能力會因爲基 體偏壓效應而降低，並且記憶體的資料讀取與寫入之存取 時間會增加。當電源供應的電壓位準降低並且驅動器電路 內的電晶體的臨限電壓沒有隨著降低時，電壓升壓能力會 更爲劇烈降低。 - 因此，儘管努力設計可提供電壓升壓能力的字元線驅 動器電路，仍然需要改善字元線驅動器與其相關電路，使 其縱使在較低的電源供應電壓下操作仍可以提供增強的電 壓增壓能力。 有鑑於此，本發明之一目的在於提供改進電路，可在 高速時以增壓電壓驅動信號線。 本發明之另一目的在於提供驅動電路，可在較低電源 供應電壓下操作。 本發明之又一目的在於提供驅動電路，不易受如基體 偏壓效應之寄生效應所影響。 本發明之上述和其他目的、優點及特徵在於驅動電呈各 可提供升壓電壓位準至信號線，降低對於基體偏壓效應2斤 引起寄生延遲的敏感度。依照本發明一實施例，一較佳驅 動電路包含主、副與升壓信號線；以及一用以驅動主信號 線之裝置，電性耦接主信號線，用以驅動主信號線處於— 第一電壓値(例如Vcc)。一用以驅動升壓信號線之裝置， 電性耦接升壓信號線，用以驅動升壓信號線處於大於第— 電壓値之一第二電壓値（例如Vpp)。一第一場效電晶體， 作爲一拉升電晶體，其具有分別電性耦接主信號線、升壓 8 ---；---:----rl 裝— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公楚） 3285PIF.DOC/002 3285PIF.DOC/002 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（f) 信號線與副信號線之一閘極、汲極與源極。因此，爲了會 降低抑制拉升電晶體的速度與拉升能力的基體偏壓效應， 提供一第二場效電晶體來主動地將拉升電晶體的基體（例 如主動區域）拉升。此第二場效電晶體具有分別電性耦接 主信號線（或升壓信號線）、升壓信號線與拉升電晶體的基 體區域之一閘極、汲極與源極。第二場效電晶體設計用來 提供拉升電晶體的拉升功能，因此當拉升電晶體開啓提供 一電壓升壓至副信號線時，拉升電晶體的一反轉層通道(例 如N型)與基體區域(例如P型)之間的反偏數値會降低。此 反偏降低使得基體偏壓效應降低，並且一般與基體偏壓效 應相關的臨限電壓會增加。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 声1圖是依照習知一種副字元線驅動器電櫧截厲略簡 圖； 第2圖爲解釋第丄圖驅動器電骼的操作時序圖； 第3圖是依照本發明第一實施例的較佳副字元線驅動 器電路之電路簡圖； 第4圖繪示於第3圖驅動器罨路〜中所使用之一種SOI 場效電晶體的剖面視圖.； 第5圖爲解釋第3圖驅動器電路敗操作時序圖； 第6圖是依照本發明第二實施例的較佳副字元線驅動 9 本紙張尺度通用中國國家標準（CNS ) A4规格（---- (請先閲讀背面之注意事項再填寫本頁) 裝· -訂· 3285PIF.DOC/002 Λ7 B7_ —__ 五、發明説明（6) 器電路之電路簡圖； 第7圖是依照本發明第三實施例的較佳副字呑變驅動 •器電路之電路簡圖；以及 第8圖是依照本發明第四實施例的較隹副字.元捧驅動 器電路之電路簡圖。 實施例 以下請參照繪示本發明較佳實施例之圖式來詳細敘述 本發明。儘管本發明有不同形式的實施例，然在此並不用 以限定本發明。再者，這些實施例充分精確揭露，並且充 分表示相對於習知技藝之本發明範圍。當一薄膜層被認爲 在另一薄膜層之上（on)時，表示其可以直接位於其他薄膜 層或是基底上，或者介於薄膜層之間。另外，第一傳導種 類（first conductivity type)與第二傳導種類（second conductivity type)表示不同的傳導種類，並且在此敘述的 任一實施例也包括一互補（complementary)實施例。此外， 此後所述之電壓信號可以是對接地參考電壓(GND)爲正， 亦可以大於或小於其他電壓，如習知技藝所了解的此類符 號用以解說在負電源供應、信號線與臨限電壓中的電壓 値。類似的數字表示類似的元件。 現在參照第3與6-8圖的電路圖，以及第5圖的時序 圖，敘述本發明較佳實施例。特別地，一較佳字元線驅動 器電路包括一列解碼器，接收一第一位址信號Ai，在 一輸出產生位於一第一電壓値（例如Vcc)之一解碼字元線 信號<|)S，輸出連接至一主字元線M WL。並且也提供一字 (請先閱讀背面之注意事項再填寫本頁) '裝. 、1Τ 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） 3285PIF.DOC/002 Λ7 B7 經濟部中央標隼局貝工消費合作社印聚 五、發明説明（q) 元線驅動解碼器〗〇2。字元線驅動解碼器102接收並解碼 一第二位址信號A_j，產生真値與互補字元線突波信號φχί 與疼I。如第5圖所示，字元線突波信號φΧί可作爲一 Vpp 第二電壓値的升壓電壓信號，Vpp大於Vcc。又提供一較 佳拉升驅動器103，將列解碼器101作用於副字元線SWL 的一字元線信號升壓。副字元線SWL在節點N101以NMOS 晶體M103電性連接主字元線MWL，如圖所示。在記憶 體陣列中，副字元線亦電性連接記憶體記憶胞一陣列（或 部份）。這些記憶體記憶胞每一個包括一存取電晶體Tr， 具有電性連接一對應位元線BL的一汲極，以及具有電性 連接一對應儲存電容器C的一源極，如圖所示。 在一不動作階段期間，字元線驅動解碼器102產生一 邏輯〇電壓値的一字元線突波信號φΧί，並且亦產生一邏 輯1電壓値的一互補字元線突波信號疼i。這些信號的產 生引起NMOS電晶體Μ103關閉（因此電性上主字元線 MWL沒有連接副字元線SWL)，並且NMOS電晶體Μ104 開啓所以將副字元線SWL下拉到接地參考電壓値(GND)。 然後，主位元線MWL被列解碼器101驅動至一邏輯1電 壓値(例如Vcc)。如此將使得第一節點Ν101被驅動至Vcc， 而第二節點N102被驅動至Vcc-VthlOl，其中VthlOl爲 NMOS電晶體Ml01的臨限電壓。 接下來，字元線突波信號ΦΧί被驅動至一升壓電壓 V (j>Xi ( V ψχί == Vpp)。特別地’此升壓電壓位準V <|)Xi應該要 大於Vcc至少Vthl〇2’其中Vthl02爲NMOS電晶體M102 (請先聞讀背面之注意事項再填寫本頁} h 裝· -訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 3285PIF.DOC/002 A7 __ B? 五、發明説明（f ) 的臨限電壓。如此使得.NMOS電晶體M103開啓，並且第 五節點N105被驅動至Vpp。這樣也使得NMOS電晶體M104 關閉，因爲互補突波信號被設定成邏輯0電壓値。當NMOS 電晶體M103開啓時，第一節點N101的電壓値傳至位於 副字元線SWL的第四節點N104。因此，一旦有字元線突 波信號產生，副字元線SWL被主字元線MWL驅動至 一邏輯1電壓値。 如習知技藝所知的，在第五節點N105(NMOS電晶體 M102的汲極）接收到一升壓電壓V^xi將使得第二節點 N102(例如NMOS電晶體M102的閘極)被升壓至一相當於 Vcc-VthHH+α V^xi的電壓。此升壓效應產生一種自我升 壓現象，使得NMOS電晶體M102中閘極至汲極電容Cgd。 此自我升壓效應的大小與α成比例，其中α表示一自我升 壓比。如習知技藝中所知，此自我升壓效應可使字元線突 波信號φΧί最初時通過NMOS電晶體Μ102的基體區域中 的反轉層通道，而無需任何可見的電壓降。因此，字元線 突波信號ΦΧΪ的全部電壓値可被傳至副字元線SWL的第四 節點Ν104，無須於初始時獲得一 Vthl02的電壓降。 然而，如第5圖所示，爲防止寄生基體偏壓效應增加 NMOS電晶體M102的臨限電壓Vthl02，以及縮短時間延 遲TD，本發明包括一基體拉升電晶體(例如NMOS電晶體 105)。此較佳基體拉升電晶體包括一閘極、一汲極與一源 極，分別電性連接主字元線(在節點N101)、升壓信號線(在 節點N105)與NMOS電晶體M102的基體區(在節點N103)。 J——r---C裝丨| . - (請先聞讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3285PIF.DOC/002 經濟部中央標準局員工消費合作社印製 Λ7 B7_____ 五、發明説明（，） 於是，基於第3圖第一較佳實施例的較佳電路配置’在主 字元線MWL所產生的一邏輯1信號使基體拉升電晶體 M105開啓，並且驅動NMOS拉升電晶體M105的基體區 域使節點N103趨近於節點N105的電壓値。拉升電晶體 M102的P型基體區域與基體拉升電晶體M105的N型源 極之間的直接電性連接，較佳是在電晶體M102的P型基 體內形成如一 N型區域之源極，並且以一金屬帶（metal strap)將源極與基體區域短路。在第5圖中以實心點虛線 提供第1圖習知電路與第3圖第一較佳實施例之間的時序 比較，其Vthl02與Vth2之間的臨限電壓比較，以及節點 N3與節點N104之間的副字元限電壓比較。參照第4圖， 第3圖中所繪示之NMOS電晶體形成於一絕緣層上有矽 (SOI)基底，其包含一基底區域、一埋入氧化區域以及一半 導體第一傳導種類(例如P型）。在半導體薄膜層中亦提供-第二傳導種類(例如N型)的源極與汲極，並且在其中定義 一基體區域。在基體區域的相反方向於半導體薄膜層上， 亦形成包括複晶矽之一隔離的閘極電極。 本發明的其他實施例如第6-8圖所繪示。特別是，第 6圖的驅動電路相似於第3圖之驅動電路，然而省略NMOS 電晶體Μ1(Π。第7圖的驅動電路中，基體拉升電晶體M105 的閘極電性連接第五節點N105 ;並且第8圖的驅動電路 中’省略NMOS電晶體M101，以及基體拉升電晶體M105 的閘極電性連接第五節點N105。 雖然本發明已以較佳實施例揭露如上，然其並非用以 η 本紙張尺度適用中國國家樣準（CNS ) Α4規抬厂(2丨0 X 297公釐） 一—· (請先閱讀背面之注意事項再填寫本頁) V裝-
、1T 3285PIF.DQC/002 Λ7 B7五、發明説明（丨c»)限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) h 裝-
、1T 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）

Claims (1)

  1. 3285PIF.DOC/002 3285PIF.DOC/002 經濟部中央標準局員工消費合作社印製 _I公告求j________ 六、申請專利範圍 〔 一~~~1 1. 一種積體電路，包括： 主、副與升壓信號線； 一用以驅動該主線號線之裝置，電性耦接該主信號 線，驅動該主線號線處於一第一電壓値； 一用以驅動該升壓信號線之裝置，電性耦接該升壓信 號線，驅動該升壓信號線處於一第二電壓値，該第二電壓 ' ———-、一.' 値大於該第一電壓値； 一第一場效電晶體，具有一閘極、汲極與源極，分別 電性耦接該主信號線、該升壓信號線與該副信號線；以及 一第二場效電晶體，具有一閘極、汲極與源極，分別 電性耦接該主信號線與該升壓信號線中之一、該升壓信號 線與該第一場效電晶體的一基體區域。 2. 如申請專利範圍第1項所述之電路，更包括： 一第一通行電晶體，電性串聯耦接於該主信號線與該 第一場效電晶體的閘極之間；以及 一第二通行電晶體，電性串聯耦接於該主信號線與該 副信號線之間。 3. 如申請專利範圍第2項所述之電路，其中，該第一 .通行電晶體具有一控制電極，電性連接一電源供應電壓 値；並且，該第二通行電晶體具有一控制電極，電性連接 該升壓信號線。 4. 如申請專利範圍第2項所述之電路，更包括一第三 通行電晶體，具有一汲極與源極，電性串聯耦接於該副信 號線與一接地參考電壓値之間。 (請先閣讀背面之注意事項再填寫本頁) 裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 3285PIF.DOC/002 Λ8 B8 CS D8 六、申請專利範圍 5. 如申請專利範圍第4項所述之電路，其中，該用以 驅動該升壓信號線之裝置具有一輸出，電性耦接該第三通 行電晶體的一控制電極。 6. 如申請專利範圍第1項所述之電路，更包括一記憶 體記憶胞，其中，該記憶體記憶胞的一控制電極電性耦接 該副信號線。 7. —種積體電路記憶體裝置，包括： 主'副與升壓字元線； 一列解碼器，以一字元線信號驅動該主線號線處於一 第一電壓値； 一用以驅動該升壓字元線之裝置，電性耦接該升壓字 元線，以一升壓信號驅動該升壓字元線處於一第二電壓 値，該第二電壓値大於該第一電壓値； 一字元線拉升電晶體，具有一汲極與源極，電性串聯 連接於該升壓字元線與該副字元線；以及 一基體拉升電晶體，具有一閘極、汲極與源極，分別 電性耦接該i字元線、該升壓字元線與該字元線拉升電晶 體的一基體區域。 8. 如申請專利範圍第7項所述之記憶體裝置，更包括： 一第一通行電晶體，具有一源極與汲極，電性串聯連 接於該主字元線與該字元線拉升電晶體的一閘極之間；以 及 一第二通行電晶體，具有一源極與汲極，電性串聯連 接於該主字元線與該副字元線之間。 16 (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標隼（CNS〉A4規格（210X297公釐） 3285PIF.DOC/002 3285PIF.DOC/002 經濟部中央標準局員工消費合作社印裝 cs D8 六、申請專利範圍 9. 如申請專利範圍第8項所述之記憶體裝置，更包括 一電源供應線，電性連接該第一通行電晶體的一閘極。 10. 如申請專利範圍第9項所述之記憶體裝置，其中該 第二瘇行電晶體的一閘極電性連接該升壓字元線。 11. 如申請專利範圍第10項所述之記憶體裝置，其中， 該字元線拉升電晶體爲具有一 Ρ型基體區域之一 NMOS電 晶體；該基體拉升電晶體爲一 NMOS電晶體；以及，該基 體拉升電晶體的源極短路連接該Ρ型基體區域。 12. 如申請專利範圍第11項所述之記憶體裝置，其中， 該基體拉升電晶體的源極與該Ρ型基體區域形成一 Ρ-Ν接 面。 13. 如申請專利範圍第12項所述之記憶體裝置，更包 括一記憶體記憶胞，具有一，控制電極，電性連接該副字元 線。 14. 如申請專利範圍第7項所述之記憶體裝置，更包括 一記憶體記憶胞，具有一控制電極，電性連接該副字元線。 15. —種積體電路，包括： 主、副與升壓信號線； 一用以驅動該主線號線之裝置，電性耦接該主信號 .線，驅動該主線號線處於一第一電壓値； -用以驅動該升壓信號線之裝置，電性耦接該升壓信 號線，驅動該升壓信號線處於一第二電壓値，該第二電壓 値大於該第一電壓値； -一字元線拉升電晶體，具有一閘極、汲極與源極，分 (請先閲讀背面之注意事項再填寫本頁) -裝. 、11 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 3285PIF.DOC/002 B8 C8 D8 穴、申請專利把圍 別電性耦接該主信號線、該升壓信號線與該副信號線；以 及 一用以驅動該字元線拉升電晶體的一基體區域之裝 置’電性親接該升壓信號線，當該主信號線與該升壓信號 線分趴被驅動至該第一與第二電壓値時驅動該字元線拉升 電晶體的該基體區域趨近於該升壓信號線的一電壓値。 16.如申請專利範圍第15項所述之電路，其中，該用 以驅動該基體區域之裝置包括一基體拉升電晶體，具有一 閘極、汲極與源極，分別電性連接該主信號線與該升壓信 號線中之一、該升壓信號線與該字元線拉升電晶體的基體 區域。 Π.如申請專利範圍第15項所述之電路，更包括： 一第一通行電晶體，電性串聯耦接於該主信號線與該 字元線拉升電晶體的閘極之間；以及 一第二通行電晶體，電性串聯耦接於該主信號線與該 副信號線之間。 18. 如申請專利範圍第17項所述之電路，其中，該第 一通行電晶體具有一控制電極，電性連接一電源供應電壓 値；並且，該第二通行電晶體具有一控制電極，電性連接 該升壓信號線。 - 19. 如申請專利範圍第18項所述之電路，更包括一第 三通行電晶體，具有一汲極與源極，電性串聯耦接於該副 信號線與一接地參考電壓値之間。 20. 如申請專利範圍第19項所述之電路，更包括複數 /個記憶體記憶胞，具有控制電極，電性連接該副信號線。 (請先閱讀背面之注意事項再填寫本頁) 裝· 、1T 線 經濟部中央標準局員工消費合作社印裝 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）
TW087108388A 1997-05-27 1998-05-29 Improved signal line driving circuits with active body pull-up capability for reducing boost delay TW393762B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970020830A KR100245556B1 (ko) 1997-05-27 1997-05-27 워드 라인 구동 회로를 갖는 soi 반도체 램 장치

Publications (1)

Publication Number Publication Date
TW393762B true TW393762B (en) 2000-06-11

Family

ID=19507204

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087108388A TW393762B (en) 1997-05-27 1998-05-29 Improved signal line driving circuits with active body pull-up capability for reducing boost delay

Country Status (4)

Country Link
US (1) US5946243A (zh)
JP (1) JP3996703B2 (zh)
KR (1) KR100245556B1 (zh)
TW (1) TW393762B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040361A (ja) * 1998-07-21 2000-02-08 Mitsubishi Electric Corp ディバイデッドワードライン方式の半導体記憶装置
JP2000057766A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 昇圧電圧駆動回路およびそれを用いた半導体記憶装置
JP2000149564A (ja) 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
US6157216A (en) * 1999-04-22 2000-12-05 International Business Machines Corporation Circuit driver on SOI for merged logic and memory circuits
US6088273A (en) * 1999-05-17 2000-07-11 Winbond Electronics Corp. Method and circuit for measuring the read operation delay on DRAM bit lines
BR0112513A (pt) * 2000-07-14 2003-07-01 Advanced Micro Devices Inc Buffer de entrada de comutação rápida.
US6421295B1 (en) * 2001-02-14 2002-07-16 Elite Semiconductor Memory Technology Inc. DRAM circuit and its sub-word line driver
JP4868661B2 (ja) * 2001-06-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100408687B1 (ko) * 2001-06-29 2003-12-06 주식회사 하이닉스반도체 워드라인 구동 회로
US6784744B2 (en) * 2001-09-27 2004-08-31 Powerq Technologies, Inc. Amplifier circuits and methods
US6859102B2 (en) * 2001-09-27 2005-02-22 Powerq Technologies, Inc. Amplifier circuit and method
KR100534216B1 (ko) * 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
US8400211B2 (en) 2010-10-15 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with reduced voltage across gate dielectric and operating methods thereof
US8890601B2 (en) * 2011-11-11 2014-11-18 Qualcomm Incorporated Method, system, and circuit with a driver output interface having a common mode connection coupled to a transistor bulk connection
US9064552B2 (en) * 2013-02-27 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Word line driver and related method
US10460787B1 (en) * 2018-05-16 2019-10-29 Palo Alto Research Center Incorporated Selection circuit usable with ferroelectric memory
US10748600B2 (en) * 2018-12-11 2020-08-18 Micron Technologies, Inc. Phase charge sharing reduction
US11170830B2 (en) * 2020-02-11 2021-11-09 Taiwan Semiconductor Manufacturing Company Limited Word line driver for low voltage operation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
KR940002859B1 (ko) * 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
JP3743453B2 (ja) * 1993-01-27 2006-02-08 セイコーエプソン株式会社 不揮発性半導体記憶装置
KR960011206B1 (ko) * 1993-11-09 1996-08-21 삼성전자 주식회사 반도체메모리장치의 워드라인구동회로

Also Published As

Publication number Publication date
KR100245556B1 (ko) 2000-02-15
US5946243A (en) 1999-08-31
JP3996703B2 (ja) 2007-10-24
JPH10335610A (ja) 1998-12-18
KR19980084906A (ko) 1998-12-05

Similar Documents

Publication Publication Date Title
TW393762B (en) Improved signal line driving circuits with active body pull-up capability for reducing boost delay
JP4353621B2 (ja) 半導体装置
JP2851757B2 (ja) 半導体装置および半導体記憶装置
JP2597764B2 (ja) ワード線へのブースト電圧供給用の充電ポンプ及びｄｒａｍレギュレータ
US5175450A (en) Apparatus for providing multi-level potentials at a sense node
EP0473360B1 (en) Semiconductor memory device
JP4280060B2 (ja) ワードライン駆動回路
JPH07111826B2 (ja) 半導体記憶装置
US5257232A (en) Sensing circuit for semiconductor memory with limited bitline voltage swing
JPS61246994A (ja) ワ−ド線ブ−スト・クロツクおよびデコ−ダ・ドライバ回路
TW312016B (zh)
TW307043B (en) A semiconductor memory device with on-chip boosted power supply voltage generator
KR0153847B1 (ko) 반도체 기억장치
US5132575A (en) Method for providing multi-level potentials at a sense node
US6249477B1 (en) Semiconductor memory device
US7577054B2 (en) Memory with word-line driver circuit having leakage prevention transistor
TW396604B (en) Internal power supply voltage generating circuit and the method for controlling thereof
JP3380823B2 (ja) 半導体記憶装置
US7382177B2 (en) Voltage charge pump and method of operating the same
WO2016209540A1 (en) Capacitive wordline boosting
EP0061271B1 (en) Mos dynamic memory device
US5206551A (en) Method for providing multi-level potentials at a sense node
JPH0935476A (ja) 可変プレート電圧発生回路を具備する半導体メモリ装置
JP2613579B2 (ja) 集積半導体回路内の発生器回路
TW323400B (zh)

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees