經濟部中央標準局貝工消资合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 29"7公釐） A7 ____B7_ 五、發明説明（i ) 【發明所屬之技術領域】 本發明係關於半導體設計技術，更具體而言，係關於 爲了適應於不同的動作電壓之啓動邏輯電路（enable logical circuit)的系統及方法。 【先前技術】 ^ 速度和峰值電流對於積體電路亦即‘晶片’的設計而 言，一直是重要的特性。一般人都爲了要追求動作速度較 快的電腦、速度更快的電子系統，因此速度顯然是重要的 特性。對於大規模的積體電路而言，較大的峰值電流將會 帶來不良的影響，因此要如何減少峰值電流也是其他重要 的設計上的特性》例如：因爲高峰值電流與晶片封裝、配 線的寄生電阻之組合，而導致雜訊及供應電壓的跳高。此 外，也有可能因高峰值電流而損及電子移動的可靠性和損 及晶片內部的配線。因此將會改變各個電路的時序，無法 符合晶片內部的頻率時序上的規定，而成爲資料破損的原 因。此外，未受適當控制的峰值電流也會對於输入緩衝器 的閾值電壓、差動放大器以及基準電壓產生器帶來不良的 影響。 傳統的晶片設計上，雖然可就‘減少峰值電流，或 ‘p成高速化’的其中一方達成最佳化，卻無法同時將兩 者都達成最佳化。因此，晶片設計人員被迫僅能選擇其中 一方進行最佳化處理。這種問題，就目前的積體電路而言 ，因係使用被設定成不同電壓電位的外部電源（v D D ) 一 4 - (請先閲讀背面之注意事項再填寫本頁)
經濟部中央樣準局員工消費合作社印製 A7 __B7五、發明説明（2 ) ,所以更趨困難。例如：某一晶片必須採用3 . 3 V的外 部電路，而可達成相同功能的其他晶片有時候卻必須採用 2.5V的外部電源。 傳統的晶片，尤其是對速度和峰值電流的要求較嚴格 的晶片，在於不同的外部電源下，並無法保證一定可以動 作。例如：被設計成以3.. 3V進行動作的晶片，爲了保 持較低的峰值電流，就必須採用較小的電晶體。但是， 3·3V的晶片設計，因爲外部電壓較高，所以均可符合 對於速度上的任何要求》相反地，被設計成以2 . 5 V進 行動作的晶片，如果想要提高動作速度的話，就必須採用 較大的電晶體。然而，2.5V的晶片設計，則因外部電 壓較低，所以應可符合對於晶片設計上的峰值電流之要求 〇 爲了顯示不同特性的電晶體，第1圖中係顯示出兩個 傳統的反相器1 a及1 b。反相器1 a係由：第1尺寸 3 a的N通道型金屬氧化物半導體（NMOS)電晶體 2a、及P通道型金靥氧化物半導體（PMOS)電晶體 4 a、及輸出端子5 a構成。反相器lb係由：第2尺寸 3b的NMOS電晶體2b、及PMOS電晶體4b、及 輸出端子5b構成，但是電晶體2b的尺寸3b大於電晶 體2 a的尺寸3 a »結果，反相器1 a較之反相器1 b有 較少電流通過，另外，如下所示般，反相器1b較之反相 器1 a更快速遷移。 第2圖和第3圖係顯示出兩個反相器1 a和1 b分別 (請先閲讀背面之注意^項再填寫本頁)
本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） 5 32S400 A7 B7 經濟部中央標準局貝工消費合作社印装 五、發明説明（3 ) 在於3 . 3V和2 · 5V時的動作。波形6v和6 i係分 別顯示以3 . 3 V進行動作的反相器1 a的輸出電壓和電 流。另外，波形7v和7 i係分別顯示以3 · 3V進行動 作的反相器1 b的輸出電壓和電流。同樣地，波形8 v和 8 i係分別顯示以2 · 5V進行動作的反相器1 a的輸出 電壓和電流，波形9乂和>丨係分別顯示以2.5V進 行動作的反相器1b的輸出電壓和電流。 就3. 3V的動作例而言，兩個反相器la、 lb係 具有分別如第2圖的電壓-時間波形6 v和7 v所示的時 序特性。但是，如第3圖所示，波形7 i所示的反相器 1 b的峰值電流遠大於波形6 i所示的反相器1 a的峰值 電流。因此，在於以3 · 3 V進行動作的晶片的設計上， 使用反相器1 a這一方因爲可減少峰值電流，因此較爲有 €1。 就2.5V的動作例而言，分別如第2圖的電壓-時 間波形9 v和8 v所示，反相器lb較之反相器1 a的動 作速度更快。但是，兩個反相器1 a、 1 b的電流波形 9I和8I均可達成非常低的峰值電流。因此，在於以 2·5V進行動作的晶片的設計上，使用反相器lb這一 方較爲有利。 【發明所欲解決之課題】 晶片設計者針對於複數種動作電壓的問題，係利用各 種方法加以解決。第一種解決方案，係提供不同的晶片設 (請先閲讀背面之注意事項再填寫本瓦) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6 A7 _B7 ___ 五、發明説明（4 ) 計，一個當作第1動作電壓所用者，另一個當作第2動作 電壓所用者。例如：在於第1晶片設計中，係採用低峰值 電流反相器1 a之類的閘供3 . 3V時的動作使用：而在 於第2晶片設計中，則採用高速反相器1 b之類的閘供 2.5V時的動作使用。但是，若採用這種複數晶片的設 計方式的話，不僅導致光軍成本的增加，也因爲必須個別 地設計各晶片而衍生出生產上的問題，以及因爲必須保持 各種設計的晶片的適當數量所衍生出來的物流上的問題等 ，不勝枚舉。 第二種解決方案，係提供可符合兩種動作電壓的特性 要求之單一晶片的設計。例如：可採用具有介於第1圖的 3 a和3 b之間的大小之新的反相器之晶片。如此一來， 雖然說是可達成單—晶片的設計，但是該晶片對於兩種動 作電壓的任何一方而言，均不是最佳化的設計。其結果， 生產上的良率較差，而且較之於被設計成特定動作電壓專 用的其他晶片的性能更差。 經濟部中央橾準局負工消費合作社印装 (請先閱讀背面之注意事項再填寫本頁) 因此，莫不期待能夠早日開發出可提供：具備有能夠 因應於加諸到晶片的不同電壓，無論就動作速度及/或峰 值電流各方面，均能對應地達到最大效率的邏輯電路之單 一晶片之系統和方法。 因此，本發明之目的，正是在於提供：可有效率且主 動地對應於不同動作電壓的邏輯電路之系統及方法。本發 明之前述及其他目的以及新穎特徵，將可由本發明的說明 書的記述以及附圖得知。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標隼局員工消費合作社印裝 A7 B7 五、發明説明（5 ) 【用以解決課題之手段】 茲簡單說明本案所揭示的發明之中，較具有代表性的 發明之概要如下： 亦即，在本發明的較佳實施形態中，邏輯電路係用以 驅動大容量的負荷者，係每含：具有較小之以低電流驅動 的電晶體組之第1驅動器、具有較大之高速電晶體組之第 2驅動器、以及連接在這兩個驅動器之間之附加性的電晶 體。該附加性的電晶體係可選擇性地切換成「爲了要提高 邏輯電路的動作速度的‘啓動（enable) ’」或「爲了要 減少邏輯電路的峰值電流的“非啓動（disable) ” j 。 該附加性的電晶體係根據“電壓偵測訊號”而被啓動，而 該電壓偵測訊號，當晶片的動作電壓爲低電位時，係具有 作用（active),當晶片的動作電壓爲高電位時則不具有 作用（inactive)。 本發明在技術上具有進步性之處，係在於：當在低動 作電壓的狀態，峰值電流並非最重要的時候，可藉由使用 與前述較小的電晶體組並聯動作的前述附加性的電晶體， 能夠提高電路的動作速度之點。 本發明在技術上具有進步性的其他方面，係在於：當 在高動作電壓的狀態，峰值電流非常重要的時候，可藉由 不使用前述附加性的電晶體，就讓電路進行動作，如此一 來，能夠減少電路所消耗的峰值電流。 本發明的其他有利點係在於：能夠達成針對於兩種不 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 i -8 - 經濟部中央標準局員工消费合作社印裝 A7 __B7 五、發明説明（6 ) 同的動作電壓均可達成最佳特性的單一電路。本案所揭示 的發明中，較具有代表性的發明之構成要件如下： 1.一種半導體記億體，其特徵爲： 該半導體記憶體具備了： 位元線對；及 複數條字元線；及 各自與前述位元線對的其中一方的位元線以及前述複 數條字元線的其中一條相連接的複數個記憶格子；及 含有一對PMO S電晶體及一對NMO S電晶體之感 應放大器，該感應放大器的各對電晶體係分別將源極共同 結合在一起，將汲極結合到前述位元線對，而且將閘極交 叉結合到該汲極；及 用來接受第1外部正電源電壓和第2外部正電源電壓 的其中一個電源電壓之第1外部端子；及 用來接受外部接地電源電壓之第2外部端子；及 具有被結合於前述一對PMO S電晶體的共同源極之 汲極和被結合於前述第1外部端子之源極之開關用 P Μ 0 S電晶體；及 具有被設在前述開關用PMO S電晶體的閘極和前述 第2外部端子之間的源極一汲極通道之第1驅動用電晶體 ;及 具有以並聯方式連接於前述第1驅動用電晶體的前述 源極-汲極通道之第2驅動用電晶體； 而前述第1外部正電源電壓係較之第2外部正電源電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -9 - οο 4 明 説明發五 端前 部動 外驅 1 將 第個 述一 前中 到其 應的 供體 被晶 壓電 電用 源動 電驅 正 2 部第 外和 , T* rH s inH Ml SO ΙΠΚ 電述述 S 上U 二υ 丄目 Ίππ 高當 ， 更 時 壓 子 端 部 外 IX 第 述 前 到 應 供 被 壓 ipr ，源 體電 晶正 電部 S 外 ο 2 Μ 第 Ρ 述 用前 關當 開 述 關 有 開 具 述 更 前 中 動 其 區， 起 瞪 JMC flHn 一 億 將 記 豊1 flB βΜη 晶 導 電 .半 用 之 勖 式 υππν - 3 驅 方 2 成 第。構 和體 1 1 晶第 第電述 述 S 前 前0對 ，Μ 針 時 Ρ . 子用 2 源 同用 共關 述開 前之 的極 體源 晶的 電子 S 端 0部 Μ 外 Ν 2 對第 一 述 述前 前到 到合 合結 結被 被和 有極 具汲 的 極 述體 r晶 和電 極用 閘動 的驅 體 3 晶第 電之 S 道 ο 通 Μ 極 Ν 汲 用 1 關極 開源 及述的 -’r間 體在之 晶設子 電被端 S 有部 0具外 Μ 1 Ν 第 及 述 前 的 體 晶 電 用 動 驅 3 第 述 前 於 接 .1 違 式 方 聯 並 以 有 具 電 用 nntn 區 4 第 之 道 通 極 汲 I 極 源 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 壓電 電用 源動 電驅 正 4 部第 外和 1 3 第第 述述rr 當 ， 時 子 端前 部動 外驅 1 將 第個 述一 前中 到其 1£7 • , ff* ΛΗ 體供體 晶被晶 端關 部開 外述^~~'r 第動 述驅 前起 到一 應將 供體 被晶 壓電 電用 ，源動 體電驅 晶正 4 電部第 S 外和 0 2 3 Μ 第第 Ν 述述 HU ϋ 月 Ίπε-"-no 關當 ， 開 時 述 子 爲 徵 特 其 置 裝 路 電 。 體 體積 晶體 電導 S 半 ο 種 Μ 1 Ν . 用 3 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 10 - A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（8 ) 1 1 該 半 導 體 積 體 電 路 係 含 有 ; 1 1 內 部 電 路 » 及 1 I 在 刖 述 端 子 與 > 刖 述 內 部 電 路 之 間 設 有 源 極 — 汲 極 通 路 r—N 請 1 1 之 先 1 第 1 Μ 0 S 電 晶 體 OS. : 及 閱 讀 1 具 有 用 以 將 驅 動 訊 號 供 應 給 、*-刖 述 第 1 Μ 〇 S 電 晶 體 IUZ. 的 背 之 1 閘 極 之 源 極 _ 汲 極 通 道 之 第 2 Μ 0 S 電 晶 體 ; 及 注 意 I 1 事 1 具 有 以 並 聯 方 式 連 接 到 前 述 第 2 Μ 0 S 電 晶 體 的 源 極 項 再 1 填 1 — 汲 極 通 道 之 源 極 — 汲 極 通 道 之 第 3 Μ 0 S 電 晶 體 ： 及 烏 本 頁 I 用 以 偵 測 出 刖 述 電 源 電 壓 的 電 位 是 第 1 電 壓 電 位 或 者 1 1 | 是 低 於 該 第 1 電 壓 電 位 之 第 2 電 壓 電 位 之 電 壓 偵 測 電 路 t 1 1 當 刖 述 電 源 電 壓 是 m 述 第 1 電 壓 電 位 時 > f- 刖 述 第 2 和 1 1 訂 1 第 3 Μ 0 S 電 晶 ΒΜΙ» 體 的 其 中 — 方 就 變 成 導 通 ( 0 N ) 狀 態 > 當 刖 述 電 源 電 壓 是 刖 述 第 2 電 壓 電 位 時 9 前 述 第 2 和 第 3 1 1 Μ 0 S 電 晶 體 均 愛 成 導 通 ( 〇 Ν ) 狀 態 〇 1 | 4 針 對 前 述 第 3 構 成 方 式 之 半 導 體 積 體 電 路 裝 置 其 中 1 决. -1 刖 述 內 部 電 路 係 包 含 感 應 放 大 電 路 » 而 刖 述 第 1 Μ 0 S 電 » 1 晶 體 係 將 前 述 電 源 電 壓 供 應 給 刖 述 感 rrtfj 應 放 大 電 路 〇 1 1 5 針 對 前 述 第 4 構 成 方 式 之 半 導 體 積 體 電 路 裝 置 其 中 I 1 w_. 刖 述 電 源 電 壓 係 正 電 源 電 壓 » 前 述 第 1 Μ 〇 S 電 晶 體 係 P 1 1 通 道 型 電 晶 體 9 | 6 針 對 > Λ» 刖 述 第 5 構 成 方 式 之 半 導 體 IUZ· 積 體 電 路 裝 置 » 其 中 I 刖 述 第 2 和 第 3 Μ 〇 S 電 晶 體 係 在 於 刖 述 第 1 Μ 〇 S 電 晶 1 1 I 體 的 閘 極 和 接 地 電 壓 端 子 之 間 具 有 源 極 — 汲 極 通 道 之 η 通 1 1 道 型 電 晶 體 〇 1 1 本紙張尺度適玥中國國家標準（CNS ) A4規格（210X 297公釐） -11 - A7 B7 經濟部中央標準局員工消費合作杜印製 五、 發明説明（ 9 ) - I 7 • 針 對 刖 述 第 6 構 成 方 式 之 半 導 體 積 體 電 路 裝 置 » 其 中 I I 前 述 接 地 電 壓 端 子 係 外 部 端 子 0 I | 8 一 種 半 導 體 積 體 電 路 裝 置 » 其 特 徵 爲 S 請 I 先 I 該 半 導 體 積 體 電 路 係 含 有 閲 背 I 用 以 接 受 第 1 電 源 電 壓 之 第 1 端 子 t 及 之 1 注 I 用 以 接 受 第 2 電 源 電 m 之 第 2 端 子 1 及 意 事 1 項 | 內 部 電 路 > 及 再 填 在 前 述 第 1 端 子 與 前 述 內 部 電 路 之 間 設 有 源 極 一 汲 極 % 本 丨 通 路 之 第 1 Μ 〇 S 電 晶 體 ttSZ· ; 及 1 1 在 f- 刖 述 第 1 Μ 0 S 電 晶 體 的 閘 極 與 刖 述 第 2 端 子 之 間 1 I 具 有 源 極 — 汲 極 通 道 之 第 2 Μ 〇 S 電 晶 體 ilXu ; 及 1 1 訂 具 有 以 並 聯 方 式 連 接 到 刖 述 第 2 Μ 〇 S 電 晶 體 的 源 極 1 — 汲 極 通 道 之 源 極 — 汲 極 通 道 之 第 3 Μ 0 S 電 晶 體 及 1 1 用 以 偵 測 出 前 述 第 2 電 源 電 壓 的 電 位 是 第 1 電 壓 電 位 1 1 或 者 是 低 於 該 第 1 電 壓 電 位 之 第 2 電 壓 電 位 之 電 壓 偵 測 電 1 路 t | 田 刖 述 第 2 電 源 電 壓 是 刖 述 第 1 電 壓 電 位 時 1 ^ r - 刖 述 第 1 1 | 2 和 第 3 Μ 〇 S 電 晶 體 的 其 中 一 方 就 變 成 導 通 ( 0 N ) 狀 1 1 態 > 當 Λ /. 刖 述 第 2 電 源 電 壓 是 Λ 刖 述 第 2 電 壓 電 位 時 • 、* -刖 述 第 1 1 2 和 第 3 Μ 0 S 電 晶 體 均 變 成 導 通 ( 0 N ) 狀 態 0 1 9 針 對 刖 述 第 8 構 成 方 式 之 半 導 體 積 體 電 路 裝 置 > 其 中 刖 述 內 部 電 路 係 包 含 感 應 放 大 電 路 > 而 j 刖 述 第 1 Μ 0 S 電 1 I 晶 體 係 將 ,\.Δφ 刖 述 第 1 電 源 電 壓 供 應 給 刖 述 感 應 放 大 電 路 0 1 1 1 1 0 • 針 對 、产· 刖 述 第 9 構 成 方 式 之 半 導 體 積 體 電 路 裝 置 負 I 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -12 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（10 ) 其中前述第1電源電壓係接地電壓，前述第1M0S電晶 體係η通道型電晶體。 1 1 .針對前述第1 0構成方式之半導體積體電路裝置， 其中前述第2電源電壓係正電源電壓，前述第2和第3 Μ 0 S電晶體係ρ通道型電晶體。 1 2 .針對前述第1 1構成方式之半導體積體電路裝置， 其中前述第2端子係外部端子。 13.—種半導體積體電路裝置，其特徵爲： 該半導體積體電路係含有： 用以接受電源電壓之端子；及 內部電路；及 在前述端子與前述內部電路之間設有源極一汲極通路 之第1M0S電晶體；及 具有用以將驅動訊號供應給前述第1M〇S電晶體的 閘極之源極-汲極通道之第2M0S電晶體；及 具有以並聯方式連接到前述第2Μ0 S電晶體的源極 -汲極通道之源極-汲極通道之第3M0S電晶體；及 可根據表示前述第1電源電壓的電位是第1電壓電位 或者是絕對值較低於該第1電壓電位之第2電壓電位的訊 號，來控制前述第2和第3 Μ 0 S電晶體之控制電路； 當前述電源電壓是前述第1電壓電位時，前述第2和 第3M0S電晶體的其中一方就變成導通（ON)狀態， 當前述電源電壓是前述第2電壓電位時，前述第2和第3 MOS電晶體均變成導通（ON)狀態》 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標隼局員工消費合作社印敢 A7 B7__ 五、發明説明（u ) 1 4 .針對前述第1 3構成方式之半導體積體電路裝置， 其前述內部電路係包含感應放大電路，而前述第1 MO S 電晶體係中將前述電源電壓供應給前述感應放大電路。 15.—種半導體積體電路裝置，其特徵爲： 該半導體積體電路係含有： 用以接受接地電位之第1端子；及 用以接受電源電壓之第2端子；及 內部電路；及 在前述第1端子與前述內部電路之間設有源極一汲極 通路之第1M0S電晶體；及 在於前述第1 MO S電晶體的閘極與前述第2端子之 間具有源極-汲極通道之第2M0S電晶體；及 具有以並聯方式連接到前述第2M0 S電晶體的源極 -汲極通道之源極-汲極通道之第3M0S電晶體；及 可根據表示前述電源電壓的電位是第1電壓電位或者 是絕對值較低於該第1電壓電位之第2電壓電位的訊號， 來控制前述第2和第3M0 S電晶體之控制電路； 當前述電源電壓是前述第1電壓電位時，前述第2和 第3M0S電晶體的其中一方就變成導通（ON)狀態， 當前述電源電壓是前述第2電壓電位時，前述第2和第3 MOS電晶體均變成導通（on)狀態。 1 6 _針對前述第1 5構成方式之半導體積體電路裝置， 其中前述內部電路係包含感應放大電路，而前述第1 Μ 0 S電晶體係將前述接地電位供應給前述感應放大電路 本紙張尺度適用中國國家標率（CNS ) Α4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
14 - 323400 A7 __B7五、發明説明（12 ) 經濟部中央標準局員工消费合作社印製 【發明之實施形態】 如前所述，第1圖、第2圖和第3圖分別顯示以往的 邏輯電路、及從這些電路的一種狀態遷移到其他狀態時的 電壓特性以及電流特性。. 而第4圖中的圖號10係代表可達成本發明的特徵的 積體電路裝置的第1實施形態》裝置1 0係使用正電源（ VDD)和負電源（VSS)，被設計成用來驅動大容量 性的負荷C。裝置1 〇係包含：輸入I N、輸出OUT、 兩個反相器驅動器11和12、 PMOS電晶體13以及 邏輯電路1 4。驅動器1 1的NMOS電晶體1 5爲了進 行高速動作，係將閘極寬度擴大。驅動器11所產生的電 流係如箭頭1 5 I所示。驅動器1 1的輸入節點η 1係被 反相器1 2和PMOS電晶體1 3所驅動。PMOS電晶 體13係和反相器12以並聯方式連接在一起，爲了達成 高速動作，係將寬度擴大。而反相器12的PMOS電晶 體1 6則爲了減少峰值電流而採用較小的閘極寬度。 Ρ Μ Ο S電晶體1 3係被邏輯電路1 4所控制，前述邏輯 電路14係具有兩個輸入（亦即，輸入Iν以及電壓電位 訊號V 1 )以及一個輸出節點η 2。 如第5圖所示，VI訊號的電位乃是回應於VDD動 作電壓者。特別是當VDD在於2.5V進行動作時， V 1訊號係爲"high” （以下簡稱爲Η )。相反地，當 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 15 - 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明（13 ) V D D在於3 . 3 V進行動作時，V 1訊號係爲“丨〇w” (以下簡稱爲L)。關於用來產生V1訊號的各種電路， 稍後將佐以第14圖至第18圖予以詳細說明。 此處，如第4圖〜第6圖所示，當進行動作時，如果 VDD爲3 . 3V的話，VI訊號爲L (參考第5圖）， 而輸出節點η 2則仍然保持爲Η。其結果，PMO S電晶 體1 3仍然保持在不具有作用（inactive)的狀態，並未 驅動輸入節點nl»在這個動作中，只有以PMOS電晶 體1 6驅動輸入節點η 1，因此輸入節點η 1的遷移時間 t1較長。所以NMOS電晶體15逐漸增加通過電流 1 5 i的能力，電流1 5 i將抵達峰值電流的電位 I P ( 1 )。 當VDD以2 · 5V進行動作時，VI訊號爲Η (高 電位；請參考第5圖）。其結果，在於輸出節點η 2處的 訊號係追隨於輸入訊號IN, PMOS電晶體13變成作 用狀態（active)，而與電晶體1 6並聯地驅動該輸入節 點η 1 。在這個動作中，以利用p Μ ◦ S電晶體1 6以及 PMOS電晶體1 3兩個一起驅動輸入節點η 1，所以在 於輸入節點η 1處的訊號的遷移時間t 2。因此， NMOS電晶體15流通電流15I的能力即時地增加， 而到達電流15I的峰值電流的電位Ip(2)。 如第7圖所示，圖號20係代表可達成本發明的特徵 之積體電路裝置的第2實施形態。裝置2 0係2 5 6 Mb i t的動態隨機存取記億體（DRAM),係利用傳 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 钉 A7 B7 經濟部中央標準局員工消費合作社印製 五、- 發明説明（14 ) 1 I 統 的 互 補 型 金 屬 氧 化 物 半 導 體 ( C Μ 0 S ) 的 技 術 所 達 成 ( I 者 〇 但 是 > 本 發 明 並 不 限 定 於 使 用 D R A Μ } 或 者 使 用 1 1 | C Μ 〇 S 〇 本 發 明 亦 可 適 用 於 採 用 各 種 技 術 的 許 多 其 他 的 斗 1 1 裝 置 〇 先 閱 I 讀 1 | 裝 置 2 0 係 包 含 許 多 個 控 制 訊 號 接 點 以 及 電 源 接 點 〇 背 面 1 1 之 I 1 以 下 ♦ 將 這 些 接 點 均 稱 之 爲 外 部 端 子 〇 控 制 訊 號 接 點 係 包 注 意 1 | 事 1 含 • 行 位 址 閃 控 ( R A S ) 接 點 2 2 a 列 位 址 閃 控 ( 項 再 1 填 L· C A S ) 接 點 2 2 b 、 以 及 一 群 位 址 接 點 2 2 C 2 2 f 寫 本 百 •1 係 分 別 連 接 到 外 部 的 控 制 器 ( 未 圖 示 ) 〇 電 源 接 點 係 包 1 1 I 含 : 正 電 源 ( V D D ) 接 點 2 2 S 和 接 地 電 源 ( V S S ) 1 1 I 接 點 2 2 h 9 各 白 連 接 到 分 別 與 之 對 應 的 外 部 電 源 ( 未 lts»l 圖 1 1 訂 1 示 ) 〇 裝 置 2 0 又 包 含 一 組 記 億 格 子 的 陣 列 塊 及 列 解 碼 器 2 4 a 、 行 解 碼 器 2 4 b 之 類 的 一 群 主 位址 解 碼 器 〇 1 1 陣 列 塊 係 根 據 連 白 接 點 2 2 a 2 2 f 的 訊 m » 經 由 主 位 1 | 址 解 碼 器 2 4 a \ 2 4 b 而 被 選 擇 〇 陣 列 塊 2 3 雖 然 是 用 1 來 代 表 其 餘 的 陣 列 塊 9 但 是 係 被 分 割 成 更 多 的 副 陣 列 第 » I 7 圖 中 的 圖 號 2 5 就 是 代 表 ___. 個 副 陣 列 〇 1 1 在 於 其 餘 的 詳 細 說 明 之 部 分 將 說 明 副 陣 列 2 5 以 及 1 1 與 該 副 陣 列 相 關 聯 的 少 數 的 位 元 和 電 路 0 但 是 關 於 副 陣 1 1 列 2 5 、 該 副 陣 列 的 各 個 位 元 、 該 副 陣 列 的 週 邊 電 路 的 說 1 明 則 爲 了 簡 化 起 見 » 僅 僅 針 對 其 中 數 個 予 以 說 明 0 因 此 1 » 以 下 的 說 明 係 將 本 發 明 的 較 佳 實 施 形 態 予 以 單 純 化 後 的 1 1 例 子 > 係 用 以 舉 例 說 明 本 發 明 9 並 非 據 以 限 定 本 發 明 僅 止 1 1 1 於 ia 起 說 明 例 而 已 〇 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -17 - 經濟部中央標準局員工消費合作社印製 Μ _Β7_____ 五、發明説明（15 ) 如第8圖所示，副陣列2 5的各個位元係和以往同樣 地被字元線所選擇。例如：位元2 7 a〜2 7 h係被橫斷 在副陣列2 5上的第1和第2字元線WL 1、WL 2所選 擇。而且，和以往同樣地，副陣列2 5的各位元係將位元 線往感應放大器領域2 8驅動。例如：位元2 7 a係驅動 第1位元線BL1，位元2 713係驅動第2位元線812 。較佳的實施形態爲：感應放大器領域2 8係具有1 2 8 個相同的感應放大器電路。電路3 0 a和電路3 〇 b係顯 示這種感應放大器電路的兩個代表例，而剩下來的1 2 6 個感應放大器電路則集合地以方塊3 0 c和3 0 d來表示 。感應放大器電路3 0 a係具有：兩個NMOS電晶體 38a、 38b和兩個PMOS電晶體40a、 40b。 如圖所示，這些電晶體係連接在兩條位元線BL1和 BL2之間。總共4個電晶體38a、 38b、 40a、 40b爲了要收容來自位元線BL1和BL2的訊號，係 以傳統的鎖存方式交叉結合在一起。其餘的感應放大器 3 0 b〜3 0 d也具有和前述的電晶體相同的電晶體。 感應放大電路3 0 a雖然是根據兩個鎖存啓動訊號 SDN和SDP才具有作用，這些訊號分別流到NMOS 電晶體38a、 38b以及PMOS電晶體40a、 4 0 b »除了感應放大電路3 0 a的電晶體之外，訊號 5 D N和s D P也又流到感應放大電路3 0 b以及其餘的 1 2 6個同樣的感應放大電路3 0 c〜3 0 d,結果，將 會承擔較大容量性的負荷。 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 、-=5 經濟部中央標準局員工消费合作社印製 A7 ___B7_ 五、發明説明（16 ) 如第9圖所示，訊號SDN和SDP係由邏輯電路 42所產生。電路42係具有：兩個輸入訊號，亦即VI 訊號（參考第5圖）以及感應放大器啓動用（SAE)訊 號。SAE訊號係以往的感應放大器啓動用訊號，用來使 配置在感應放大器領域2 8的感應放大器具有作用（ active)。此外，電路4_2更具有：兩個PMOS電晶體 4 4a, 44b、兩個 NMOS 電晶體 46a, 46b、 四個反相器4 8 a〜4 8 d、以及一個雙输入的NAND 閘5 0。NMO S電晶體4 6 a係以並聯方式連接到反相 器48a內的驅動用MOS電晶體Ql,PMOS電晶體 4 4 b係以並聯方式連接到反相器4 8 d內的驅動用 MO S電晶體Q 2。反相器4 8 a和4 8 d內的驅動用 MOS電晶體Ql、 Q2的尺寸大小已經針對3.3V的 動作電壓進行過最佳化》此外，電路42係具有4個節點 ，分別被標註Nl、 N2、 N3、 N4的符號。這些節點 係用來說明電路42的動作，將佐以第1〇圖和第11圖 予以說明。 電路4 2係利用與先前在第4圖所說明過的同樣是由 VDD和VSS電源所供電》此外，利用第2正周邊（ VPER I )電源將電力供應到電路42。VPER I電 源係利用傳統的電壓整流器所產生，用以將電源供應給 D RAM的週邊電路》在這個較佳實施形態中雖然是使用 兩個正電源VDD和VPRE I，但是這純粹僅爲設計上 的選擇事項，電路42無論將兩者中的哪一個或者兩個正 L張尺度適用中S @家標準（CNS ) A4規格(2丨GX 297公慶) (請先閲讀背面之注意事項再填寫本頁) 訂 19 - 經濟部中央標準局員工消費合作社印裝 A7 __B7__ 五、發明説明（17 ) 電源以各種排列方式來使用，均可獲得本發明的功效。以 下，說明利用VDD來取代VPERI的情況。 第1 0圖和第1 1圖分別顯示出在2 . 5V和3 . 3 V時的電路42 (第9圖）的動作之時序圖。訊號SAE 、SDP及SDN對於兩種動作電壓電位而言，係爲相同 的時序，係有別於VI訊號。相對地，在於節點Ν1、 Ν2、 Ν3和Ν4的訊號則是依存於VI訊號eVDD爲 2· 5V時，VI訊號保持於Η狀態（第5圖），在節點 Ν2和Ν3處的訊號則是如第10圖所示般地，配合 S A Ε的輸入而導致Η和L發生遷移。其結果，電晶體 4 6 a和44b (第9圖）則配合SAE的輸入產生on 和OFF的遷移，藉此，各反相器48a和48d的有效 大小將會增加，反相器大小將會被最佳化以配合2 . 5 V 的動作。但是，如第11圖所示，當VDD爲3.3V時 ，V 1訊號係維持在L的狀態，而在節點N 2和N 3處的 訊號係分別維持在Η和L狀態。其結果，電晶體4 6 a和 44b (第9圖）係維持在〇FF狀態，反相器的大小係 維持在可配合3·3V動作的最佳化大小。 如此一來，電路4 2在於低電壓（2 · 5V)動作期 間係可維持高速動作狀態，在高電壓（33v)動作期 間係可維持較低峰值電流的狀態。如第9圖和第1 2圖所 示，當VDD爲2 · 5V時（VI爲H)，將反相器 4 8 a和NMO S 4 6 a組合在一起的結果’位於節點 N 1處的訊號從Η遷移到L所費的遷移時間5 2係如波形 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公廣） (請先閱讀背面之注意事項再填寫本頁) 訂 -20 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 18 ) 1 I 5 4 所 示 * 係 非 常 短 0 在 於 節 點 Ν 4 處 的 訊 號 的 遷 移 時 間 1 | ( 未 圖 示 ) 也 因 爲 將 反 相 器 4 8 d 和 P Μ 0 S 電 晶 體 1 I 4 4 b 組 合 在 一 起 的 緣 故 » 也 是 非 常 短 9 此 外 » V D D 爲 請 1 1 | 3 • 3 V 時 ( V 1 爲 L ) ♦ 位 於 節 點 N 1 處 的 訊 號 從 Η 遷 先 閱 讀 1 1 移 到 L 所 費 的 遷 移 時 間 5 6 係 如 波 形 5 8 所 示 > 雖 然 只 是 背 之 1 1 利 用 反 相 器 4 8 a 進 行 驅 m » 但 是 卻 是 非 常 短 0 在 於 節 點 注 意 事 I I N 4 處 的 訊 號 的 遷 移 時 間 ( 未 圖 示 ) 雖 然 也 只 是 利 用 反 相 項 再 填 I L 器 4 8 d 進 行 驅 動 » 但 是 卻 也 是 非 常 短 0 寫 本 頁 丨 如 第 9 圖 和 第 1 3 圖 所 示 » V D D 爲 2 5 V 時 ( I 1 V 1 爲 Η ) > 利 用 S D P 訊 號 來 測 定 後 以 波 形 6 2 來 顯 示 1 I 出 來 的 峰 值 電 流 6 0 » 即 使 反 相 器 4 8 a 和 N Μ 0 S 電 晶 1 1 訂 nut* 體 4 6 a 兩 者 均 . 起 動 作 » 依 然 維 持 較 低 的 峰 值 電 流 0 利 1 用 S D N 訊 來 測 定 的 峰 值 電 流 ( 未 圖 示 ) ) 即 使 反 相 器 1 1 4 8 d 和 P Μ 0 S 電 晶 體 4 4 b 兩 者 均 一 起 動 作 » 依 然 維 1 1 持 較 低 的 峰 值 電 流 0 此 外 t 當 V D D 爲V· ! V時 〔 1 V 1 爲 L ) > N Μ 〇 S 電 晶 體 4 6 a 將 失 去 驅 動 電 流 的 能 \ I 力 9 所 以 利 用 S D P 訊 號 來 測 定 後 以 波 形 6 6 來 顯 示 出 來 1 1 I 的 峰 值 電 流 6 0 t 依 然 維 持 較 低 的 峰 值 電 流 〇 同 樣 地 f 1 1 P Μ 0 S 電 晶 體 4 4 b 將 失 去 驅 動 電 流 的 能 力 > 所 以 利 用 1 1 S D N 訊 號 來 測 定 的 峰 值 電 流 ( 未 圖 示 ) » 依 然 維 持 較 低 1 的 峰 值 電 流 0 | 此 外 * -frrr. 撕 論 V D D 電 位 如 何 變 化 » 均 使 用 一 定 的 1 I V Ρ E R I 時 ， 就 不 必 進 行 P Μ 〇 S 電 晶 體 4 4 b 的 〇 N 1 I / 0 F F 控 制 0 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -21 - 經濟部中央標準局貝工消費合作社印製 A7 _ B7 五、發明説明（19 ) 在本發明的第1和第2實施形態的兩者之中，係使用 如第5圖所示的V 1訊號來表示電源動作電位。至於用來 產生VI訊號的電路則是爲了簡化說明起見，並未加以圖 示。但是，爲了產生VI訊號起見，也可以包含許多各種 控制電路，茲佐以第14圖至第18圖說明其中四個例子 如下。 _ 如第1 4圖所示，係可使用小型的單晶片唯讀記億體 (ROM)來產生VI訊號。基於這個電路的考量，係在 於DRAM2 0 (第7圖）上設有其他的外部接點（未圖 示），可用來從外部選擇這個ROM。這個ROM係可設 定成：當存放在其位址的位元爲Η亦即邏輯值爲1時，將 形成VI訊號供3 . 3V的動作使用，當當存放在其位址 的位元爲L亦即邏輯值爲〇時，將形成VI訊號供2.5 V的動作使用。 如第1 5圖所示，係可採用組入有熔絲的電路來產生 VI訊號。這種實施形態時，若爲只可適用於3 . 3V的 晶片的話，將會令熔絲F1熔斷，這個時候的VI將一直 保持在L狀態。此外，若爲只可適用於2.5V的晶片的 話，則將會保持熔絲F1不熔斷，此時的VI將一直保持 在Η狀態。 如第1 6圖所示，係可利用第1電源電壓偵測電路來 產生VI訊號。第1基準電壓Vr e f係被設計成一直保 持在1 · 4 V以當成兩個二極體之間的電壓下降量。因此 ，當VDD較2 8爲低時，V2較1 · 4V更低，其結 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-22 - A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明（20 ) 1 1 果 V 1 變 成Η 狀 態 〇 當 V D D 較 2 • 8 V 更 高 時 » V 2 較 1 1 1 4 V 更高 » V 1 變 成 L 狀 態 〇 1 | 如 第 17 圖 和 第 1 8 圖 所 示 ， 可 利 用 第 2 電 源 電 壓 偵 請 1 I 測 電 路 產 生V 1 訊 號 0 訊 號 S I G 係 被 輸 入 到 第 1 和 第 2 先 閲 讀 ‘1 1 延 遲 電 路 7〇 7 2 9 第 1 延 遲 電 路 7 0 係 由 呈 串 聯 的 反 背 ώ 之 1 相 器 ( 未 圖示 ) 所 構 成 其 輸 出 則 是 連 接 到 正 反 器 7 4 的 注 意 事 1 1 其 中 — 個 輸入 A 1 0 第 2 延 遲 電 路 7 2 係 由 R 一 C 電 路 ( 項 再 填 1 L 未 圖 示 ) 所構 成 » 其 輸 出 則 是 連 接 到 正 反 器 7 4 的 第 2 個 寫 本 頁 丨 输 入 B 1 。第 2 延 遲 電 路 7 2 係 被 設 計 成 /m*- 撕 論 V D D 電 壓 V_^ 1 I 電 位 爲 何 ，均 可 產 生 -. 定 的 延 遲 〇 另 外 > 第 1 延 遲 電 路 ! 1 I 7 0 係 被 設計 成 讓 第 2 延 遲 電 路 7 2 所 產 生 的 延 遲 隨 著 1 1 路 訂 V D D 的 電壓 電 位 而 變 化 〇 第 1 和 第 2 延 遲 電 7 0 1 7 2 » 係 如第 1 8 圖 所 示 » 係 被 設 計 成 可 產 生 與 V D D 爲 1 1 2 8 V 時相 同 的 延 遲 0 其 結 果 > 若 V D D 較 2 8 V 更 1 1 低 的 話 VI 訊 號 被 驅 動 成 Η 狀 態 9 V D D 較 2 8 V 更 1 高 的 話 > VI 訊 號 被 驅 動 成 L 狀 態 〇 i I 以 上 ，係 根 據 實 施 形 態 具 體 ns. 地 說 明 由 本 發 明 人 所 開 發 1 1 1 的 發 明 > 但是 本 發 明 並 不 限 定 於 、*-刖 述 的 實 施 形 態 > 只 要 在 1 1 不 超 越 其 要旨 的 範 圍 內 所 爲 之 各 種 變 化 當 然 亦 屬 可 能 0 此 1 1 外 » 亦 可 因不 同 的 場 合 * 僅 採 用 本 發 明 中 的 某 起 特 徵 而 | 不 採 用 本 發明 中 的 其 他 特 徵 9 I 例 如 :第 1 4 1 ca,| 圖 至 第 1 8 圖 的 控 制 電 路 亦 可 設 計 成 能 1 1 夠 適 應 Γ 用來 改 變 邏 輯 電 路 時 所 需 的 其 他 條 件 J 來 取 代 適 I 1 應 厂 不 同 的動 作 電 壓 J 〇 此 外 » 在 不 改 變 本 發 明 的 範 圍 的 1 1 本紙張尺度通用中國國家標準（CNS ) A4規格（210X 297公釐） -23 - 經濟部中央搮準局員工消費合作社印製 A7 B7 五、發明説明（21 ) 條件下，亦可附加性地或者替代性地設置緩衝器、龌動器 以及其他的電路。因此，本案的申請專利範圍係應該以整 合本發明的範圍的方法來加以解釋。 【發明之效果】 茲簡單地說明：根據本案所揭示的發明當中較具有 表性的發明所能夠獲得的效果如下： (1) 在較低動作電壓的狀態，峰值電流並非最重g 的時候，可藉由使用與前述較小的電晶體組並聯動作的前 述附加性的電晶體，能夠提高電路的動作速度。 (2) 在高動作電壓的狀態，峰值電流非常重要的時 候，可藉由不使用前述附加性的電晶體，就讓電路進行動 作，如此一來，能夠減少電路所消耗的峰值電流。 (3) 能夠達成針對於兩種不同的動作電壓均可達成 最佳特性的單一電路。 【圖面之簡單說明】 第1圖A係以往的反相器的詳細電路圖。 第1圖B係以往的反相器的詳細電路圖。 第2圖係第1圖的以往的反相器的電壓—時間特性圖 〇 第3圖係第1圖的以往的反相器的電流—時間特性圖 〇 第4圖係本發明的第1實施形態的電路之電路圖。 私纸張尺度適用中國國家標準（CNS ) A4規格（21〇>< 297公釐） 請先聞讀背面之注意事項再填寫本頁) 訂 -24 - A7 B7 323400 五、發明説明（22 第5圖係與爲了要達成本發明而採用的動作電壓有關 的V1電壓訊號的圖表》 (請先閱讀背面之注意事項再填寫本頁} 第6圖係第4圖的電路之時序圖。 第7圖係本發明的第2實施形態的D RAM的簡化方 塊圖β 第8圖係將含有感應放大電路之第7圖的DRAM的 副陣列簡化後的方塊圖。 第9圖係使用於第7圖的D RAM的本發明的邏輯電 路的詳細電路圖。 第10圖係使用2 _ 5V的電源時的第9圖的邏輯電 路的時序圖。 第1 1圖係使用3 . 3V的電源時的第9圖的邏__ 路的時序圖。 第12圖係顯示第9圖的邏輯電路的電壓〜時間 的圖表。 第13圖係顯示第9圖的邏輯電路的電流〜時胃#% 的圖表。 經濟部中央標攀局員工消費合作社印裝 第1 4圖係可達成要產生第5圖的V 1電壓訊@ § 的的電路之第1實施形態。 第1 5圖係可達成要產生第5圖的V 1電壓訊 的的電路之第2實施形態。 第1 6圖係爲了要產生第5圖的V 1電壓訊號之電_ 電源偵測電路之第1實施形態。 第1 7圖係爲了要產生第5圖的VI電壓訊號之電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -25 - 經濟部中央標準局員工消費合作社印製 A7 _B7 五、發明説明（23 ) 電源偵測電路之第2實施形態。 第1 8圖係顯示第1 7圖的兩個延遲電路的電源電壓 -延遲時間的圖表。 【圖號說明】 1 0 :積體電路裝置. 11、 1 2 :反相器驅動器 13、 1 6 : P Μ 0 S 電晶體 1 4 邏輯電路 1 5 N M 0 S 電晶體 2 0 DR A Μ (積體電路裝置） 2 2 a :R A S 接點 2 2 b :C A S 接點 2 2 c 〜2 2 f :位址接點 2 2 g 、2 2 h :電源接點 2 3 陣列塊 2 4 a :列解碼器 2 4 b :行解碼器 2 5 副陣列 2 7 a 〜2 7 h : 位元 2 8 感應放大器領域 3 0 a 〜3 0 d :感應放大電路 3 8 a 、3 8 b :N Μ 0 S電晶體 4 0 a 、4 0 b :Ρ Μ 0 S電晶體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
A7 B7 五、發明説明（24 ) 4 2 :邏輯電路 44a、 44b: PMOS電晶體 46a、 46b: NMOS電晶體 48 a〜48 d:反相器 5 0 : N A N D 閘 70、72:延遲電路 7 4 :正反器 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 27 -