KR970060209A

KR970060209A - 다른 전원전압에 대응하는 반도체 집적회로장치

Info

Publication number: KR970060209A
Application number: KR1019960076672A
Authority: KR
Inventors: 다케사다 아키바; 히로시 오토리; 고로 기츠카와; 마사유키 나카무라; 히데오 스나미; 히스롭 A.
Original assignee: 가나이 츠토무; 히다치세사쿠쇼 가부시키가이샤; 힐러 윌리엄 E.; 텍사스 인스투루먼트 인코포레이티드
Priority date: 1996-01-16
Filing date: 1996-12-30
Publication date: 1997-08-12
Also published as: US6028800A; JPH09198865A; TW323400B

Abstract

다른 동작전압에 적응하기 위한 인에이블 논리회로의 시스템 및 방법에 관한 것으로서, 다른 동작전압에 유리하게 적응하는 논리회로를 위한 시스템 및 방법을 제공하기 위해, 논리회로는 큰 용량성 부하를 구동하도록 실현한 것이고, 작은 저전류 구동의 트랜지스터쌍을 갖는 제1 드라이버, 큰 고속트랜지스터쌍을 갖는 제2 드라이버 및 이들 2개의 드라이버 사이에 접속된 부가적인 트랜지스터를 포함하는 것이고, 부가적인 트랜지스터는 논리회로의 동작속도를 향상하기 위해 인에이블로 하는 것, 또 논리회로의 피크전류를 감속시키기 위해 디스에이블로 하는 것이 선택적으로 가능하며, 부가적인 트랜지스터는 전압검출신호에 의해 인에이블로 되고, 전압검출신호는 칩의 동작전압이 저레벨일 때 활성으로 되고 칩의 동작전압이 고레벨일 때 비활성으로 되는 구성으로 하였다. 이러한 구성에 의해, 회로의 동작속도를 향상시킬 수 있고, 회로가 소비하는 피크전류를 감소시킬 수 있으며, 2개의 다른 동작전압에 대해서 최적인 특성을 실현하는 단일 회로를 실현가능하게 할 수 있다는 효과가 있다.

Description

다른 전원전압에 대응하는 반도체 집적회로장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 본 발명의 제1 실시 형태의 회로의 회로도.

제7도는 본 발명의 제2 실시 형태의 DRAM의 간략화된 블럭도.

제8도는 센스앰프회를 포함하는 제7도의 DRAM의 서브어레이의 간략화된 블럭도.

Claims

비트선쌍, 여러개의 워드선, 각각이 상기 비트선쌍의 한쪽의 비트선 및 상기 여러개의 워드선의 1개에 접속된 여러개의 메모리셀, 1쌍의 PMOS 트랜지스터 및 1쌍의 NMOS 트랜지스터를 포함하는 센스앰프로서, 트랜지스터의 각쌍은 각각 소오스가 공통으로 결합되고 드레인이 상기 비트선상에 결합되고 또 게이트가 이 드레인에 교차결합되어 있는 센스앰프, 제1 외부 정전원전압 및 제2 외부 정전원전압의 1개를 받기 위한 제1 외부단자, 외부 접지전원전압을 받기 위한 제2 외부단자, 상기 1쌍의 PMOS 트랜지스터의 공통 소오스에 결합된 드레인과 상기 제1 외부단자에 결합된 소오스를 갖는 스위치 PMOS 트랜지스터, 상기 스위치 PMOS 트랜지스터의 게이트와 상기 제2 외부단자 사이에 마련된 소오스-드레인 통로를 갖는 제1 구동 트랜지스터 및 상기 제1 구동 트랜지스터의 상기 소오스-드레인 통로에 병렬로 접속된 소오스-드레인 통로를 갖는 제2 구동 트랜지스터를 갖고, 상기 제1 외부 전원전압은 제2 외부 정전원전압보다 높은 전압이고, 상기 제1 외부 정전원전압이 상기 제1 외부단자에 공급되는 경우에 상기 제1 및 제2 구동 트랜지스터의 1개가 상기 스위치 PMOS 트랜지스터를 구동하고, 상기 제2 외부 정전원전압이 상기 제1 외부단자에 공급되는 경우에 상기 제1 및 제2 구동 트랜지스터의 양쪽이 상기 스위치 PMOS 트랜지스터를 구동하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 1쌍의 NMOS 트랜지스터의 상기 공통소오스에 결합된 드레인과 상기 제2 외부단자에 결합된 소오스를 갖는 스위치 NMOS 트랜지스터, 상기 스위치 NMOS 트랜지스터의 게이트와 상기 제1 외부단자 사이에 마련된 소오스-드레인 통로를 갖는 제3 구동 트랜지스터 및 상기 제3 구동 트랜지스터의 상기 소오스-드레인 통로에 병렬로 접속된 소오스-드레인 통로를 갖는 제4 구동 트랜지스터를 더 갖고, 상기 제1 외부 정전원전압이 상기 제1 외부단자에 공급되는 경우에 상기 제3 및 제4 구동 트랜지스터의 1개가 상기 스위치 NMOS 트랜지스터를 구동하고, 상기 제2 외부 정전원전압이 상기 제1 외부단자에 공급되는 경우에 상기 제3 및 제4 구동 트랜지스터의 양쪽이 상기 스위치 NMOS 트랜지스터를 구동하는 것을 특징으로 하는 반도체 메모리.
전원전압을 받는 단자, 내부회로, 상기 단자와 상기 내부회로 사이에 소오스-드레인 통로가 마련되는 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트에 구동신호를 공급하기 위한 소오스-드레인 통로를 갖는 제2 MOS 트랜지스터, 상기 제2 MOS 트랜지스터의 소오스-드레인 통로와 병렬로 접속되는 소오스-드레인 통로를 갖는 제3 MOS 트랜지스터 및 상기 전원전압의 레벨이 제1 전압레벨인지 이 제1 전압레벨보다 낮은 제2 전압레벨인지를 검출하는 전압검출회로를 포함하고, 상기 전원전압이 상기 제1 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터의 한쪽이 온상태로 되고, 상기 전원전압이 상기 제2 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터가 모두 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
제 3항에 있어서, 상기 내부회로는 센스앰프회로를 포함하고, 상기 제1 MOS트랜지스터는 상기 센스앰프 회로에 대해서 상기 전원전압을 공급하는 것을 특징으로 하는 반도체 집적회로장치.
제4항에 있어서, 상기 전원전압은 정의 전원전압이고, 상기 제1 MOS 트랜지스터는 p채널형 트랜지스터인 것을 특징으로 하는 반도체 집적회로장치.
제5항에 있어서, 상기 제2 및 제3 MOS 트랜지스터는 상기 제1 MOS 트랜지스터의 게이트와 접지전압단자 사이에 소오스-드레인 통로를 갖는 n채널형 트랜지스터인 것을 특징으로 하는 반도체 집적회로장치.
제6항에 있어서, 상기 단자는 외부단자인 것을 특징으로 하는 반도체 집적회로장치.
제1 전원전압을 받는 제1 단자, 제2 전원전압을 받는 제2 단자, 내부회로, 상기 제1 단자와 상기 내부회로 사이에 소오스-드레인 통로가 마련되는 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트와 상기 제2 단자 사이에 소오스-드레인 통로를 갖는 제2 MOS 트랜지스터, 상기 제2 MOS 트랜지스터의 소오스-드레인 통로와 병렬로 접속되는 소오스-드레인 통로를 갖는 제3 MOS 트랜지스터 및 상기 제2 전원전압의 레벨이 제1 전압레벨인지 이 제1 전압레벨보다 낮은 제2 전압레벨인지를 검출하는 전압검출회로를 포함하고, 상기 제2 전원전압이 상기 제1 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터의 한쪽이 온상태로 되고, 상기 전원전압이 상기 제2 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터가 모두 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
제8항에 있어서, 상기 내부회로는 센스앰프회로를 포함하고, 상기 제1 MOS 트랜지스터는 상기 센스앰프회로에 상기 제1 전원전압을 공급하는 것을 특징으로 하는 반도체 집적회로장치.
제9항에 있어서, 상기 제1 전원전압은 접지전압이고, 상기 제1 MOS 트랜지스터는 n채널형 트랜지스터인 것을 특징으로 하는 반도체 집적회로장치.
제10항에 있어서, 상기 제2 전원전압은 정의 전원전압이고, 상기 제2 및 제3 MOS 트랜지스터는 p채널형 트랜지스터인 것을 특징으로 하는 반도체 집적회로장치.
제11항에 있어서, 상기 제2 단자는 외부단자인 것을 특징으로 하는 반도체 집적회로장치.
전원전압을 받는 단자, 내부회로, 상기 단자와 상기 내부회로 사이에 소오스-드레인 통로가 마련되는 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트에 구동신호를 공급하기 위한 소오스-드레인 통로를 갖는 제2 MOS 트랜지스터, 상기 제2 MOS 트랜지스터의 소오스-드레인 통로와 병렬로 접속되는 소오스-드레인 통로를 갖는 제3 MOS 트랜지스터 및 상기 전원전압의 레벨이 제1 전압레벨인지 이 제1 전압레벨보다 절대값적으로 낮은 제2 전압레벨인지를 나타내는 신호에 따라서 상기 제2 및 제3 MOS 트랜지스터를 제어하는 제어회로를 포함하고, 상기 전원전압이 상기 제1 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터의 한쪽이 온상태로 되고, 상기 전원전압이 상기 제2 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터가 모두 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
제13항에 있어서, 상기 내부회로는 센스앰프회로를 포함하고, 상기 제1 MOS 트랜지스터는 상기 센스앰프회로에 대해서 상기 전원전압을 공급하는 것을 특징으로 하는 반도체 집적회로장치.
접지전위를 받는 제1 단자, 전원전압을 받는 제2 단자, 내부회로, 상기 제1 단자와 상기 내부회로 사이에 소오스-드레인 통로가 마련되는 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 게이트와 상기 제2 단자 사이에 소오스-드레인 통로를 갖는 제2 MOS 트랜지스터, 상기 제2 MOS 트랜지스터의 소오스-드레인 통로와 병렬로 접속되는 소오스-드레인 통로를 갖는 제3 MOS 트랜지스터 및 상기 전원전압의 레벨이 제1 전압레벨인지 이 제1 전압레벨보다 절대값적으로 낮은 제2 전압레벨인지를 나타내는 신호에 따라서 상기 제2 및 제3 MOS 트랜지스터를 제어하는 제어회로를 포함하고, 상기 전원전압이 상기 제1 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터의 한쪽이 온상태로 되고, 상기 전원전압이 상기 제2 전압레벨인 경우에 상기 제2 및 제3 MOS 트랜지스터가 모두 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
제15항에 있어서, 상기 내부회로는 센스앰프회로를 포함하고, 상기 제1 MOS 트랜지스터는 상기 센스앰프회로에 대해서 상기 접지전위를 공급한 것을 특징으로 하는 반도체 집적회로장치
2개의 전원레벨에서 동작할 수 있는 논리회로의 특성을 조절하기 위한 제어회로로서, 전원검출부와 이 논리회로에 병렬로 접속된 트랜지스터를 갖고, 상기 논리회로가 제1 전원레벨에서 동작하는 경우에 상기 트랜지스터가 이 논리회로의 특성을 조절하는 것인 것을 특징으로 하는 논리회로의 특성을 조절하기 위한 제어회로.
제17항에 있어서, 상기 특성이 동작속도인 것을 특징으로 하는 제어회로.
제17항에 있어서, 상기 특성이 피크전류인 것을 특징으로 하는 제어회로.
제17항에 있어서, 상기 논리회로의 특성이 제2 전원레벨에서 동작하는 경우에 이 제2 전원레벨에 대응해서 설정되고 상기 트랜지스터에 의해 조절되는 경우에 상기 제1 전원레벨에 대응해서 설정되는 것을 특징으로 하는 제어회로.
제17항에 있어서, 제2 트랜지스터에 의한 상기 논리회로의 특성의 조절을 금지 또는 허가할 수 있는 신호를 상기 전원검출부가 생성하는 것인 것을 특징으로 하는 제어회로.
제 20항에 있어서, 신호가 2개인 전원레벨에 응답해서 생성되는 것을 특징으로 하는 제어회로.
제20항에 있어서, 신호가 2개인 전원레벨의 1개에 설정되어 있는 것을 특징으로 하는 제어회로.
제1 트랜지스터 및 제2 트랜지스터를 갖는 논리회로로서, 이 제2 트랜지스터는 제어회로에 의해 선택적으로 인에이블이 되고, 그것에 의해 이 제2 트랜지스터가 활성인 경우 논리회로가 빠른 속도로 스위칭되는 것을 특징으로 하는 논리회로.
제24항에 있어서, 상기 제2 트랜지스터가 상기 제1 트랜지스터에 병렬로 접속되고, 그것에 의해 이 제2 트랜지스터가 활성인지 아닌지에 관계없이 상기 논리회로가 단일 논리기능을 실행하는 것을 특징으로 하는 논리회로.
제24항에 있어서, 상기 제2 트랜지스터가 비활성인 경우 상기 논리회로가 소비하는 피크전류가 보다 작은 것을 특징으로 하는 논리회로.
논리회로에 있어서 트랜지스터를 선택적으로 활성으로 하기 위한 제어회로로서, 상기 논리회로는 외부전원에 접속되고 상기 트랜지스터가 활성인지 아닌지에 관계없이 단일 논리기능을 실행하고, 상기 제어회로는 상기 트랜지스터가 활성으로 될 조건을 검출하기 위한 수단을 갖고, 이 조건의 검출에 따라서 이 트랜지스터를 활성으로 하고, 그것에 의해, 상기 트랜지스터가 활성인 경우에 상기 논리회로가 단일 논리기능을 보다 빠른 속도로 실행하고, 이 트랜지스터가 비활성인 경우에 이 논리회로가 이 단일 논리기능을 보다 작은 피크전류로 실행하도록 되어 있는 것을 특징으로 하는 제어회로.
제27항에 있어서, 상기 조건이 외부전원의 전압레벨인 것을 특징으로 하는 제어회로.
제27항에 있어서, 상기 논리회로가 다이나믹 랜덤 액세스 메모리의 일부를 포함하는 것인 것을 특징으로 하는 제어회로.
외부전원에 접속된 논리회로로서, 상기 논리회로는 병렬로 접속된 제1 및 제2 트랜지스터와 이 제2 트랜지스터에 전기적으로 접속된 제어회로를 갖고, 상기 제어회로는 상기 외부전원에 의해 공급되는 전원레벨을 검출하기 위한 회로부분과 제2 전원전압레벨의 검출에 따라서 상기 제2 트랜지스터를 비활성으로 하고 제2 전원전압레벨의 검출에 따라서 상기 제2 트랜지스터를 활성으로 하기 위한 회로부분을 갖는 것을 특징으로 하는 논리회로.
제30항에 있어서, 상기 제2 트랜지스터가 상기 제1 트랜지스터보다 큰 것인 것을 특징으로 하는 논리회로.
제30항에 있어서, 상기 제2 트랜지스터가 활성인 경우에 이 제2 트랜지스터가 비활성인 경우에 비해 상기 논리회로는 보다 빠른 속도로 동작하고, 또 보다 높은 피크전류를 갖는 것을 특징으로 하는 논리회로.
제30항에 있어서, 상기 논리회로에 의해 실행되는 기능이 상기 제2 트랜지스터가 활성인지 비활성인지에 관계없이 동일한 것을 특징으로 하는 논리회로.
제1 트랜지스터를 갖는 논리회로의 특성을 조절하는 방법으로서, 제2 트랜지스터를 상기 제1 트랜지스터와 병렬로 접속하고, 상기 특성을 조절할 것을 나타내는 조건을 검출하고, 상기 조건의 상기 검출에 따라서 상기 제2 트랜지스터를 인에이블로 하는 것으로 이루어지는 것을 특징으로 하는 논리회로의 특성을 조절하는 방법.
제34항에 있어서, 상기 특성이 동작속도인 것을 특징으로 하는 논리회로의 특성을 조절하는 방법.
제34항에 있어서, 상기 특성이 피크전류인 것을 특징으로 하는 논리회로의 특성을 조절하는 방법.
제34항에 있어서, 상기 특성이 동작속도와 피크전류의 양쪽을 포함하는 것을 특징으로 하는 논리회로의 특성을 조절하는 방법.
제34항에 있어서, 상기 논리회로가 전원에서 전력을 수취하고, 검출되는 상기 조건이 이 전원의 전압레벨의 변화인 것을 특징으로 하는 논리회로의 특성을 조절하는 방법.

※참고사항 : 최초출원 내용에 의하여 공개하는 것임.