JP3996703B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3996703B2 JP3996703B2 JP14530098A JP14530098A JP3996703B2 JP 3996703 B2 JP3996703 B2 JP 3996703B2 JP 14530098 A JP14530098 A JP 14530098A JP 14530098 A JP14530098 A JP 14530098A JP 3996703 B2 JP3996703 B2 JP 3996703B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- word line
- signal
- pull
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはＳＯＩ基板上に形成されるランダムアクセスメモリ装置のワードライン駆動回路に関するものである。
【０００２】
【従来の技術】
高集積化されることによって、低い電源電圧下で、半導体ダイナミックランダムアクセスメモリ装置（semiconductor dynamic random access memory device）における高速動作の具現がより求められている。特に、ＤＲＡＭセルの読出動作で、アドレス信号によってアドレシングされたメモリセルの電荷伝達トランジスタ（charge transfer transistor）を活性化させるためのワードライン駆動回路（word line driving ciucuit）における駆動能力（driving capability）は、ＤＲＡＭの速度性能を向上させるために重要な要因となる。従来技術によるワードライン駆動回路を示す回路図を図１に示す。図２は、従来技術によるワードライン駆動回路の動作時のタイミング図を示すものである。
【０００３】
図１を参照すると、従来技術によるバルク（bulk）ＤＲＡＭ装置のワードライン駆動回路３は、アドレス信号によってアドレシングされるサブワードラインに対して接続されるメモリセル（memory cell）ＭＣの電荷伝達トランジスタＴｒを活性化させるためのものである。即ち、ワードライン駆動回路３は、アドレス信号Ａｉを受け取ったメインワードラインデコーダ（main word line decoder）１からの選択信号ΦＳに応答して、アドレス信号Ａｊを受け取ったドライバデコーダ（driver decoder）２から駆動信号ΦＸｉをサブワードラインに供給する。
【０００４】
図１に示したように、バルクＤＲＡＭのワードライン駆動回路３は、４つのＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、そしてＭ４を含む。ＮＭＯＳトランジスタＭ１は、電源電圧Ｖｃｃが印加されるゲート電極と、メインワードラインデコーダ１、即ち接続点Ｎ１に接続されるドレーン電極と、接続点Ｎ２に結合されるソース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメインワードラインデコーダ１からメインワードラインＭＷＬに対して供給される選択信号ΦＳの電圧レベルにチャージする。メインワードラインデコーダ１によって１つのワードラインが選択される、即ち選択信号ΦＳの電圧レベルが接地電圧レベルから電源電圧レベルに上昇されると、ＮＭＯＳトランジスタＭ２のゲート電極にチャージされる電圧レベルはＶｃｃ−Ｖｔｈ１になる。なお、前記の記号Ｖｔｈ１は、ＮＭＯＳトランジスタＭ１のスレショルド電圧（threshold voltage ）を意味する。
【０００５】
ＮＭＯＳトランジスタＭ２は、駆動信号ΦＸｉが印加されるドレーン電極と、サブワードラインＳＷＬ又はＮ３に接続されるソース電極と、接続点Ｎ２に結合されるゲート電極とを有し、トランジスタＭ１を介して伝達される電圧Ｖｃｃ−Ｖｔｈ１に応答してサブワードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャージする。即ち、図２に示したように、トランジスタＭ２のゲート電極に対して電圧Ｖｃｃ−Ｖｔｈ１がチャージされた後、駆動信号ΦＸｉが印加されると、トランジスタＭ２のゲート電圧は、駆動信号ΦＸｉの電圧レベルによってセルフブースティングされ電圧{Ｖｃｃ−Ｖｔｈ１＋ａ・ＶΦXi}に昇圧される。なお、前記ａは、セルフブースティング比（self-boosting ratio）を示すものである。従って、駆動信号ΦＸｉの電圧レベルがサブワードラインＳＷＬに対して伝達され、電荷伝達トランジスタＴｒが活性化され、そして電荷貯蔵キャパシタＣとビットラインＢＬの間に電荷共有（charge shring）が発生するにことによって、データ記入又は読出が実行される。
【０００６】
ＮＭＯＳトランジスタＭ３は、接続点Ｎ１とサブワードラインＳＷＬの間に形成されるソース‐ドレーンチャンネル（source‐drainchannel）、即ち電流通路（current path）と駆動信号ΦＸｉが印加されるゲート電極とを有する。そして、ＮＭＯＳトランジスタＭ４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加されるゲート電極と、サブワードラインＳＷＬと接地の間に形成される電流通路とを有し、相補信号ΦＸｉnが高レベルに印加される際に、サブワードラインＳＷＬを接地させる。
【０００７】
回路構成を持つワードライン駆動回路で、ワードライン電圧、即ち接続点Ｎ３の電圧が昇圧されることにより、ＮＭＯＳトランジスタＭ２のスレショルド電圧Ｖｔｈ２は、ボディー効果（body effect：ここで、ボディー効果というのはＭＯＳトランジスタのバルク電圧が上昇することによって、そのＭＯＳトランジスタのスレショルド電圧が上昇する現象を称する。）を得て図２に示したように増加する。このように、ＮＭＯＳトランジスタＭ２のスレショルド電圧Ｖｔｈ２が増加することにより、ＮＭＯＳトランジスタＭ２の電流駆動能力が低下してしまうことが従来の問題点である。ゆえに、電荷伝達トランジスタＴｒが活性化される時間は、図２に示したように、時間Ｔｄ程度遅延してしまう。このような遅延現象は、低い電源電圧で動作する半導体メモリ装置では、更に深刻な問題となる。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、低い電源電圧で高速動作が可能なＳＯＩ（Silicon On Insulator)ＤＲＡＭ装置のワードライン駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴として、第１発明は、メインワードラインとサブワードラインとが階層的なワードライン構造から成り、情報ビットの貯蔵のためのメモリセルのセルアレイと、アドレス信号をデコーディングして前記アレイのメインワードラインのうち、１つを選択するための選択信号を発生するワードライン選択手段と、前記アドレス信号をデコーディングしてサブワードラインを駆動するための駆動信号を発生する駆動信号発生手段と、前記ワードライン選択手段によって選択されたメインワードラインに関連されたサブワードラインのうち、１つを前記駆動信号により駆動するためのサブワードライン駆動手段を含み、前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，伝達トランジスタ，ボディーブースタトランジスタを含み、前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補信号に応答してサブワードラインを接地させ、前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、伝達トランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号を前記サブワードラインに伝達し、前記伝達トランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号を前記プルアップトランジスタのゲートに伝達し、前記ボディーブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、前記選択信号に応答して前記駆動信号の電圧レベルが前記サブワードラインに充分に伝達されるように前記駆動信号の電圧レベルに前記プルアップトランジスタのボディー電圧を昇圧する、ことを特徴とする。
【００１０】
第２発明は、前記第１発明において、駆動信号に応答して選択信号の入力端子とワードラインを接続させるためのスイッチトランジスタを付加的に含むことを特徴とする。
【００１１】
第３発明は、前記第１発明において、ボディーブースタトランジスタは駆動信号が印加されるドレーン電極とプルアップトランジスタのボディーに接続されるソース電極及び選択信号が印加されるゲート電極を持つｎＭＯＳＦＥＴを含むことを特徴とする。
【００１２】
第４発明は、前記第１発明において、選択信号の電圧レベルは電源電圧レベルであり、駆動信号の電圧レベルは選択信号の電圧レベルより高いことを特徴とする。
【００１３】
第５発明は、ワードライン、ビットライン、および情報を貯蔵するためのメモリセルを備えているセルアレイと、外部からのアドレス信号をデコーディングして前記アレイの行を選択するための選択信号を発生する手段と、前記選択されたワードラインを駆動するための駆動信号を発生する手段と、前記選択信号によって選択されるワードラインを前記駆動信号に駆動するための駆動手段を含み、前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，チャージトランジスタ，スイッチトランジスタ，ブースタトランジスタを含み、前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補に応答してワードラインを接地させ、前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、チャージトランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号をワードラインに伝達し、前記チャージトランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号の電圧レベルに前記プルアップトランジスタのゲートをチャージし、前記スイッチトランジスタは、前記選択信号の入力端子およびワードラインの間に形成される電流通路と、前記駆動信号が印加されるゲート電極とを有し、前記駆動信号に応答して前記選択信号の入力端子とワードラインを接続させ、前記ブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、記入および読出動作の間に、前記駆動信号の電圧レベルがワードラインに充分に伝達されるように前記選択信号に応答して前記プルアップトランジスタのボディー電圧を昇圧させるによってそのもののスレショルド電圧を一定に維持させる、ことを特徴とする。
【００１５】
以上示したような回路によって、ボディーブースタトランジスタを介してプルアップトランジスタのボディー電圧を昇圧させることによりプルアップトランジスタのボディー効果によるスレショルド電圧の上昇が抑制できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図３から図５基づいて詳細に説明する。
【００１７】
本発明の実施の形態におけるＳＯＩ（Silicon On Insulator）半導体ＤＲＡＭ装置のワードライン駆動回路１０３は、図３(詳細を後述する)に示したように、アドレス信号Ａｉ及びＡｊによってアドレシングされサブワードラインに駆動信号ΦＸｉを伝達するためのＮＭＯＳトランジスタＭ１０２のボディー（body）に対して接続されるボディーブースタトランジスタＭ１０５を提供するものである。従って、駆動信号ΦＸｉの電圧レベルがサブワードラインに伝達されることができる程度にＮＭＯＳトランジスタＭ１０２のゲート電圧がセルフブースティングされると共に、ボディーブースタトランジスタＭ１０５を介してＮＭＯＳトランジスタＭ１０２のボディー電圧が電圧Ｖｃｃ−Ｖｔｈ105に昇圧されるため、ＮＭＯＳトランジスタＭ１０２のスレショルド電圧が一定に維持される。その結果、ＮＭＯＳトランジスタＭ１０２を介して、選択されるサブワードラインに対して駆動信号ΦＸｉを早く伝達することによって、電荷伝達トランジスタＴｒのスイッチング速度を向上させることができる。
【００１８】
図３は、本発明の好ましい実施例におけるＳＯＩ半導体ＤＲＡＭ装置のワードライン駆動回路及びこれに関連された周辺回路を示す回路図である。
【００１９】
図３に示すように、本発明によるＳＯＩＤＲＡＭ装置のワードライン駆動回路１０３は、アドレス信号（address signals）Ａｉ及びＡｊによってアドレシングされるサブワードラインに関連されたメモリセルＭＣの電荷伝達トランジスタＴｒを活性化するため、アドレス信号Ａｉを受け取ったメインワードラインデコーダ１０１からの選択信号ΦＳに応答してアドレス信号Ａｊを受け取ったドライバデコーダ２からの駆動信号ΦＸｉを、アドレシングされたサブワードラインに供給する。後述するように、本発明の好ましい実施例におけるワードライン駆動回路１０３は、ＳＯＩ基板上に形成される５つのＮＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０３，Ｍ１０４，そしてＭ１Ｏ５を含む。
【００２０】
ＮＭＯＳトランジスタＭ１０１は、電源電圧Ｖｃｃが印加されるゲート電極と、メインワードラインデコーダ１０１の出力接続点Ｎ１０１に接続されるドレーン電極と、接続点Ｎ１０２に結合されるソース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメインワードラインデコーダ１０１から出力される選択信号ΦＳの電圧レベルにチャージするものである。メインワードラインデコーダ１０１によって１つのメインワードラインが選択されると、即ち、選択信号ΦＳの電圧レベルが低レベルから高レベルに上昇すると、ＮＭＯＳトランジスタＭ１０２のゲートにチャージされる電圧レベルはＶｃｃ−Ｖｔｈ101になる。なお、前記記号Ｖｔｈ101は、ＮＭＯＳトランジスタＭ１０１のスレショルド電圧を示すものである。
【００２１】
ＮＭＯＳトランジスタＭ１０２は、駆動信号ΦＸｉが印加されるドレーン電極と、サブワードラインＳＷＬに接続されるソース電極、即ち、接続点Ｎ１０４と、接続点Ｎ１０２に結合されるゲート電極とを有し、トランジスタＭ１０２のゲート電圧が電圧Ｖｃｃ−Ｖｔｈ101にチャージされ、駆動信号ΦＸｉが印加される際に、サブワードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャージするためのものである。ＮＭＯＳトランジスタＭ１０３は、接続点Ｎ１０１とサブワードラインＳＷＬとの間に形成される電流通路と、駆動信号ΦＸｉが印加されるゲート電極とを有するものである。そして、ＮＭＯＳトランジスタＭ１０４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加されるゲート電極と、サブワードラインＳＷＬと接地との間に形成される電流通路とを有し、相補信号ΦＸｉnが高レベルに印加される際に、サブワードラインＳＷＬを接地させるものである。
【００２２】
ＮＭＯＳトランジスタ（又はボディーブースタトランジスタ）Ｍ１０５は、駆動信号ΦＸｉが印加されるドレーン電極と、メインワードラインデコーダ１０１の出力段、即ち、接続点Ｎ１０１に接続されるゲート電極及びＮＭＯＳトランジスタＭ１０２のボディーと接続されるソース電極とを有する。メインワードラインデコーダ１０１からの選択信号ΦＳが出力されることによってＮＭＯＳトランジスタＭ１０２のゲート電圧が電圧ＶΦs−Ｖｔｈ101にチャージされると共に、駆動信号ΦＸｉが印加されることによってトランジスタＭ１０２のゲート電圧が初期チャージされた電圧レベルより高い電圧に昇圧されて、駆動信号ΦＸｉがワードラインＷＬに伝達される。即ち、図１に基づいて説明したように、トランジスタＭ１０２のゲート電圧がセルフブースティングされる。これと同時に、メインワードラインデコーダ１０１の出力段Ｎ１０１に接続されたボディーブースタトランジスタＭ１０５によってトランジスタＭ１０２のソース電圧が増加するにことよって、そのトランジスタＭ１０２のボディー電圧（body voltage）においても電圧Ｖｃｃ−Ｖｔｈ105に昇圧される。ゆえに、トランジスタＭ１０２のスレショルド電圧が増加することを抑制することができ、そしてＮＭＯＳトランジスタＭ１０２の電流駆動能力を向上させることができる。
【００２３】
図４はＳＯＩ基板上に形成された図４のトランジスタの構造を示す断面図である。
【００２４】
図４に示すように、図３の各トランジスタＭ１０１〜Ｍ１０５は、ＳＯＩ基板（silicon on insulator substrate）上にボディー（body：導電チャネル）を間に介してソース領域（source region）とドレーン領域（drain region）とが形成され、ボディー上にはゲート酸化膜(図５中の斜線部)を間に介してポリシリコン膜（ゲート電極）が形成されている。このような構造を特徴としたＳＯＩ技術は、少ない接合キャパシタンスとラッチアップ問題の解消等により注目されている技術である。特に、低い電源電圧で動作するＤＲＡＭの高速性能の具現ができるため、多くのディーラムに応用されている。
【００２５】
図５は、本発明におけるワードライン電圧時の信号の電圧レベル、及び従来のワードライン電圧が乗圧される時間を比較するためのタイミング図を示すものである。この図５(および図３)により、本発明によるワードライン駆動回路の動作について以下説明することができる。
【００２６】
アドレス信号Ａｉを受け取ったメインワードラインデコーダ１０１から電源電圧レベルの選択信号ΦＳが出力されると、ＮＭＯＳトランジスタＭ１０１のソース、即ち、ＮＭＯＳトランジスタＭ１０２のゲートは、図５に示したように、トランジスタＭ１０１のゲート電圧（好ましい実施例の場合、電源電圧）でＮＭＯＳトランジスタＭ１０１のスレショルド電圧Ｖｔｈ101が減圧されレベルＶｃｃ−Ｖｔｈ101にチャージされる。その後、駆動信号ΦＸｉがＮＭＯＳトランジスタＭ１０２のドレーン電極に対して印加されると、トランジスタＭ１０２のゲート電圧は、カップリングキャパシタとして、そのトランジスタＭ１０２のゲート酸化膜を介して駆動信号ΦＸｉの電圧レベルＶΦXiにセルフブースティングされ電圧{Ｖｃｃ−Ｖｔｈ101＋ａ・ＶΦXi}に昇圧されて、駆動信号ΦＸｉはアドレシングされるサブワードラインＳＷＬに対して伝達される。これと同時に、ＮＭＯＳトランジスタＭ１０５を介してトランジスタＭ１０２のボディー電圧がＶｃｃ−Ｖｔｈ105に昇圧される。
【００２７】
従来のワードライン駆動回路の場合、ＮＭＯＳトランジスタＭ１０２のソース、即ち、サブワードラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージされる際、ボディー効果によってそのＮＭＯＳトランジスタＭ１０２のスレショルド電圧が増加し、その結果、図５に示したように、サブワードラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージされる時間が、Ｔｄ程度遅延する問題が発生した。一方、本発明におけるワードライン駆動回路の場合、上述の本発明によるＮＭＯＳトランジスタ（ボディーブースタトランジスタ）Ｍ１０５を介してトランジスタＭ１０２のソース電圧が昇圧される際、そのトランジスタＭ１０２のボディー電圧においても昇圧されるため、図５に示したように、従来のようにスレショルド電圧が増加することを防止できるようになった。ゆえに、選択されるメモリセルに関連されたワードライン又はサブワードラインを所望の電圧レベルに早くチャージすることが可能なワードライン駆動回路を提供することができると共に、低電源電圧下で高速動作ができるＳＯＩ（Silicon On Insulator）ＤＲＡＭ装置の具現が可能となる。
【００２８】
【発明の効果】
上記のように、プルアップトランジスタＭ１０２のボディーに接続されたボディーブースタトランジスタＭ１０５を提供することによって、プルアップトランジスタにおけるスレシュルド電圧の上昇を防止することでき、低電源電圧下で高速動作ができるＳＯＩ(Silicon On Insulator)ＤＲＡＭ装置の具現が可能となる。
【図面の簡単な説明】
【図１】従来バルク半導体ＲＡＭ装置のワードライン駆動回路とこれに関連された周辺回路を示す回路図。
【図２】図１のワードライン電圧印加時、制御信号の電圧を示すタイミング図。
【図３】本発明の好ましい実施例によるＳＯＩ半導体ＲＡＭ装置のワードライン駆動回路及びこれに関連された周辺回路を示す回路図。
【図４】ＳＯＩ基板上に形成されたトランジスタ構造を示す断面図。
【図５】図３のワードライン電圧印加時、制御信号の電圧を示すと同時に従来のワードライン電圧が乗圧される時間を比較するためのタイミング図。
【符号の説明】
１，１０１…メインワードラインデコーダ
２，１０２…ドライバデコーダ
３，１０３…ワードライン駆動回路
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはＳＯＩ基板上に形成されるランダムアクセスメモリ装置のワードライン駆動回路に関するものである。
【０００２】
【従来の技術】
高集積化されることによって、低い電源電圧下で、半導体ダイナミックランダムアクセスメモリ装置（semiconductor dynamic random access memory device）における高速動作の具現がより求められている。特に、ＤＲＡＭセルの読出動作で、アドレス信号によってアドレシングされたメモリセルの電荷伝達トランジスタ（charge transfer transistor）を活性化させるためのワードライン駆動回路（word line driving ciucuit）における駆動能力（driving capability）は、ＤＲＡＭの速度性能を向上させるために重要な要因となる。従来技術によるワードライン駆動回路を示す回路図を図１に示す。図２は、従来技術によるワードライン駆動回路の動作時のタイミング図を示すものである。
【０００３】
図１を参照すると、従来技術によるバルク（bulk）ＤＲＡＭ装置のワードライン駆動回路３は、アドレス信号によってアドレシングされるサブワードラインに対して接続されるメモリセル（memory cell）ＭＣの電荷伝達トランジスタＴｒを活性化させるためのものである。即ち、ワードライン駆動回路３は、アドレス信号Ａｉを受け取ったメインワードラインデコーダ（main word line decoder）１からの選択信号ΦＳに応答して、アドレス信号Ａｊを受け取ったドライバデコーダ（driver decoder）２から駆動信号ΦＸｉをサブワードラインに供給する。
【０００４】
図１に示したように、バルクＤＲＡＭのワードライン駆動回路３は、４つのＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、そしてＭ４を含む。ＮＭＯＳトランジスタＭ１は、電源電圧Ｖｃｃが印加されるゲート電極と、メインワードラインデコーダ１、即ち接続点Ｎ１に接続されるドレーン電極と、接続点Ｎ２に結合されるソース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメインワードラインデコーダ１からメインワードラインＭＷＬに対して供給される選択信号ΦＳの電圧レベルにチャージする。メインワードラインデコーダ１によって１つのワードラインが選択される、即ち選択信号ΦＳの電圧レベルが接地電圧レベルから電源電圧レベルに上昇されると、ＮＭＯＳトランジスタＭ２のゲート電極にチャージされる電圧レベルはＶｃｃ−Ｖｔｈ１になる。なお、前記の記号Ｖｔｈ１は、ＮＭＯＳトランジスタＭ１のスレショルド電圧（threshold voltage ）を意味する。
【０００５】
ＮＭＯＳトランジスタＭ２は、駆動信号ΦＸｉが印加されるドレーン電極と、サブワードラインＳＷＬ又はＮ３に接続されるソース電極と、接続点Ｎ２に結合されるゲート電極とを有し、トランジスタＭ１を介して伝達される電圧Ｖｃｃ−Ｖｔｈ１に応答してサブワードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャージする。即ち、図２に示したように、トランジスタＭ２のゲート電極に対して電圧Ｖｃｃ−Ｖｔｈ１がチャージされた後、駆動信号ΦＸｉが印加されると、トランジスタＭ２のゲート電圧は、駆動信号ΦＸｉの電圧レベルによってセルフブースティングされ電圧{Ｖｃｃ−Ｖｔｈ１＋ａ・ＶΦXi}に昇圧される。なお、前記ａは、セルフブースティング比（self-boosting ratio）を示すものである。従って、駆動信号ΦＸｉの電圧レベルがサブワードラインＳＷＬに対して伝達され、電荷伝達トランジスタＴｒが活性化され、そして電荷貯蔵キャパシタＣとビットラインＢＬの間に電荷共有（charge shring）が発生するにことによって、データ記入又は読出が実行される。
【０００６】
ＮＭＯＳトランジスタＭ３は、接続点Ｎ１とサブワードラインＳＷＬの間に形成されるソース‐ドレーンチャンネル（source‐drainchannel）、即ち電流通路（current path）と駆動信号ΦＸｉが印加されるゲート電極とを有する。そして、ＮＭＯＳトランジスタＭ４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加されるゲート電極と、サブワードラインＳＷＬと接地の間に形成される電流通路とを有し、相補信号ΦＸｉnが高レベルに印加される際に、サブワードラインＳＷＬを接地させる。
【０００７】
回路構成を持つワードライン駆動回路で、ワードライン電圧、即ち接続点Ｎ３の電圧が昇圧されることにより、ＮＭＯＳトランジスタＭ２のスレショルド電圧Ｖｔｈ２は、ボディー効果（body effect：ここで、ボディー効果というのはＭＯＳトランジスタのバルク電圧が上昇することによって、そのＭＯＳトランジスタのスレショルド電圧が上昇する現象を称する。）を得て図２に示したように増加する。このように、ＮＭＯＳトランジスタＭ２のスレショルド電圧Ｖｔｈ２が増加することにより、ＮＭＯＳトランジスタＭ２の電流駆動能力が低下してしまうことが従来の問題点である。ゆえに、電荷伝達トランジスタＴｒが活性化される時間は、図２に示したように、時間Ｔｄ程度遅延してしまう。このような遅延現象は、低い電源電圧で動作する半導体メモリ装置では、更に深刻な問題となる。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、低い電源電圧で高速動作が可能なＳＯＩ（Silicon On Insulator)ＤＲＡＭ装置のワードライン駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴として、第１発明は、メインワードラインとサブワードラインとが階層的なワードライン構造から成り、情報ビットの貯蔵のためのメモリセルのセルアレイと、アドレス信号をデコーディングして前記アレイのメインワードラインのうち、１つを選択するための選択信号を発生するワードライン選択手段と、前記アドレス信号をデコーディングしてサブワードラインを駆動するための駆動信号を発生する駆動信号発生手段と、前記ワードライン選択手段によって選択されたメインワードラインに関連されたサブワードラインのうち、１つを前記駆動信号により駆動するためのサブワードライン駆動手段を含み、前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，伝達トランジスタ，ボディーブースタトランジスタを含み、前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補信号に応答してサブワードラインを接地させ、前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、伝達トランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号を前記サブワードラインに伝達し、前記伝達トランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号を前記プルアップトランジスタのゲートに伝達し、前記ボディーブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、前記選択信号に応答して前記駆動信号の電圧レベルが前記サブワードラインに充分に伝達されるように前記駆動信号の電圧レベルに前記プルアップトランジスタのボディー電圧を昇圧する、ことを特徴とする。
【００１０】
第２発明は、前記第１発明において、駆動信号に応答して選択信号の入力端子とワードラインを接続させるためのスイッチトランジスタを付加的に含むことを特徴とする。
【００１１】
第３発明は、前記第１発明において、ボディーブースタトランジスタは駆動信号が印加されるドレーン電極とプルアップトランジスタのボディーに接続されるソース電極及び選択信号が印加されるゲート電極を持つｎＭＯＳＦＥＴを含むことを特徴とする。
【００１２】
第４発明は、前記第１発明において、選択信号の電圧レベルは電源電圧レベルであり、駆動信号の電圧レベルは選択信号の電圧レベルより高いことを特徴とする。
【００１３】
第５発明は、ワードライン、ビットライン、および情報を貯蔵するためのメモリセルを備えているセルアレイと、外部からのアドレス信号をデコーディングして前記アレイの行を選択するための選択信号を発生する手段と、前記選択されたワードラインを駆動するための駆動信号を発生する手段と、前記選択信号によって選択されるワードラインを前記駆動信号に駆動するための駆動手段を含み、前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，チャージトランジスタ，スイッチトランジスタ，ブースタトランジスタを含み、前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補に応答してワードラインを接地させ、前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、チャージトランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号をワードラインに伝達し、前記チャージトランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号の電圧レベルに前記プルアップトランジスタのゲートをチャージし、前記スイッチトランジスタは、前記選択信号の入力端子およびワードラインの間に形成される電流通路と、前記駆動信号が印加されるゲート電極とを有し、前記駆動信号に応答して前記選択信号の入力端子とワードラインを接続させ、前記ブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、記入および読出動作の間に、前記駆動信号の電圧レベルがワードラインに充分に伝達されるように前記選択信号に応答して前記プルアップトランジスタのボディー電圧を昇圧させるによってそのもののスレショルド電圧を一定に維持させる、ことを特徴とする。
【００１５】
以上示したような回路によって、ボディーブースタトランジスタを介してプルアップトランジスタのボディー電圧を昇圧させることによりプルアップトランジスタのボディー効果によるスレショルド電圧の上昇が抑制できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図３から図５基づいて詳細に説明する。
【００１７】
本発明の実施の形態におけるＳＯＩ（Silicon On Insulator）半導体ＤＲＡＭ装置のワードライン駆動回路１０３は、図３(詳細を後述する)に示したように、アドレス信号Ａｉ及びＡｊによってアドレシングされサブワードラインに駆動信号ΦＸｉを伝達するためのＮＭＯＳトランジスタＭ１０２のボディー（body）に対して接続されるボディーブースタトランジスタＭ１０５を提供するものである。従って、駆動信号ΦＸｉの電圧レベルがサブワードラインに伝達されることができる程度にＮＭＯＳトランジスタＭ１０２のゲート電圧がセルフブースティングされると共に、ボディーブースタトランジスタＭ１０５を介してＮＭＯＳトランジスタＭ１０２のボディー電圧が電圧Ｖｃｃ−Ｖｔｈ105に昇圧されるため、ＮＭＯＳトランジスタＭ１０２のスレショルド電圧が一定に維持される。その結果、ＮＭＯＳトランジスタＭ１０２を介して、選択されるサブワードラインに対して駆動信号ΦＸｉを早く伝達することによって、電荷伝達トランジスタＴｒのスイッチング速度を向上させることができる。
【００１８】
図３は、本発明の好ましい実施例におけるＳＯＩ半導体ＤＲＡＭ装置のワードライン駆動回路及びこれに関連された周辺回路を示す回路図である。
【００１９】
図３に示すように、本発明によるＳＯＩＤＲＡＭ装置のワードライン駆動回路１０３は、アドレス信号（address signals）Ａｉ及びＡｊによってアドレシングされるサブワードラインに関連されたメモリセルＭＣの電荷伝達トランジスタＴｒを活性化するため、アドレス信号Ａｉを受け取ったメインワードラインデコーダ１０１からの選択信号ΦＳに応答してアドレス信号Ａｊを受け取ったドライバデコーダ２からの駆動信号ΦＸｉを、アドレシングされたサブワードラインに供給する。後述するように、本発明の好ましい実施例におけるワードライン駆動回路１０３は、ＳＯＩ基板上に形成される５つのＮＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０３，Ｍ１０４，そしてＭ１Ｏ５を含む。
【００２０】
ＮＭＯＳトランジスタＭ１０１は、電源電圧Ｖｃｃが印加されるゲート電極と、メインワードラインデコーダ１０１の出力接続点Ｎ１０１に接続されるドレーン電極と、接続点Ｎ１０２に結合されるソース電極とを有し、ＮＭＯＳトランジスタＭ２のゲート電極をメインワードラインデコーダ１０１から出力される選択信号ΦＳの電圧レベルにチャージするものである。メインワードラインデコーダ１０１によって１つのメインワードラインが選択されると、即ち、選択信号ΦＳの電圧レベルが低レベルから高レベルに上昇すると、ＮＭＯＳトランジスタＭ１０２のゲートにチャージされる電圧レベルはＶｃｃ−Ｖｔｈ101になる。なお、前記記号Ｖｔｈ101は、ＮＭＯＳトランジスタＭ１０１のスレショルド電圧を示すものである。
【００２１】
ＮＭＯＳトランジスタＭ１０２は、駆動信号ΦＸｉが印加されるドレーン電極と、サブワードラインＳＷＬに接続されるソース電極、即ち、接続点Ｎ１０４と、接続点Ｎ１０２に結合されるゲート電極とを有し、トランジスタＭ１０２のゲート電圧が電圧Ｖｃｃ−Ｖｔｈ101にチャージされ、駆動信号ΦＸｉが印加される際に、サブワードラインＳＷＬを駆動信号ΦＸｉの電圧レベルにチャージするためのものである。ＮＭＯＳトランジスタＭ１０３は、接続点Ｎ１０１とサブワードラインＳＷＬとの間に形成される電流通路と、駆動信号ΦＸｉが印加されるゲート電極とを有するものである。そして、ＮＭＯＳトランジスタＭ１０４は、駆動信号ΦＸｉの相補信号ΦＸｉnが印加されるゲート電極と、サブワードラインＳＷＬと接地との間に形成される電流通路とを有し、相補信号ΦＸｉnが高レベルに印加される際に、サブワードラインＳＷＬを接地させるものである。
【００２２】
ＮＭＯＳトランジスタ（又はボディーブースタトランジスタ）Ｍ１０５は、駆動信号ΦＸｉが印加されるドレーン電極と、メインワードラインデコーダ１０１の出力段、即ち、接続点Ｎ１０１に接続されるゲート電極及びＮＭＯＳトランジスタＭ１０２のボディーと接続されるソース電極とを有する。メインワードラインデコーダ１０１からの選択信号ΦＳが出力されることによってＮＭＯＳトランジスタＭ１０２のゲート電圧が電圧ＶΦs−Ｖｔｈ101にチャージされると共に、駆動信号ΦＸｉが印加されることによってトランジスタＭ１０２のゲート電圧が初期チャージされた電圧レベルより高い電圧に昇圧されて、駆動信号ΦＸｉがワードラインＷＬに伝達される。即ち、図１に基づいて説明したように、トランジスタＭ１０２のゲート電圧がセルフブースティングされる。これと同時に、メインワードラインデコーダ１０１の出力段Ｎ１０１に接続されたボディーブースタトランジスタＭ１０５によってトランジスタＭ１０２のソース電圧が増加するにことよって、そのトランジスタＭ１０２のボディー電圧（body voltage）においても電圧Ｖｃｃ−Ｖｔｈ105に昇圧される。ゆえに、トランジスタＭ１０２のスレショルド電圧が増加することを抑制することができ、そしてＮＭＯＳトランジスタＭ１０２の電流駆動能力を向上させることができる。
【００２３】
図４はＳＯＩ基板上に形成された図４のトランジスタの構造を示す断面図である。
【００２４】
図４に示すように、図３の各トランジスタＭ１０１〜Ｍ１０５は、ＳＯＩ基板（silicon on insulator substrate）上にボディー（body：導電チャネル）を間に介してソース領域（source region）とドレーン領域（drain region）とが形成され、ボディー上にはゲート酸化膜(図５中の斜線部)を間に介してポリシリコン膜（ゲート電極）が形成されている。このような構造を特徴としたＳＯＩ技術は、少ない接合キャパシタンスとラッチアップ問題の解消等により注目されている技術である。特に、低い電源電圧で動作するＤＲＡＭの高速性能の具現ができるため、多くのディーラムに応用されている。
【００２５】
図５は、本発明におけるワードライン電圧時の信号の電圧レベル、及び従来のワードライン電圧が乗圧される時間を比較するためのタイミング図を示すものである。この図５(および図３)により、本発明によるワードライン駆動回路の動作について以下説明することができる。
【００２６】
アドレス信号Ａｉを受け取ったメインワードラインデコーダ１０１から電源電圧レベルの選択信号ΦＳが出力されると、ＮＭＯＳトランジスタＭ１０１のソース、即ち、ＮＭＯＳトランジスタＭ１０２のゲートは、図５に示したように、トランジスタＭ１０１のゲート電圧（好ましい実施例の場合、電源電圧）でＮＭＯＳトランジスタＭ１０１のスレショルド電圧Ｖｔｈ101が減圧されレベルＶｃｃ−Ｖｔｈ101にチャージされる。その後、駆動信号ΦＸｉがＮＭＯＳトランジスタＭ１０２のドレーン電極に対して印加されると、トランジスタＭ１０２のゲート電圧は、カップリングキャパシタとして、そのトランジスタＭ１０２のゲート酸化膜を介して駆動信号ΦＸｉの電圧レベルＶΦXiにセルフブースティングされ電圧{Ｖｃｃ−Ｖｔｈ101＋ａ・ＶΦXi}に昇圧されて、駆動信号ΦＸｉはアドレシングされるサブワードラインＳＷＬに対して伝達される。これと同時に、ＮＭＯＳトランジスタＭ１０５を介してトランジスタＭ１０２のボディー電圧がＶｃｃ−Ｖｔｈ105に昇圧される。
【００２７】
従来のワードライン駆動回路の場合、ＮＭＯＳトランジスタＭ１０２のソース、即ち、サブワードラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージされる際、ボディー効果によってそのＮＭＯＳトランジスタＭ１０２のスレショルド電圧が増加し、その結果、図５に示したように、サブワードラインＳＷＬが駆動信号ΦＸｉの電圧レベルにチャージされる時間が、Ｔｄ程度遅延する問題が発生した。一方、本発明におけるワードライン駆動回路の場合、上述の本発明によるＮＭＯＳトランジスタ（ボディーブースタトランジスタ）Ｍ１０５を介してトランジスタＭ１０２のソース電圧が昇圧される際、そのトランジスタＭ１０２のボディー電圧においても昇圧されるため、図５に示したように、従来のようにスレショルド電圧が増加することを防止できるようになった。ゆえに、選択されるメモリセルに関連されたワードライン又はサブワードラインを所望の電圧レベルに早くチャージすることが可能なワードライン駆動回路を提供することができると共に、低電源電圧下で高速動作ができるＳＯＩ（Silicon On Insulator）ＤＲＡＭ装置の具現が可能となる。
【００２８】
【発明の効果】
上記のように、プルアップトランジスタＭ１０２のボディーに接続されたボディーブースタトランジスタＭ１０５を提供することによって、プルアップトランジスタにおけるスレシュルド電圧の上昇を防止することでき、低電源電圧下で高速動作ができるＳＯＩ(Silicon On Insulator)ＤＲＡＭ装置の具現が可能となる。
【図面の簡単な説明】
【図１】従来バルク半導体ＲＡＭ装置のワードライン駆動回路とこれに関連された周辺回路を示す回路図。
【図２】図１のワードライン電圧印加時、制御信号の電圧を示すタイミング図。
【図３】本発明の好ましい実施例によるＳＯＩ半導体ＲＡＭ装置のワードライン駆動回路及びこれに関連された周辺回路を示す回路図。
【図４】ＳＯＩ基板上に形成されたトランジスタ構造を示す断面図。
【図５】図３のワードライン電圧印加時、制御信号の電圧を示すと同時に従来のワードライン電圧が乗圧される時間を比較するためのタイミング図。
【符号の説明】
１，１０１…メインワードラインデコーダ
２，１０２…ドライバデコーダ
３，１０３…ワードライン駆動回路
Claims (5)
- メインワードラインとサブワードラインとが階層的なワードライン構造から成り、情報ビットの貯蔵のためのメモリセルのセルアレイと、
アドレス信号をデコーディングして前記アレイのメインワードラインのうち、１つを選択するための選択信号を発生するワードライン選択手段と、
前記アドレス信号をデコーディングしてサブワードラインを駆動するための駆動信号を発生する駆動信号発生手段と、
前記ワードライン選択手段によって選択されたメインワードラインに関連されたサブワードラインのうち、１つを前記駆動信号により駆動するためのサブワードライン駆動手段を含み、
前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，伝達トランジスタ，ボディーブースタトランジスタを含み、
前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補信号に応答してサブワードラインを接地させ、
前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、伝達トランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号を前記サブワードラインに伝達し、
前記伝達トランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号を前記プルアップトランジスタのゲートに伝達し、
前記ボディーブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、前記選択信号に応答して前記駆動信号の電圧レベルが前記サブワードラインに充分に伝達されるように前記駆動信号の電圧レベルに前記プルアップトランジスタのボディー電圧を昇圧する、
ことを特徴とするボディーブースタトランジスタを含む半導体装置。 - 前記駆動信号に応答して前記選択信号の入力端子とワードラインを接続させるためのスイッチトランジスタを付加的に含む請求項１に記載の半導体装置。
- 前記ボディーブースタトランジスタは前記駆動信号が印加されるドレーン電極と前記プルアップトランジスタのボディーに接続されるソース電極及び前記選択信号が印加されるゲート電極を持つｎＭＯＳＦＥＴを含む請求項１に記載の半導体装置。
- 前記選択信号の電圧レベルは電源電圧レベルであり、前記駆動信号の電圧レベルは前記選択信号の電圧レベルより高い請求項３に記載の半導体装置。
- ワードライン、ビットライン、および情報を貯蔵するためのメモリセルを備えているセルアレイと、
外部からのアドレス信号をデコーディングして前記アレイの行を選択するための選択信号を発生する手段と、
前記選択されたワードラインを駆動するための駆動信号を発生する手段と、
前記選択信号によって選択されるワードラインを前記駆動信号に駆動するための駆動手段を含み、
前記駆動手段は、プルダウントランジスタ，プルアップトランジスタ，チャージトランジスタ，スイッチトランジスタ，ブースタトランジスタを含み、
前記プルダウントランジスタは、前記駆動信号の相補信号が印加されるゲート電極と、サブワードラインおよび接地の間に形成される電流通路とを有し、前記駆動信号の相補に応答してワードラインを接地させ、
前記プルアップトランジスタは、前記駆動信号が印加されるドレーン電極と、サブワードラインに接続されるソース電極と、チャージトランジスタのソース電極側に接続されるゲート電極とを有し、前記駆動信号をワードラインに伝達し、
前記チャージトランジスタは、電源電圧が印加されるゲート電極と、前記選択信号が印加されるドレーン電極と、プルアップトランジスタのゲート電極側に接続されるソース電極とを有し、電源電圧に応答して前記選択信号の電圧レベルに前記プルアップトランジスタのゲートをチャージし、
前記スイッチトランジスタは、前記選択信号の入力端子およびワードラインの間に形成される電流通路と、前記駆動信号が印加されるゲート電極とを有し、前記駆動信号に応答して前記選択信号の入力端子とワードラインを接続させ、
前記ブースタトランジスタは、前記駆動信号が印加されるドレーン電極と、前記選択信号が印加されるゲート電極と、プルアップトランジスタのボディに接続されるソース電極とを有し、記入および読出動作の間に、前記駆動信号の電圧レベルがワードラインに充分に伝達されるように前記選択信号に応答して前記プルアップトランジスタのボディー電圧を昇圧させるによってそのもののスレショルド電圧を一定に維持させる、
ことを特徴とするブースタトランジスタを含む半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-20830 | 1997-05-27 | ||
| KR1019970020830A KR100245556B1 (ko) | 1997-05-27 | 1997-05-27 | 워드 라인 구동 회로를 갖는 soi 반도체 램 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335610A JPH10335610A (ja) | 1998-12-18 |
| JP3996703B2 true JP3996703B2 (ja) | 2007-10-24 |
Family
ID=19507204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14530098A Expired - Fee Related JP3996703B2 (ja) | 1997-05-27 | 1998-05-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5946243A (ja) |
| JP (1) | JP3996703B2 (ja) |
| KR (1) | KR100245556B1 (ja) |
| TW (1) | TW393762B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040361A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | ディバイデッドワードライン方式の半導体記憶装置 |
| JP2000057766A (ja) * | 1998-08-11 | 2000-02-25 | Mitsubishi Electric Corp | 昇圧電圧駆動回路およびそれを用いた半導体記憶装置 |
| JP2000149564A (ja) | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
| US6088273A (en) * | 1999-05-17 | 2000-07-11 | Winbond Electronics Corp. | Method and circuit for measuring the read operation delay on DRAM bit lines |
| BR0112513A (pt) * | 2000-07-14 | 2003-07-01 | Advanced Micro Devices Inc | Buffer de entrada de comutação rápida. |
| US6421295B1 (en) * | 2001-02-14 | 2002-07-16 | Elite Semiconductor Memory Technology Inc. | DRAM circuit and its sub-word line driver |
| JP4868661B2 (ja) * | 2001-06-11 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100408687B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| US6784744B2 (en) * | 2001-09-27 | 2004-08-31 | Powerq Technologies, Inc. | Amplifier circuits and methods |
| US6859102B2 (en) * | 2001-09-27 | 2005-02-22 | Powerq Technologies, Inc. | Amplifier circuit and method |
| KR100534216B1 (ko) * | 2004-06-18 | 2005-12-08 | 삼성전자주식회사 | 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법 |
| US8400211B2 (en) | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| US8890601B2 (en) * | 2011-11-11 | 2014-11-18 | Qualcomm Incorporated | Method, system, and circuit with a driver output interface having a common mode connection coupled to a transistor bulk connection |
| US9064552B2 (en) * | 2013-02-27 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver and related method |
| US10460787B1 (en) * | 2018-05-16 | 2019-10-29 | Palo Alto Research Center Incorporated | Selection circuit usable with ferroelectric memory |
| US10748600B2 (en) * | 2018-12-11 | 2020-08-18 | Micron Technologies, Inc. | Phase charge sharing reduction |
| US11170830B2 (en) * | 2020-02-11 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company Limited | Word line driver for low voltage operation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265052A (en) * | 1989-07-20 | 1993-11-23 | Texas Instruments Incorporated | Wordline driver circuit for EEPROM memory cell |
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| JP3376594B2 (ja) * | 1991-11-20 | 2003-02-10 | 日本電気株式会社 | 行デコーダ |
| JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
-
1997
- 1997-05-27 KR KR1019970020830A patent/KR100245556B1/ko not_active IP Right Cessation
-
1998
- 1998-05-27 US US09/085,569 patent/US5946243A/en not_active Expired - Lifetime
- 1998-05-27 JP JP14530098A patent/JP3996703B2/ja not_active Expired - Fee Related
- 1998-05-29 TW TW087108388A patent/TW393762B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100245556B1 (ko) | 2000-02-15 |
| US5946243A (en) | 1999-08-31 |
| JPH10335610A (ja) | 1998-12-18 |
| KR19980084906A (ko) | 1998-12-05 |
| TW393762B (en) | 2000-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3996703B2 (ja) | 半導体装置 | |
| JP3480830B2 (ja) | ドライバ回路 | |
| JP4558410B2 (ja) | 無負荷４ｔｓｒａｍセルのメモリをアクセスする方法 | |
| EP0905904B1 (en) | Semiconductor integrated circuit having tri-state logic gate circuit | |
| KR0166505B1 (ko) | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 | |
| JPH07182860A (ja) | 半導体メモリ装置のワード線駆動回路 | |
| JP2002522871A (ja) | 論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生 | |
| JPH07111826B2 (ja) | 半導体記憶装置 | |
| JPS6233674B2 (ja) | ||
| JP2596685B2 (ja) | メモリ装置 | |
| KR0153847B1 (ko) | 반도체 기억장치 | |
| JPH05258577A (ja) | 半導体メモリ装置 | |
| US6064602A (en) | High-performance pass-gate isolation circuitry | |
| JP3053562B2 (ja) | 半導体メモリ装置のビット線感知回路 | |
| US6222789B1 (en) | Sub word line driving circuit | |
| JP2001243762A (ja) | 半導体記憶装置 | |
| US6025751A (en) | Self-bootstrapping word-line driver circuit and method | |
| KR930002574B1 (ko) | 워드라인 구동회로 | |
| JPH09185886A (ja) | データ保持回路 | |
| Yamagata et al. | Circuit design techniques for low-voltage operating and/or giga-scale DRAMs | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| US6304508B1 (en) | Semiconductor device | |
| JP2868789B2 (ja) | 半導体駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060714 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070612 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070803 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |