JP2597764B2 - ワード線へのブースト電圧供給用の充電ポンプ及びｄｒａｍレギュレータ - Google Patents
ワード線へのブースト電圧供給用の充電ポンプ及びｄｒａｍレギュレータInfo
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Description
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下ＤＲＡＭＳと称す）、特
に、ワード線電圧を設定する為の、ブースト・ワード線
・パワー供給チャージポンプ及びレギュレーターに関す
るものである。
ム・アクセス・メモリ（以下ＤＲＡＭＳと称す）、特
に、ワード線電圧を設定する為の、ブースト・ワード線
・パワー供給チャージポンプ及びレギュレーターに関す
るものである。
【従来の技術】高密度商用ＤＲＡＭＳは、代表的に、Ｄ
ＲＡＭワード線を駆動するのに充分高い電圧を供給する
為に容量ポンプ電圧ブースト回路を使用する。従来は、
電圧の調整が不完全で、その為、デバイス技術の信頼性
要求の点で課せられる限度以上の電圧を発生する危険が
あった。供給電圧Ｖddを有するこの様な回路は、２Ｖdd
−Ｖtnの最大達成可能電圧を発生し、ここでＶtnは、Ｎ
型フィールド・エフェクト・トランジスタ（ＦＥＴ）の
限界電圧である。第１図は、先行技術による電圧ブース
ト回路を示し、第２図は、その回路を駆動するのに用い
られるクロック信号の波形を図示するものである。第１
図において、１対のＮ型トランジスタ１と２が交差して
接続され、バイステーブル・フリップ・フロップを構成
し、トランジスタのソース側は、電圧レールＶddに接続
されている。各トランジスタのドレンは、それぞれ他方
のトランジスタのゲートに接続され、ダイオードを形成
する対応Ｎ型トランジスタ５と６とを介して、コンデン
サ７の１端子に接続されるノード３と４とを形成してい
る。コンデンサ７の他の端子はアースされている。イン
バータ８を介し、又、コンデンサ９を介して、クロック
ソースがノード４に接続され、又、他のクロックソース
が、インバータ１０及びコンデンサ１１を介して、ノー
ド３に接続されている。インバータ８の出力におけるク
ロックソース電圧は、波形φ2として示され、電圧Ｖdd
とＶssの間で変動し、又、インバータ１０の出力におけ
るクロックソース出力は、波形φ1で示され、電圧Ｖdd
とＶssの間で変動する。回路の出力端子は、コンデンサ
７とトランジスタ５と６との接続的で電圧Ｖppを供給す
る。上述の回路の作動は公知である。φ1とφ2のレベル
が、第２図に示す様に変動すると、コンデンサ９と１１
は、交互にＶssとＶddの間で充電しコンデンサ７に放電
する。出力端子に得られる最大の電圧は、２Ｖdd−Ｖth
で示され、ここでＶthは、トランジスタ５又は６のいず
れかの作動の限界値である。ここで注意を要する点は、
外部供給電圧Ｖddはデバイス明細に規定した限界の間で
変動可能で、負荷の結果として、他の回路の静的及び動
的状態の両者において同じ供給源を用いているというこ
とである。限界電圧Ｖthは、半導体処理温度及びチップ
・サプライ温度の変動に敏感であり、このことが、ブー
スト・サプライにおける重要な変動に貢献するものであ
る。最後に、ブーストＶppサプライ自身も、コンデンサ
７より導出された負荷電流の関数として変動する点にも
注意を要する。
ＲＡＭワード線を駆動するのに充分高い電圧を供給する
為に容量ポンプ電圧ブースト回路を使用する。従来は、
電圧の調整が不完全で、その為、デバイス技術の信頼性
要求の点で課せられる限度以上の電圧を発生する危険が
あった。供給電圧Ｖddを有するこの様な回路は、２Ｖdd
−Ｖtnの最大達成可能電圧を発生し、ここでＶtnは、Ｎ
型フィールド・エフェクト・トランジスタ（ＦＥＴ）の
限界電圧である。第１図は、先行技術による電圧ブース
ト回路を示し、第２図は、その回路を駆動するのに用い
られるクロック信号の波形を図示するものである。第１
図において、１対のＮ型トランジスタ１と２が交差して
接続され、バイステーブル・フリップ・フロップを構成
し、トランジスタのソース側は、電圧レールＶddに接続
されている。各トランジスタのドレンは、それぞれ他方
のトランジスタのゲートに接続され、ダイオードを形成
する対応Ｎ型トランジスタ５と６とを介して、コンデン
サ７の１端子に接続されるノード３と４とを形成してい
る。コンデンサ７の他の端子はアースされている。イン
バータ８を介し、又、コンデンサ９を介して、クロック
ソースがノード４に接続され、又、他のクロックソース
が、インバータ１０及びコンデンサ１１を介して、ノー
ド３に接続されている。インバータ８の出力におけるク
ロックソース電圧は、波形φ2として示され、電圧Ｖdd
とＶssの間で変動し、又、インバータ１０の出力におけ
るクロックソース出力は、波形φ1で示され、電圧Ｖdd
とＶssの間で変動する。回路の出力端子は、コンデンサ
７とトランジスタ５と６との接続的で電圧Ｖppを供給す
る。上述の回路の作動は公知である。φ1とφ2のレベル
が、第２図に示す様に変動すると、コンデンサ９と１１
は、交互にＶssとＶddの間で充電しコンデンサ７に放電
する。出力端子に得られる最大の電圧は、２Ｖdd−Ｖth
で示され、ここでＶthは、トランジスタ５又は６のいず
れかの作動の限界値である。ここで注意を要する点は、
外部供給電圧Ｖddはデバイス明細に規定した限界の間で
変動可能で、負荷の結果として、他の回路の静的及び動
的状態の両者において同じ供給源を用いているというこ
とである。限界電圧Ｖthは、半導体処理温度及びチップ
・サプライ温度の変動に敏感であり、このことが、ブー
スト・サプライにおける重要な変動に貢献するものであ
る。最後に、ブーストＶppサプライ自身も、コンデンサ
７より導出された負荷電流の関数として変動する点にも
注意を要する。
【発明が解決しようとする課題】その為、安定したワー
ド線電圧を供給するはずである出力端子の電圧は、実質
的に理想状態より変動する可能性がある。例えば、もし
Ｖddが極度に高い場合は、出力電圧を、ワード線・アク
セス・トランジスタ・ゲート絶縁を損傷し、メモリを破
損するレベルに迄急激に上昇せしめる可能性がある。も
し、Ｖddが低い場合は、発生出力電圧が、メモリ・セル
・アクセス・トランジスタを駆動するのに不充分とな
り、メモリの作動の信頼性が損なわれる可能性もある。
本発明は、２Ｖdd程度にも高くなり得るメモリ・ワード
線駆動用の出力電圧を供給する回路を提供することを目
的とするもので、かかる電圧は、先行技術のＶtnの減少
をうけないものである。かくして、Ｖddが低いとして
も、最悪の場合でもワード線駆動電圧は、先行技術のそ
れよりも高くなり、メモリの作動の信頼性を高めること
になる。
ド線電圧を供給するはずである出力端子の電圧は、実質
的に理想状態より変動する可能性がある。例えば、もし
Ｖddが極度に高い場合は、出力電圧を、ワード線・アク
セス・トランジスタ・ゲート絶縁を損傷し、メモリを破
損するレベルに迄急激に上昇せしめる可能性がある。も
し、Ｖddが低い場合は、発生出力電圧が、メモリ・セル
・アクセス・トランジスタを駆動するのに不充分とな
り、メモリの作動の信頼性が損なわれる可能性もある。
本発明は、２Ｖdd程度にも高くなり得るメモリ・ワード
線駆動用の出力電圧を供給する回路を提供することを目
的とするもので、かかる電圧は、先行技術のＶtnの減少
をうけないものである。かくして、Ｖddが低いとして
も、最悪の場合でもワード線駆動電圧は、先行技術のそ
れよりも高くなり、メモリの作動の信頼性を高めること
になる。
【課題を解決するための手段】上記の目的は、Ｎ型ソー
ス・フォロワを“ダイオード”として用いるよりは、む
しろ、ブースタ回路内のトランジスタを完全にスイッチ
することにより達成される。これにより、ブースト電圧
のＶthによる減少は除去される。本発明の他の実施例に
よると、所要のワード線駆動電圧を検出すると共に、も
しブースト電圧が低い場合は、ポンプを作動せしめて、
ワード線駆動電圧を上昇せしめ、電圧が正しいワード線
電圧に達すると、ポンプの作動を禁止する様に電圧ブー
スト・ポンプを調整する回路が提供される。上記は、ワ
ード線より作動可能とされるメモリ・セル・アクセス・
トランジスタとマッチするサンプル・トランジスタを利
用することにより達成される。ワード線駆動電圧は、サ
ンプル・トランジスタに与えられ、それが、その作動の
限界が到達したことを示す電流を導通し始めると、カレ
ント・ミラー（Ｃurrent mirror）は、電圧ポンプの作
動を禁止するフィードバック・ループで用いられる出力
電圧を与える。サンプル・トランジスタは、メモリ・ア
クセス・トランジスタと同一であるので、全く正確なワ
ード線駆動電圧が維持される。かくして、ブースト・ワ
ード線電圧の正確な調整が、電圧を損なう危険なしに行
われる。１たび正しいワード線駆動電圧が到達される
と、電圧ポンプは禁止されるので、電圧ブースト・コン
デンサを、この点より高く充電するのに、何ら追加のパ
ワーを必要とせず、パワーの節約となる。必要なものと
全く同じ電圧が発生され、チップ上のダブル・ブースト
・ストラップ（double boost-strap）電圧が除去される
ので、信頼性の向上が達成される。本発明の回路は、上
述の様に、高能率のものである。両者の利点を合せて達
成する為に、第１及び第２実施例を共に用いるのが望ま
しい。同一の基本的設計は、又、ネガテブ・基板・バッ
ク−バイアス（negative substrate back-bias）電圧
（Ｖbb）ジェネレータとしても用いられる。 本発明の１実施例によると、ＤＣ電圧供給ターミナル
と、１つの端子をアースし、他の端子を出力端子に接続
した第１のコンデンサと、第２のコンデンサと、第２の
コンデンサの１端子を交互に電圧供給端子とアース間
に、又、第２のコンデンサの他の端子を交互に電圧供給
端子と出力端子との間に接続するスイッチング装置とを
設け、それによって、ＤＣ電圧供給用に調整したブース
ト電圧を出力端子に与える構成としたブースト電圧供給
装置が提供される。又、本発明の他の実施例において
は、時々ワード線に接続する為のワード線用の上昇電圧
供給部と、メモリ・セル・コンデンサを、ワード線に接
続したゲートを有するビット線に接続するメモリ・セル
・アクセス・トランジスタと、メモリ・セル・アクセス
・トランジスタと同様のサンプル・トランジスタと、供
給電圧をサンプル・トランジスタに加えて、サンプル・
トランジスタの特性に関連する供給電圧で、サンプル・
トランジスタをオンする装置と、サンプル・トランジス
タのオンと同時に供給電圧の上昇を禁止する装置とより
なり、それにより、メモリ・セル・アクセス・トランジ
スタをオンするのに充分な電圧レベルを有する電圧供給
部を、ワード線との接続の為に与えるダイナミック・ラ
ンダム・アクセス（ＤＲＡＭ）ワード線サプライが提供
される。
ス・フォロワを“ダイオード”として用いるよりは、む
しろ、ブースタ回路内のトランジスタを完全にスイッチ
することにより達成される。これにより、ブースト電圧
のＶthによる減少は除去される。本発明の他の実施例に
よると、所要のワード線駆動電圧を検出すると共に、も
しブースト電圧が低い場合は、ポンプを作動せしめて、
ワード線駆動電圧を上昇せしめ、電圧が正しいワード線
電圧に達すると、ポンプの作動を禁止する様に電圧ブー
スト・ポンプを調整する回路が提供される。上記は、ワ
ード線より作動可能とされるメモリ・セル・アクセス・
トランジスタとマッチするサンプル・トランジスタを利
用することにより達成される。ワード線駆動電圧は、サ
ンプル・トランジスタに与えられ、それが、その作動の
限界が到達したことを示す電流を導通し始めると、カレ
ント・ミラー（Ｃurrent mirror）は、電圧ポンプの作
動を禁止するフィードバック・ループで用いられる出力
電圧を与える。サンプル・トランジスタは、メモリ・ア
クセス・トランジスタと同一であるので、全く正確なワ
ード線駆動電圧が維持される。かくして、ブースト・ワ
ード線電圧の正確な調整が、電圧を損なう危険なしに行
われる。１たび正しいワード線駆動電圧が到達される
と、電圧ポンプは禁止されるので、電圧ブースト・コン
デンサを、この点より高く充電するのに、何ら追加のパ
ワーを必要とせず、パワーの節約となる。必要なものと
全く同じ電圧が発生され、チップ上のダブル・ブースト
・ストラップ（double boost-strap）電圧が除去される
ので、信頼性の向上が達成される。本発明の回路は、上
述の様に、高能率のものである。両者の利点を合せて達
成する為に、第１及び第２実施例を共に用いるのが望ま
しい。同一の基本的設計は、又、ネガテブ・基板・バッ
ク−バイアス（negative substrate back-bias）電圧
（Ｖbb）ジェネレータとしても用いられる。 本発明の１実施例によると、ＤＣ電圧供給ターミナル
と、１つの端子をアースし、他の端子を出力端子に接続
した第１のコンデンサと、第２のコンデンサと、第２の
コンデンサの１端子を交互に電圧供給端子とアース間
に、又、第２のコンデンサの他の端子を交互に電圧供給
端子と出力端子との間に接続するスイッチング装置とを
設け、それによって、ＤＣ電圧供給用に調整したブース
ト電圧を出力端子に与える構成としたブースト電圧供給
装置が提供される。又、本発明の他の実施例において
は、時々ワード線に接続する為のワード線用の上昇電圧
供給部と、メモリ・セル・コンデンサを、ワード線に接
続したゲートを有するビット線に接続するメモリ・セル
・アクセス・トランジスタと、メモリ・セル・アクセス
・トランジスタと同様のサンプル・トランジスタと、供
給電圧をサンプル・トランジスタに加えて、サンプル・
トランジスタの特性に関連する供給電圧で、サンプル・
トランジスタをオンする装置と、サンプル・トランジス
タのオンと同時に供給電圧の上昇を禁止する装置とより
なり、それにより、メモリ・セル・アクセス・トランジ
スタをオンするのに充分な電圧レベルを有する電圧供給
部を、ワード線との接続の為に与えるダイナミック・ラ
ンダム・アクセス（ＤＲＡＭ）ワード線サプライが提供
される。
【実施例】以下に、本発明の構成を、１実施例につい
て、添付した図面にしたがって説明する。第３図におい
て、コンデンサ１５は、直列回路をなして、アース側
と、ダイオードとして形成されたＮ型フィールド・エフ
ェクト・トランジスタＦＥＴ１６を介して、電圧源Ｖdd
との間に接続され、ゲートとドレンは、電圧源Ｖddに接
続されている。トランジスタ１６は、スタート時にＶdd
のＮ型限界値（Ｖth）で、コンデンサ１５をＶddにチャ
ージする。Ｎ型ＦＥＴ１７とＰ型ＦＥＴ１８により構成
される第１の対のトランジスタは、そのソース／ドレン
回路と直列に、トランジスタ１６とコンデンサ１５との
接続点と、Ｖddとの間に接続され、トランジスタ１８の
ソースは、その基板にて、トランジスタ１６とコンデン
サ１５との接続点に接続されている。該接続点は、回路
の出力１９を構成し、そこに、ワード線サプライ電圧Ｖ
ppが与えられる。又、１つがＰ型ＦＥＴ２０であり、他
の１つが、Ｎ型ＦＥＴ２１である第２の対のトランジス
タは、そのソース／ドレン回路を電圧供給部Ｖddとアー
スとの間に接続されている。トランジスタ２０のソース
は、その基板で電圧供給部Ｖddに接続されている。第２
のコンデンサ２２は、２対のトランジスタの接続点の間
に接続されている。上述の回路は、出力１９に電圧２Ｖ
ddを発生する為に、以下に述べる様にして作動するが、
それは、半波ブースト機能を有するのみで、相当量の電
流が引き出された場合、電圧が降下することがあり得る
ものである。全波ブースト機能を与える為に、次の様な
回路が追加される。Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ２４
とよりなる第３の対のトランジスタは、そのソース／ド
レン回路を直列にＶddと出力端子１９との間に接続され
ていて、トランジスタ２４のソースは、その基板で出力
端子に接続されている。Ｐ型ＦＥＴ２４と、Ｎ型ＦＥＴ
２５とよりなる第４の対のトランジスタは、そのソース
／ドレン回路を直列にＶddとアースとの間に接続されて
いて、トランジスタ２４のソースは、その基板でＶddに
接続されている。第３のコンデンサ２７は、第３と第４
の対のトランジスタの接続点の間に接続されている。ク
ロックソースは、次の様に各トランジスタのゲートに加
えられている。即ち、φ1は、トランジスタ２５のゲー
トへ、／φ1はトランジスタ２０のゲートへ、φ2は、ト
ランジスタ２１のゲートへ、そして、／φ2は、トラン
ジスタ２６のゲートへ加えられている。ブースト・クロ
ック信号は、次の様に、各トランジスタのゲートに加え
られる。即ち、φ1＋はトランジスタ２３のゲートへ、
／φ1は、トランジスタ１８のゲートへ、φ2＋は、トラ
ンジスタ１７のゲートへ、そして／φ2は、トランジス
タ２４のゲートへ加えられる。第５図に、クロック・ジ
ェネレータの略図を示す。Ｐ型トランジスタ５１と５２
は、バイステーブル・フリップ・フロップを形成する様
にクロス接続されており、トランジスタのソースと基板
は、Ｖppの出力１９へ接続され、トランジスタ５２のゲ
ートは、トランジスタ５１のドレンへ、トランジスタ５
１のゲートは、トランジスタ５２のドレンへ接続されて
いる。Ｎ型トランジスタ５３は、そのソース／ドレン回
路をトランジスタ５１のドレンと、アースの間に接続さ
れ、Ｎ型トランジスタ５４は、そのソース／ドレン回路
をトランジスタ５２のドレンとアースとの間に接続され
ている。クロックφ1は、トランジスタ５４のゲートに
加えられ、クロック／φ1は、トランジスタ５３のゲー
トに加えられる。クロックφ1がハイになると、トラン
ジスタ５４は作動可能となり、トランジスタ５２と５４
の接続点は、アースへ引かれ、Ｖppをトランジスタ５１
と５３の接続点へ通すトランジスタ５１を作動可能にす
る。これは、Ｖppにブーストされた、クロックφ1＋で
ある。クロックφ1がロウとなり、／φ1がハイとなる
と、トランジスタ５４は禁止され、トランジスタ５３
は、作動可能となり、トランジスタ５１と５３（φ
1＋）の接続点は、アースへ引かれる。これにより、ト
ランジスタ５２と５４との接続点にＶppを通すトランジ
スタ５２が作動可能となり、クロック／φ1＋が出力す
る。同様の回路（図示せず）がブースト・クロックφ2
＋と／φ2＋を与える。第４図は、各ゲートに加えられ
るクロック信号ロジック・レベルとタイミングを図示
し、以下に該図について説明する。作動時には、初期化
において、コンデンサ１５は、Ｎ型ＦＥＴダイオード１
６を介して、Ｖdd−Ｖtn迄チャージされる。次いで、回
路は、いくつかのサイクルを通じて、リザーバ・コンデ
ンサ１５を所要レベル迄チャージする。以下の説明は、
１たびＶppレベルが、ほとんど所要レベルに達した時の
ポンプ回路内に生じる電圧とチャージのトランスファー
に関し、これは、ＶddにてそのソースでＮ型トランジス
タを完全に導通せしめるのに充分なものである。今ダイ
オード１６の左側のコンデンサ２７のスイッチング回路
と、第４図の波形を考察すると、φ1とφ1＋は、ハイと
なり、トランジスタ２３と２５とを作動可能とする。コ
ンデンサ２７は、Ｖddのレベル迄チャージされる。次い
で、トランジスタ２３と２５は禁止され、φ1パルスの
終りで導通を停止する。不連続的な時間の後で、／φ2
と／φ2＋は、ロウとなり、トランジスタ２４と２６
は、作動可能となる。Ｖddに接続されていたコンデンサ
端子は、出力端子１９に接続され、コンデンサ２７の他
方の負の端子は、Ｖddに接続される。もしコンデンサＣ
Ｒ（１５）が０と等しければ、コンデンサ２７の正の端
子より、端子１９でアースされる電圧は、コンデンサ２
７の初期電圧にアースへの電圧Ｖddを加算したもの、即
ち、２Ｖddと等しくなる。しかし、リザーバ・コンデン
サＣＲ（１５）は、代表的には、大きな値を有するの
で、ノード１９での電圧ステップは、（Ｃs／（Ｃs＋Ｃ
Ｒ））（２Ｖdd−Ｖpp）となり、ここでＣＲとＣｓは、
コンデンサ１５と２２又は２７それぞれの値である。か
くして、ポンプは、２Ｖddの最大レベルを達成できる。
次いで、電圧パルス／φ2と／φ2＋は、ハイとなり、ト
ランジスタ２３と２５とを禁止し、不連続時間φ1とφ1
＋の後で、再びハイとなり、コンデンサ２７をＶddとア
ース間に再接続する。それは、再度チャージされ、コン
デンサ２７が交互に、Ｖddとアース、出力端子１９とＶ
ddとの間で切り替えられるにつれて、端子１９とアース
間の電圧は、２Ｖdd迄上昇する。コンデンサ２２に関し
ても、同様の機能が生じる。クロック電圧／φ1と／φ1
＋がロウになると、コンデンサ２７は、トランジスタ２
０と１８を介して端子１９とＶddとの間に接続される。
クロック電圧φ2とφ2＋がハイになると、コンデンサ２
２は、トランジスタ１７と２１を介してＶddとアースと
の間に接続され、コンデンサ２２を電圧Ｖddにチャージ
する。かくして、コンデンサ２７がＶddとアース間でチ
ャージされている間に、コンデンサ２２は、クロック信
号／φ1の位相と極性とにより、ＦＥＴ２０と１８とを
介して、出力端子１９とＶddとの間に接続される。かく
して、２つのコンデンサ２７と２２とは、交互にチャー
ジされ、コンデンサ１５の電圧を高める。クロック信号
φ1，φ2，／φ1及び／φ2は同様の振巾を有し、Ｖdd，
ロジック１とＶss，ロジックゼロとの間で変動する。
又、クロック信号φ1＋，φ2＋，／φ1＋及び／φ2＋は
同様の振巾を有し、Ｖpp，ロジック１とＶss（アー
ス），ロジックゼロの間で変動する。コンデンサ１５，
２２及び２７は、主電圧供給源Ｖddからチャージされ、
クロックソースからチャージされるものではないという
点に注意すべきである。クロックソースは、最少のコン
デンサンスを有するＦＥＴのゲートのみを駆動するの
で、上記の構成によりクロックソースは、低いパワー供
給要求を持つことが可能になる。これは、クロックソー
スがコンデンサ９と１１（第１図）に必要とされるチャ
ージを供給し、電圧を上昇せしめるのに要求される電流
を供給し、間接的にワード線電流の１部を補給する先行
技術のブースト回路と対照的なものである。更に、電圧
ブースト電流は、先行技術の回路における様に、ダイオ
ードとして形成したＦＥＴを介して流れることはないの
で、先行技術の様に、普通電圧Ｖtnの限界によるブース
ト電圧の減少はない。ノン−オーバラッピング・クロッ
ク（non-overlapping clocks）が用いられているので、
上昇電流は、出力端子１９とＶddとの間を流れることは
ない。これにより、又、チャージが、スイッチング中に
コンデンサ１５から、もれ出ることも防止される。本実
施例では、Ｎ型トランジスタの基板は、全て、Ｖss（ア
ース）以下である電圧Ｖss又はＶbbに接続するのが望ま
しい。Ｐ型トランジスタ２４と１８の基板の、Ｖppへの
接続により、Ｐ型タブの前方へのバイアスがさけられ
る。第６図において、ワード線サプライが示されてい
る。リード２９に設けられている様なワード線電圧源
は、ワード線デコーダ３０を介して、ワード線３１に接
続されている。メモリ・セル・アクセス・トランジスタ
３２は、そのゲートをワード線に接続され、そのソース
／ドレン回路をビット線３３と、メモリ・セル・ビット
・ストレージ・コンデンサ３４に接続されている。コン
デンサは、セル・プレート・レファランス電圧Ｖrefを
参照とする。上述の公知の回路の作動において、リード
２９の電圧Ｖppが、ワード線デコーダ３０を介して、ワ
ード線３１に供給されると、該電圧は、トランジスタ３
２のゲートに加えられ、ビット・ストレージ・チャージ
・コンデンサ３４は、トランジスタ３２を介して、ビッ
ト線３３に接続される。コンデンサ３４に貯えられてい
るチャージは、それにより、ビット線３３に転送され
る。第６図の回路は、ワード線電圧レギュレータを提供
する。サンプル・トランジスタ３５は、ワード線アクセ
ス・トランジスタ３２と同様に構成されている。したが
って、それは、同様の導通限界を含めて、同様の特性を
示すものである。トランジスタ３５のソースは、電圧供
給部Ｖddに接続され、ドレンは、Ｐ型トランジスタ３６
を介して、ワード線電圧源リード２９に接続されてい
る。トランジスタ３６のゲートは、そのドレンに接続さ
れる。Ｐ型トランジスタ３７は、そのゲートがトランジ
スタ３６のゲートとドレンに接続され、そのソースが、
ワード線電圧源リード２９と、その他のソースをアース
（Ｖss）に接続され、ゲートを、抵抗器として直線域で
作動する様にＶddに接続したＮ型トランジスタ３８のド
レンに接続したドレンに接続されたトランジスタ３６の
電流をミラー（mirror）する。トランジスタ３６と３７
は、トランジスタ３６を通って流れる電流のカレント・
ミラーを構成している。Ｖppが、トランジスタ３５が導
通を開始する点迄上昇すると、同様の電流が、トランジ
スタ３８を介して流れる。又、正の電圧がトランジスタ
３７と３８の接続点とアース側との間に発生する。この
電圧は、リード２９でのＶppの電圧が更に上昇するのを
禁止するフィードバック電圧として用いられる。トラン
ジスタ３５は、トランジスタ３２と同一のものであるの
で、トランジスタ３２を導通せしめるのに充分な全く正
確なＶppが設定される。リード２９での電圧Ｖppは、先
行技術にしたがってポンプの手段によるか、又は、望ま
しくは、上述の第３図及び第４図を参照して述べた電圧
ポンプ３９によって与えられる。先行技術のポンプ、又
は、本発明によるポンプのいずれかは、クロック信号、
例えば、φ1，φ2，／φ1及び／φ2を与えるオシレータ
４０により駆動される。オシレータ４４は、禁止信号を
受けると、その作動を中止する禁止入力を有する。カレ
ント・ミラーよりのフィードバック電圧は、１対のシリ
アルに接続されたインバータ４１と４２を介して、オシ
レータ４４の禁止入力に加えられる。実際には、いかな
る数の偶数のインバータを用いてもよい。したがって、
トランジスタ３５が、正しいワード線（及びトランジス
タ３２）駆動電圧Ｖppに到達したことを意味する導通を
開始すると、オシレータ４４の禁止入力へのフィードバ
ック電圧は、オシレータ４４を停止し、電圧ブースト回
路中のコンデンサのチャージ、及び、電圧Ｖppの上昇を
中止せしめる。上述の電圧レギュレータは、必要のない
場合は、Ｖppのブーストを中止し、電圧ブースト回路
が、ワード線、即ち、セル・アクセス・トランジスタに
より要求されるレベル迄電圧をブーストすることのみを
許容する。このことにより、パワーが節減され、セル・
アクセス・トランジスタが保護され、メモリの信頼性が
向上することになる。以前の構成でチップに見られた、
電圧を約２Ｖdd迄ブーストする危険性のあるダブル・ブ
ースト・ストラップ回路は、上述の様にして除去され、
電圧ストレスは最少となる。ナロー・チャネル・トラン
ジスタは、バック・バイアス状態で、期待される限界電
圧より高い電圧を持つことができ、メモリ・セル・アク
セス・トランジスタ導通電圧を実際に測定する本レギュ
レータは、低すぎることもなく、又、高すぎることもな
い正確なワード線サプライ電圧を与える。この様にし
て、第３図と第５図とを組み合せた実施例は、実質的
に、更に、信頼性のあるワード線電圧を提供し、その結
果メモリの信頼性が向上すると共に、パワーの必要性は
減少する。本発明は、上記実施例に限定されるものでは
なく、その範囲内で種々の変形が可能であることは勿論
であり、添付した特許請求の範囲に包含される全ての変
形例は、本発明の一部と考えられるべきである。したが
って、本発明は、上記実施例に特記した如き構成よりな
り所期の目的を達成し得るものである。
て、添付した図面にしたがって説明する。第３図におい
て、コンデンサ１５は、直列回路をなして、アース側
と、ダイオードとして形成されたＮ型フィールド・エフ
ェクト・トランジスタＦＥＴ１６を介して、電圧源Ｖdd
との間に接続され、ゲートとドレンは、電圧源Ｖddに接
続されている。トランジスタ１６は、スタート時にＶdd
のＮ型限界値（Ｖth）で、コンデンサ１５をＶddにチャ
ージする。Ｎ型ＦＥＴ１７とＰ型ＦＥＴ１８により構成
される第１の対のトランジスタは、そのソース／ドレン
回路と直列に、トランジスタ１６とコンデンサ１５との
接続点と、Ｖddとの間に接続され、トランジスタ１８の
ソースは、その基板にて、トランジスタ１６とコンデン
サ１５との接続点に接続されている。該接続点は、回路
の出力１９を構成し、そこに、ワード線サプライ電圧Ｖ
ppが与えられる。又、１つがＰ型ＦＥＴ２０であり、他
の１つが、Ｎ型ＦＥＴ２１である第２の対のトランジス
タは、そのソース／ドレン回路を電圧供給部Ｖddとアー
スとの間に接続されている。トランジスタ２０のソース
は、その基板で電圧供給部Ｖddに接続されている。第２
のコンデンサ２２は、２対のトランジスタの接続点の間
に接続されている。上述の回路は、出力１９に電圧２Ｖ
ddを発生する為に、以下に述べる様にして作動するが、
それは、半波ブースト機能を有するのみで、相当量の電
流が引き出された場合、電圧が降下することがあり得る
ものである。全波ブースト機能を与える為に、次の様な
回路が追加される。Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ２４
とよりなる第３の対のトランジスタは、そのソース／ド
レン回路を直列にＶddと出力端子１９との間に接続され
ていて、トランジスタ２４のソースは、その基板で出力
端子に接続されている。Ｐ型ＦＥＴ２４と、Ｎ型ＦＥＴ
２５とよりなる第４の対のトランジスタは、そのソース
／ドレン回路を直列にＶddとアースとの間に接続されて
いて、トランジスタ２４のソースは、その基板でＶddに
接続されている。第３のコンデンサ２７は、第３と第４
の対のトランジスタの接続点の間に接続されている。ク
ロックソースは、次の様に各トランジスタのゲートに加
えられている。即ち、φ1は、トランジスタ２５のゲー
トへ、／φ1はトランジスタ２０のゲートへ、φ2は、ト
ランジスタ２１のゲートへ、そして、／φ2は、トラン
ジスタ２６のゲートへ加えられている。ブースト・クロ
ック信号は、次の様に、各トランジスタのゲートに加え
られる。即ち、φ1＋はトランジスタ２３のゲートへ、
／φ1は、トランジスタ１８のゲートへ、φ2＋は、トラ
ンジスタ１７のゲートへ、そして／φ2は、トランジス
タ２４のゲートへ加えられる。第５図に、クロック・ジ
ェネレータの略図を示す。Ｐ型トランジスタ５１と５２
は、バイステーブル・フリップ・フロップを形成する様
にクロス接続されており、トランジスタのソースと基板
は、Ｖppの出力１９へ接続され、トランジスタ５２のゲ
ートは、トランジスタ５１のドレンへ、トランジスタ５
１のゲートは、トランジスタ５２のドレンへ接続されて
いる。Ｎ型トランジスタ５３は、そのソース／ドレン回
路をトランジスタ５１のドレンと、アースの間に接続さ
れ、Ｎ型トランジスタ５４は、そのソース／ドレン回路
をトランジスタ５２のドレンとアースとの間に接続され
ている。クロックφ1は、トランジスタ５４のゲートに
加えられ、クロック／φ1は、トランジスタ５３のゲー
トに加えられる。クロックφ1がハイになると、トラン
ジスタ５４は作動可能となり、トランジスタ５２と５４
の接続点は、アースへ引かれ、Ｖppをトランジスタ５１
と５３の接続点へ通すトランジスタ５１を作動可能にす
る。これは、Ｖppにブーストされた、クロックφ1＋で
ある。クロックφ1がロウとなり、／φ1がハイとなる
と、トランジスタ５４は禁止され、トランジスタ５３
は、作動可能となり、トランジスタ５１と５３（φ
1＋）の接続点は、アースへ引かれる。これにより、ト
ランジスタ５２と５４との接続点にＶppを通すトランジ
スタ５２が作動可能となり、クロック／φ1＋が出力す
る。同様の回路（図示せず）がブースト・クロックφ2
＋と／φ2＋を与える。第４図は、各ゲートに加えられ
るクロック信号ロジック・レベルとタイミングを図示
し、以下に該図について説明する。作動時には、初期化
において、コンデンサ１５は、Ｎ型ＦＥＴダイオード１
６を介して、Ｖdd−Ｖtn迄チャージされる。次いで、回
路は、いくつかのサイクルを通じて、リザーバ・コンデ
ンサ１５を所要レベル迄チャージする。以下の説明は、
１たびＶppレベルが、ほとんど所要レベルに達した時の
ポンプ回路内に生じる電圧とチャージのトランスファー
に関し、これは、ＶddにてそのソースでＮ型トランジス
タを完全に導通せしめるのに充分なものである。今ダイ
オード１６の左側のコンデンサ２７のスイッチング回路
と、第４図の波形を考察すると、φ1とφ1＋は、ハイと
なり、トランジスタ２３と２５とを作動可能とする。コ
ンデンサ２７は、Ｖddのレベル迄チャージされる。次い
で、トランジスタ２３と２５は禁止され、φ1パルスの
終りで導通を停止する。不連続的な時間の後で、／φ2
と／φ2＋は、ロウとなり、トランジスタ２４と２６
は、作動可能となる。Ｖddに接続されていたコンデンサ
端子は、出力端子１９に接続され、コンデンサ２７の他
方の負の端子は、Ｖddに接続される。もしコンデンサＣ
Ｒ（１５）が０と等しければ、コンデンサ２７の正の端
子より、端子１９でアースされる電圧は、コンデンサ２
７の初期電圧にアースへの電圧Ｖddを加算したもの、即
ち、２Ｖddと等しくなる。しかし、リザーバ・コンデン
サＣＲ（１５）は、代表的には、大きな値を有するの
で、ノード１９での電圧ステップは、（Ｃs／（Ｃs＋Ｃ
Ｒ））（２Ｖdd−Ｖpp）となり、ここでＣＲとＣｓは、
コンデンサ１５と２２又は２７それぞれの値である。か
くして、ポンプは、２Ｖddの最大レベルを達成できる。
次いで、電圧パルス／φ2と／φ2＋は、ハイとなり、ト
ランジスタ２３と２５とを禁止し、不連続時間φ1とφ1
＋の後で、再びハイとなり、コンデンサ２７をＶddとア
ース間に再接続する。それは、再度チャージされ、コン
デンサ２７が交互に、Ｖddとアース、出力端子１９とＶ
ddとの間で切り替えられるにつれて、端子１９とアース
間の電圧は、２Ｖdd迄上昇する。コンデンサ２２に関し
ても、同様の機能が生じる。クロック電圧／φ1と／φ1
＋がロウになると、コンデンサ２７は、トランジスタ２
０と１８を介して端子１９とＶddとの間に接続される。
クロック電圧φ2とφ2＋がハイになると、コンデンサ２
２は、トランジスタ１７と２１を介してＶddとアースと
の間に接続され、コンデンサ２２を電圧Ｖddにチャージ
する。かくして、コンデンサ２７がＶddとアース間でチ
ャージされている間に、コンデンサ２２は、クロック信
号／φ1の位相と極性とにより、ＦＥＴ２０と１８とを
介して、出力端子１９とＶddとの間に接続される。かく
して、２つのコンデンサ２７と２２とは、交互にチャー
ジされ、コンデンサ１５の電圧を高める。クロック信号
φ1，φ2，／φ1及び／φ2は同様の振巾を有し、Ｖdd，
ロジック１とＶss，ロジックゼロとの間で変動する。
又、クロック信号φ1＋，φ2＋，／φ1＋及び／φ2＋は
同様の振巾を有し、Ｖpp，ロジック１とＶss（アー
ス），ロジックゼロの間で変動する。コンデンサ１５，
２２及び２７は、主電圧供給源Ｖddからチャージされ、
クロックソースからチャージされるものではないという
点に注意すべきである。クロックソースは、最少のコン
デンサンスを有するＦＥＴのゲートのみを駆動するの
で、上記の構成によりクロックソースは、低いパワー供
給要求を持つことが可能になる。これは、クロックソー
スがコンデンサ９と１１（第１図）に必要とされるチャ
ージを供給し、電圧を上昇せしめるのに要求される電流
を供給し、間接的にワード線電流の１部を補給する先行
技術のブースト回路と対照的なものである。更に、電圧
ブースト電流は、先行技術の回路における様に、ダイオ
ードとして形成したＦＥＴを介して流れることはないの
で、先行技術の様に、普通電圧Ｖtnの限界によるブース
ト電圧の減少はない。ノン−オーバラッピング・クロッ
ク（non-overlapping clocks）が用いられているので、
上昇電流は、出力端子１９とＶddとの間を流れることは
ない。これにより、又、チャージが、スイッチング中に
コンデンサ１５から、もれ出ることも防止される。本実
施例では、Ｎ型トランジスタの基板は、全て、Ｖss（ア
ース）以下である電圧Ｖss又はＶbbに接続するのが望ま
しい。Ｐ型トランジスタ２４と１８の基板の、Ｖppへの
接続により、Ｐ型タブの前方へのバイアスがさけられ
る。第６図において、ワード線サプライが示されてい
る。リード２９に設けられている様なワード線電圧源
は、ワード線デコーダ３０を介して、ワード線３１に接
続されている。メモリ・セル・アクセス・トランジスタ
３２は、そのゲートをワード線に接続され、そのソース
／ドレン回路をビット線３３と、メモリ・セル・ビット
・ストレージ・コンデンサ３４に接続されている。コン
デンサは、セル・プレート・レファランス電圧Ｖrefを
参照とする。上述の公知の回路の作動において、リード
２９の電圧Ｖppが、ワード線デコーダ３０を介して、ワ
ード線３１に供給されると、該電圧は、トランジスタ３
２のゲートに加えられ、ビット・ストレージ・チャージ
・コンデンサ３４は、トランジスタ３２を介して、ビッ
ト線３３に接続される。コンデンサ３４に貯えられてい
るチャージは、それにより、ビット線３３に転送され
る。第６図の回路は、ワード線電圧レギュレータを提供
する。サンプル・トランジスタ３５は、ワード線アクセ
ス・トランジスタ３２と同様に構成されている。したが
って、それは、同様の導通限界を含めて、同様の特性を
示すものである。トランジスタ３５のソースは、電圧供
給部Ｖddに接続され、ドレンは、Ｐ型トランジスタ３６
を介して、ワード線電圧源リード２９に接続されてい
る。トランジスタ３６のゲートは、そのドレンに接続さ
れる。Ｐ型トランジスタ３７は、そのゲートがトランジ
スタ３６のゲートとドレンに接続され、そのソースが、
ワード線電圧源リード２９と、その他のソースをアース
（Ｖss）に接続され、ゲートを、抵抗器として直線域で
作動する様にＶddに接続したＮ型トランジスタ３８のド
レンに接続したドレンに接続されたトランジスタ３６の
電流をミラー（mirror）する。トランジスタ３６と３７
は、トランジスタ３６を通って流れる電流のカレント・
ミラーを構成している。Ｖppが、トランジスタ３５が導
通を開始する点迄上昇すると、同様の電流が、トランジ
スタ３８を介して流れる。又、正の電圧がトランジスタ
３７と３８の接続点とアース側との間に発生する。この
電圧は、リード２９でのＶppの電圧が更に上昇するのを
禁止するフィードバック電圧として用いられる。トラン
ジスタ３５は、トランジスタ３２と同一のものであるの
で、トランジスタ３２を導通せしめるのに充分な全く正
確なＶppが設定される。リード２９での電圧Ｖppは、先
行技術にしたがってポンプの手段によるか、又は、望ま
しくは、上述の第３図及び第４図を参照して述べた電圧
ポンプ３９によって与えられる。先行技術のポンプ、又
は、本発明によるポンプのいずれかは、クロック信号、
例えば、φ1，φ2，／φ1及び／φ2を与えるオシレータ
４０により駆動される。オシレータ４４は、禁止信号を
受けると、その作動を中止する禁止入力を有する。カレ
ント・ミラーよりのフィードバック電圧は、１対のシリ
アルに接続されたインバータ４１と４２を介して、オシ
レータ４４の禁止入力に加えられる。実際には、いかな
る数の偶数のインバータを用いてもよい。したがって、
トランジスタ３５が、正しいワード線（及びトランジス
タ３２）駆動電圧Ｖppに到達したことを意味する導通を
開始すると、オシレータ４４の禁止入力へのフィードバ
ック電圧は、オシレータ４４を停止し、電圧ブースト回
路中のコンデンサのチャージ、及び、電圧Ｖppの上昇を
中止せしめる。上述の電圧レギュレータは、必要のない
場合は、Ｖppのブーストを中止し、電圧ブースト回路
が、ワード線、即ち、セル・アクセス・トランジスタに
より要求されるレベル迄電圧をブーストすることのみを
許容する。このことにより、パワーが節減され、セル・
アクセス・トランジスタが保護され、メモリの信頼性が
向上することになる。以前の構成でチップに見られた、
電圧を約２Ｖdd迄ブーストする危険性のあるダブル・ブ
ースト・ストラップ回路は、上述の様にして除去され、
電圧ストレスは最少となる。ナロー・チャネル・トラン
ジスタは、バック・バイアス状態で、期待される限界電
圧より高い電圧を持つことができ、メモリ・セル・アク
セス・トランジスタ導通電圧を実際に測定する本レギュ
レータは、低すぎることもなく、又、高すぎることもな
い正確なワード線サプライ電圧を与える。この様にし
て、第３図と第５図とを組み合せた実施例は、実質的
に、更に、信頼性のあるワード線電圧を提供し、その結
果メモリの信頼性が向上すると共に、パワーの必要性は
減少する。本発明は、上記実施例に限定されるものでは
なく、その範囲内で種々の変形が可能であることは勿論
であり、添付した特許請求の範囲に包含される全ての変
形例は、本発明の一部と考えられるべきである。したが
って、本発明は、上記実施例に特記した如き構成よりな
り所期の目的を達成し得るものである。
【図１】 従来の電圧ブースト回路の略式ダイアグラ
ム、
ム、
【図２】 図１の回路を駆動するのに用いられるクロッ
ク波形を示す図、
ク波形を示す図、
【図３】 本発明の実施例を示す略式ダイアグラム、
【図４】 図３の回路を作動せしめるのに用いるクロッ
ク信号波形を示す図、
ク信号波形を示す図、
【図５】 ブースト・クロック・ジェネレータの略式ダ
イアグラム、
イアグラム、
【図６】 本発明の他の実施例を示す部分略式及び部分
ブロック図。
ブロック図。
１，２，５，６……Ｎ型・トランジスタ ３，４……ノード ９，１１……コンデンサ ８，１０……インバータ １６，１８……トランジスタ １５……コンデンサ １７，２１，２３，２５……Ｎ型ＦＥＴ １８，２０，２４……Ｐ型ＦＥＴ ２２，２７……コンデンサ ２９……リード ３０……ワード線デコーダ ３２……メモリ・セル・アクセス・トランジスタ ３３……ビット線 ３５……サンプル・トランジスタ ３７，３８……Ｎ型・トランジスタ ４１，４２……インバータ ４４……オシレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ギリンガム カナダ、ケイ２エム・１エヌ４、オンタ リオ、カナタ、パロミノ・ドライブ116 番 (72)発明者 ロバート・ハーランド カナダ、ケイ０エイ・１エル０、オンタ リオ、カープ、ピ・オー・ボックス314 番 (72)発明者 バレリー・ラインズ カナダ、ケイ２エイ・１ティ７、オンタ リオ、オタワ、ロイヤル・アベニュー 228番
Claims (13)
- 【請求項１】 ブースト電圧供給装置であって次のもの
からなる： （ａ）ＤＣ電圧供給ターミナルと、 （ｂ）第１、第２コンデンサであって、該第１コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 （ｃ）該第２コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第１スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものとか
らなり、 かくして、ＤＣ電圧供給にまで調整されたブースト電圧
が出力ターミナルに現れるようにしたことを特徴とする
ブースト電圧供給装置。 - 【請求項２】 請求項１に記載の電圧供給装置であっ
て、更に出力ターミナルと電圧供給ターミナルとの間に
ダイオードとして作用するＮ型ＦＥＴを設け、供給電圧
と接地点との間の電位差よりも僅かに少ないブーストさ
れていない初期電圧を、該コンデンサに供給するように
構成したことを特徴とするもの。 - 【請求項３】 請求項２に記載の電圧供給装置であっ
て、更に第３コンデンサ、第２スイッチ手段及び該第
１、第２スイッチ手段を駆動する手段を有し、該第２ス
イッチ手段は、該第３コンデンサを交互に電圧供給ター
ミナルと接地点との間、及び出力ターミナルと電圧供給
ターミナルとの間に接続する第１スイッチ手段であっ
て、該コンデンサの一方のターミナルを電圧供給ターミ
ナル及び出力ターミナルとの間で切り替え可能に設けた
ものである一方、該駆動手段は、第２、第３コンデンサ
を交互に電圧供給ターミナルと出力ターミナルとの間に
接続するように構成したことを特徴とするもの。 - 【請求項４】 請求項３に記載の電圧供給装置であっ
て、 （ｉ）該第１スイッチ手段は： （ａ）Ｎ型ＦＥＴとＰ型ＦＥＴで構成される第１ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該Ｐ型ＦＥＴのソースは出力ターミナ
ルに接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミ
ナルに接続されたものと、 （ｂ）Ｐ型ＦＥＴとＮ型ＦＥＴで構成される第２ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該Ｐ型ＦＥＴのソースは電圧供給ターミナルに
接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミナル
に接続されたものを有し、 （ｃ）該第２コンデンサを第１ＦＥＴ対と第２ＦＥＴ対
との間の接続点間に挿入して構成する一方、 （ii）該第２スイッチ手段は： （ｄ）Ｎ型ＦＥＴとＰ型ＦＥＴで構成される第３ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該Ｐ型ＦＥＴのソースは出力ターミナ
ルに接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミ
ナルに接続されたものと、 （ｅ）Ｐ型ＦＥＴとＮ型ＦＥＴで構成される第４ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該Ｐ型ＦＥＴのソースは電圧供給ターミナルに
接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミナル
に接続されたものを有し、 （ｆ）該第３コンデンサを第３ＦＥＴ対と第４ＦＥＴ対
との間の接続点間に挿入して構成し、 （iii）Ｐ型ＦＥＴのソースを電圧供給ターミナル及び
電圧供給ターミナルに接続するとともに、Ｐ型ＦＥＴの
ソースを出力ターミナル及び出力ターミナルに接続する
基板。 - 【請求項５】 請求項４に記載の電圧供給装置であっ
て、Ｎ型ＦＥＴの基板は全て接地点又は接地電位よりも
低い電位の電圧端子に接続されていることを特徴とする
もの。 - 【請求項６】 請求項５に記載の電圧供給装置であっ
て、該駆動手段は重畳することのない複数のクロックを
出力することを特徴とするもの。 - 【請求項７】 請求項６に記載の電圧供給装置であっ
て、更に該出力ターミナルにダイナミック・ランダム・
アクセス（ＤＲＡＭ）ワード線デコーダが接続されてい
ることを特徴とするもの。 - 【請求項８】 ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）ワード線への供給装置であって： （ａ）該ワード線に時々接続され、該ワード線に上昇電
圧を供給する上昇電圧供給手段と、 （ｂ）メモリ・セル・コンデンサをビット線に接続する
ためのメモリ・セル・アクセス・トランジスタであっ
て、そのゲートはワード線に接続されているものと、 （ｃ）該メモリ・セル・アクセス・トランジスタと同等
の特性を有するサンプル・トランジスタと、 （ｄ）該サンプル・トランジスタに上昇電圧を印加する
印加手段であって、メモリ・セル・アクセス・トランジ
スタと同様の条件で、該サンプル・トランジスタを導通
させるものと、 （ｅ）サンプル・トランジスタのターン・オンにより供
給電圧の上昇を禁止する禁止手段とからなり、 かくして、メモリ・セル・アクセス・トランジスタをタ
ーン・オンするのに十分なレベルの電位をもった供給電
圧が供給され、ワード線を接続するように構成したこと
を特徴とするもの。 - 【請求項９】 請求項８に記載したワード線への供給装
置であって、該サンプル・トランジスタへの印加手段は
カレント・ミラーからなり、該サンプル・トランジスタ
により引き出されたミラー電流に起因するフィードバッ
ク電圧は、該供給電圧の上昇を禁止するように構成した
ことを特徴とするもの。 - 【請求項１０】 請求項８に記載したワード線への供給
装置であって、該供給手段は電圧ポンプと、該電圧ポン
プを駆動する発振器からなる一方、該禁止手段は、該サ
ンプル・トランジスタにより電圧供給手段から引き出さ
れた電流に起因する禁止信号を供給する禁止信号供給手
段からなることを特徴とするもの。 - 【請求項１１】 請求項１０に記載したワード線への供
給装置であって、該禁止信号供給手段は、該サンプル・
トランジスタにより引き出された反射電流を発生させ、
それにより該発振器に禁止電圧を与えるカレント・ミラ
ーを有することを特徴とするもの。 - 【請求項１２】 請求項８に記載したワード線への供給
装置であって、更に： （ｆ）ＤＣ電圧供給ターミナルと、 （ｇ）第１、第２コンデンサであって、該第１コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 （ｈ）該第２コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第１スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものとか
らなり、 かくして、ＤＣ電圧供給にまで調整されたブースト電圧
が、該上昇電圧供給手段の出力ターミナルに現れるよう
にしたことを特徴とするもの。 - 【請求項１３】 請求項１１に記載したワード線への供
給装置であって、上昇電圧供給手段は： （ｉ）ＤＣ電圧供給ターミナルと、 （ｊ）第１、第２コンデンサであって、該第１コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 （ｋ）該第２コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第１スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものと、 （ｌ）電圧供給ターミナルと出力ターミナルとの間に、
そのゲートとドレインが共に電圧供給ターミナルに接続
され、ダイオードとして作用するＮ型ＦＥＴであって、
供給電圧と接地点との間の電位差よりも僅かに少ないブ
ーストされていない初期電圧を、該コンデンサに供給す
るものと、 （ｍ）第３コンデンサ、第２スイッチ手段及び該第１、
第２スイッチ手段を駆動する手段を有し、該第２スイッ
チ手段は、該第３コンデンサを交互に電圧供給ターミナ
ルと接地点との間、及び出力ターミナルと電圧供給ター
ミナルとの間に接続する第１スイッチ手段であって、該
コンデンサの一方のターミナルを電圧供給ターミナル及
び出力ターミナルとの間で切り替え可能に設けたもので
ある一方、該駆動手段は、第２、第３コンデンサを交互
に、しかも重ね合わせが起こらないように、電圧供給タ
ーミナルと出力ターミナルとの間に接続するように設け
たものと、 （ｉ）該第１スイッチ手段は： （ｎ）Ｎ型ＦＥＴとＰ型ＦＥＴで構成される第１ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該Ｐ型ＦＥＴのソースは出力ターミナ
ルに接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミ
ナルに接続されたものと、 （ｏ）Ｐ型ＦＥＴとＮ型ＦＥＴで構成される第２ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該Ｐ型ＦＥＴのソースは電圧供給ターミナルに
接続され、該Ｎ型ＦＥＴのソースは接地点に接続された
ものを有し、 （ｐ）該第２コンデンサを第１ＦＥＴ対と第２ＦＥＴ対
との間の接続点間に挿入して構成する一方、 （ii）該第２スイッチ手段は： （ｑ）Ｎ型ＦＥＴとＰ型ＦＥＴで構成される第３ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該Ｐ型ＦＥＴのソースは出力ターミナ
ルに接続され、該Ｎ型ＦＥＴのソースは電圧供給ターミ
ナルに接続されたものと、 （ｒ）Ｐ型ＦＥＴとＮ型ＦＥＴで構成される第４ＦＥＴ
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該Ｐ型ＦＥＴのソースは電圧供給ターミナルに
接続され、該Ｎ型ＦＥＴのソースは接地点に接続された
ものを有し、 （ｓ）該第３コンデンサを第３ＦＥＴ対と第４ＦＥＴ対
との間の接続点間に挿入して構成し、 （iii）Ｐ型ＦＥＴのソースを電圧供給ターミナル及び
電圧供給ターミナルに接続するとともに、Ｐ型ＦＥＴの
ソースを出力ターミナル及び出力ターミナルに接続し、
更に、Ｎ型ＦＥＴの基板を全て接地電位よりも低い電位
の電圧端子に接続したものとを有し、 （ｔ）該駆動手段は、重畳することのない複数の反転及
び非反転クロックであって、ブーストしたもの及びブー
ストしていないもののいずれをも出力可能な発振器より
構成し、 かくして、該電圧供給ターミナルは、上昇電圧を供給す
るように構成したことを特徴とするもの。
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