JPH0628851A - ワード線へのブースト電圧供給用の充電ポンプ及びdramレギュレータ - Google Patents
ワード線へのブースト電圧供給用の充電ポンプ及びdramレギュレータInfo
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Abstract
線駆動用の出力電圧をVddの2倍程度に高くして供給す
る回路を提供することを目的とする。 【構成】 ブースト回路に設けたトランジスタを切り替
えることにより、ブースト電圧をVtnにまで減圧するの
を防止する。ブースト・コンデンサはVddにより充電さ
れることにより、ブースト源のクロックやVddに関連し
て発生するドリフト・トラッキング問題を除去すること
が可能となる。調整器によりメモリ・セル・アクセス・
トランジスタの複製に流れる電流を検知することによ
り、アクセス・トランジスタを動作するのに必要な電圧
が得られれば、ブースト回路のクロック発振器を中断す
るよう構成されている。
Description
ム・アクセス・メモリ(以下DRAMSと称す)、特
に、ワード線電圧を設定する為の、ブースト・ワード線
・パワー供給チャージポンプ及びレギュレーターに関す
るものである。
RAMワード線を駆動するのに充分高い電圧を供給する
為に容量ポンプ電圧ブースト回路を使用する。従来は、
電圧の調整が不完全で、その為、デバイス技術の信頼性
要求の点で課せられる限度以上の電圧を発生する危険が
あった。供給電圧Vddを有するこの様な回路は、2Vdd
−Vtnの最大達成可能電圧を発生し、ここでVtnは、N
型フィールド・エフェクト・トランジスタ(FET)の
限界電圧である。第1図は、先行技術による電圧ブース
ト回路を示し、第2図は、その回路を駆動するのに用い
られるクロック信号の波形を図示するものである。第1
図において、1対のN型トランジスタ1と2が交差して
接続され、バイステーブル・フリップ・フロップを構成
し、トランジスタのソース側は、電圧レールVddに接続
されている。各トランジスタのドレンは、それぞれ他方
のトランジスタのゲートに接続され、ダイオードを形成
する対応N型トランジスタ5と6とを介して、コンデン
サ7の1端子に接続されるノード3と4とを形成してい
る。コンデンサ7の他の端子はアースされている。イン
バータ8を介し、又、コンデンサ9を介して、クロック
ソースがノード4に接続され、又、他のクロックソース
が、インバータ10及びコンデンサ11を介して、ノー
ド3に接続されている。インバータ8の出力におけるク
ロックソース電圧は、波形φ2として示され、電圧Vdd
とVssの間で変動し、又、インバータ10の出力におけ
るクロックソース出力は、波形φ1で示され、電圧Vdd
とVssの間で変動する。回路の出力端子は、コンデンサ
7とトランジスタ5と6との接続的で電圧Vppを供給す
る。上述の回路の作動は公知である。φ1とφ2のレベル
が、第2図に示す様に変動すると、コンデンサ9と11
は、交互にVssとVddの間で充電しコンデンサ7に放電
する。出力端子に得られる最大の電圧は、2Vdd−Vth
で示され、ここでVthは、トランジスタ5又は6のいず
れかの作動の限界値である。ここで注意を要する点は、
外部供給電圧Vddはデバイス明細に規定した限界の間で
変動可能で、負荷の結果として、他の回路の静的及び動
的状態の両者において同じ供給源を用いているというこ
とである。限界電圧Vthは、半導体処理温度及びチップ
・サプライ温度の変動に敏感であり、このことが、ブー
スト・サプライにおける重要な変動に貢献するものであ
る。最後に、ブーストVppサプライ自身も、コンデンサ
7より導出された負荷電流の関数として変動する点にも
注意を要する。
ド線電圧を供給するはずである出力端子の電圧は、実質
的に理想状態より変動する可能性がある。例えば、もし
Vddが極度に高い場合は、出力電圧を、ワード線・アク
セス・トランジスタ・ゲート絶縁を損傷し、メモリを破
損するレベルに迄急激に上昇せしめる可能性がある。も
し、Vddが低い場合は、発生出力電圧が、メモリ・セル
・アクセス・トランジスタを駆動するのに不充分とな
り、メモリの作動の信頼性が損なわれる可能性もある。
本発明は、2Vdd程度にも高くなり得るメモリ・ワード
線駆動用の出力電圧を供給する回路を提供することを目
的とするもので、かかる電圧は、先行技術のVtnの減少
をうけないものである。かくして、Vddが低いとして
も、最悪の場合でもワード線駆動電圧は、先行技術のそ
れよりも高くなり、メモリの作動の信頼性を高めること
になる。
ス・フォロワを“ダイオード”として用いるよりは、む
しろ、ブースタ回路内のトランジスタを完全にスイッチ
することにより達成される。これにより、ブースト電圧
のVthによる減少は除去される。本発明の他の実施例に
よると、所要のワード線駆動電圧を検出すると共に、も
しブースト電圧が低い場合は、ポンプを作動せしめて、
ワード線駆動電圧を上昇せしめ、電圧が正しいワード線
電圧に達すると、ポンプの作動を禁止する様に電圧ブー
スト・ポンプを調整する回路が提供される。上記は、ワ
ード線より作動可能とされるメモリ・セル・アクセス・
トランジスタとマッチするサンプル・トランジスタを利
用することにより達成される。ワード線駆動電圧は、サ
ンプル・トランジスタに与えられ、それが、その作動の
限界が到達したことを示す電流を導通し始めると、カレ
ント・ミラー(Current mirror)は、電圧ポンプの作
動を禁止するフィードバック・ループで用いられる出力
電圧を与える。サンプル・トランジスタは、メモリ・ア
クセス・トランジスタと同一であるので、全く正確なワ
ード線駆動電圧が維持される。かくして、ブースト・ワ
ード線電圧の正確な調整が、電圧を損なう危険なしに行
われる。1たび正しいワード線駆動電圧が到達される
と、電圧ポンプは禁止されるので、電圧ブースト・コン
デンサを、この点より高く充電するのに、何ら追加のパ
ワーを必要とせず、パワーの節約となる。必要なものと
全く同じ電圧が発生され、チップ上のダブル・ブースト
・ストラップ(double boost-strap)電圧が除去される
ので、信頼性の向上が達成される。本発明の回路は、上
述の様に、高能率のものである。両者の利点を合せて達
成する為に、第1及び第2実施例を共に用いるのが望ま
しい。同一の基本的設計は、又、ネガテブ・基板・バッ
ク−バイアス(negative substrate back-bias)電圧
(Vbb)ジェネレータとしても用いられる。 本発明の1実施例によると、DC電圧供給ターミナル
と、1つの端子をアースし、他の端子を出力端子に接続
した第1のコンデンサと、第2のコンデンサと、第2の
コンデンサの1端子を交互に電圧供給端子とアース間
に、又、第2のコンデンサの他の端子を交互に電圧供給
端子と出力端子との間に接続するスイッチング装置とを
設け、それによって、DC電圧供給用に調整したブース
ト電圧を出力端子に与える構成としたブースト電圧供給
装置が提供される。又、本発明の他の実施例において
は、時々ワード線に接続する為のワード線用の上昇電圧
供給部と、メモリ・セル・コンデンサを、ワード線に接
続したゲートを有するビット線に接続するメモリ・セル
・アクセス・トランジスタと、メモリ・セル・アクセス
・トランジスタと同様のサンプル・トランジスタと、供
給電圧をサンプル・トランジスタに加えて、サンプル・
トランジスタの特性に関連する供給電圧で、サンプル・
トランジスタをオンする装置と、サンプル・トランジス
タのオンと同時に供給電圧の上昇を禁止する装置とより
なり、それにより、メモリ・セル・アクセス・トランジ
スタをオンするのに充分な電圧レベルを有する電圧供給
部を、ワード線との接続の為に与えるダイナミック・ラ
ンダム・アクセス(DRAM)ワード線サプライが提供
される。
て、添付した図面にしたがって説明する。第3図におい
て、コンデンサ15は、直列回路をなして、アース側
と、ダイオードとして形成されたN型フィールド・エフ
ェクト・トランジスタFET16を介して、電圧源Vdd
との間に接続され、ゲートとドレンは、電圧源Vddに接
続されている。トランジスタ16は、スタート時にVdd
のN型限界値(Vth)で、コンデンサ15をVddにチャ
ージする。N型FET17とP型FET18により構成
される第1の対のトランジスタは、そのソース/ドレン
回路と直列に、トランジスタ16とコンデンサ15との
接続点と、Vddとの間に接続され、トランジスタ18の
ソースは、その基板にて、トランジスタ16とコンデン
サ15との接続点に接続されている。該接続点は、回路
の出力19を構成し、そこに、ワード線サプライ電圧V
ppが与えられる。又、1つがP型FET20であり、他
の1つが、N型FET21である第2の対のトランジス
タは、そのソース/ドレン回路を電圧供給部Vddとアー
スとの間に接続されている。トランジスタ20のソース
は、その基板で電圧供給部Vddに接続されている。第2
のコンデンサ22は、2対のトランジスタの接続点の間
に接続されている。上述の回路は、出力19に電圧2V
ddを発生する為に、以下に述べる様にして作動するが、
それは、半波ブースト機能を有するのみで、相当量の電
流が引き出された場合、電圧が降下することがあり得る
ものである。全波ブースト機能を与える為に、次の様な
回路が追加される。N型FET23と、P型FET24
とよりなる第3の対のトランジスタは、そのソース/ド
レン回路を直列にVddと出力端子19との間に接続され
ていて、トランジスタ24のソースは、その基板で出力
端子に接続されている。P型FET24と、N型FET
25とよりなる第4の対のトランジスタは、そのソース
/ドレン回路を直列にVddとアースとの間に接続されて
いて、トランジスタ24のソースは、その基板でVddに
接続されている。第3のコンデンサ27は、第3と第4
の対のトランジスタの接続点の間に接続されている。ク
ロックソースは、次の様に各トランジスタのゲートに加
えられている。即ち、φ1は、トランジスタ25のゲー
トへ、/φ1はトランジスタ20のゲートへ、φ2は、ト
ランジスタ21のゲートへ、そして、/φ2は、トラン
ジスタ26のゲートへ加えられている。ブースト・クロ
ック信号は、次の様に、各トランジスタのゲートに加え
られる。即ち、φ1+はトランジスタ23のゲートへ、
/φ1は、トランジスタ18のゲートへ、φ2+は、トラ
ンジスタ17のゲートへ、そして/φ2は、トランジス
タ24のゲートへ加えられる。第5図に、クロック・ジ
ェネレータの略図を示す。P型トランジスタ51と52
は、バイステーブル・フリップ・フロップを形成する様
にクロス接続されており、トランジスタのソースと基板
は、Vppの出力19へ接続され、トランジスタ52のゲ
ートは、トランジスタ51のドレンへ、トランジスタ5
1のゲートは、トランジスタ52のドレンへ接続されて
いる。N型トランジスタ53は、そのソース/ドレン回
路をトランジスタ51のドレンと、アースの間に接続さ
れ、N型トランジスタ54は、そのソース/ドレン回路
をトランジスタ52のドレンとアースとの間に接続され
ている。クロックφ1は、トランジスタ54のゲートに
加えられ、クロック/φ1は、トランジスタ53のゲー
トに加えられる。クロックφ1がハイになると、トラン
ジスタ54は作動可能となり、トランジスタ52と54
の接続点は、アースへ引かれ、Vppをトランジスタ51
と53の接続点へ通すトランジスタ51を作動可能にす
る。これは、Vppにブーストされた、クロックφ1+で
ある。クロックφ1がロウとなり、/φ1がハイとなる
と、トランジスタ54は禁止され、トランジスタ53
は、作動可能となり、トランジスタ51と53(φ
1+)の接続点は、アースへ引かれる。これにより、ト
ランジスタ52と54との接続点にVppを通すトランジ
スタ52が作動可能となり、クロック/φ1+が出力す
る。同様の回路(図示せず)がブースト・クロックφ2
+と/φ2+を与える。第4図は、各ゲートに加えられ
るクロック信号ロジック・レベルとタイミングを図示
し、以下に該図について説明する。作動時には、初期化
において、コンデンサ15は、N型FETダイオード1
6を介して、Vdd−Vtn迄チャージされる。次いで、回
路は、いくつかのサイクルを通じて、リザーバ・コンデ
ンサ15を所要レベル迄チャージする。以下の説明は、
1たびVppレベルが、ほとんど所要レベルに達した時の
ポンプ回路内に生じる電圧とチャージのトランスファー
に関し、これは、VddにてそのソースでN型トランジス
タを完全に導通せしめるのに充分なものである。今ダイ
オード16の左側のコンデンサ27のスイッチング回路
と、第4図の波形を考察すると、φ1とφ1+は、ハイと
なり、トランジスタ23と25とを作動可能とする。コ
ンデンサ27は、Vddのレベル迄チャージされる。次い
で、トランジスタ23と25は禁止され、φ1パルスの
終りで導通を停止する。不連続的な時間の後で、/φ2
と/φ2+は、ロウとなり、トランジスタ24と26
は、作動可能となる。Vddに接続されていたコンデンサ
端子は、出力端子19に接続され、コンデンサ27の他
方の負の端子は、Vddに接続される。もしコンデンサC
R(15)が0と等しければ、コンデンサ27の正の端
子より、端子19でアースされる電圧は、コンデンサ2
7の初期電圧にアースへの電圧Vddを加算したもの、即
ち、2Vddと等しくなる。しかし、リザーバ・コンデン
サCR(15)は、代表的には、大きな値を有するの
で、ノード19での電圧ステップは、(Cs/(Cs+C
R))(2Vdd−Vpp)となり、ここでCRとCsは、
コンデンサ15と22又は27それぞれの値である。か
くして、ポンプは、2Vddの最大レベルを達成できる。
次いで、電圧パルス/φ2と/φ2+は、ハイとなり、ト
ランジスタ23と25とを禁止し、不連続時間φ1とφ1
+の後で、再びハイとなり、コンデンサ27をVddとア
ース間に再接続する。それは、再度チャージされ、コン
デンサ27が交互に、Vddとアース、出力端子19とV
ddとの間で切り替えられるにつれて、端子19とアース
間の電圧は、2Vdd迄上昇する。コンデンサ22に関し
ても、同様の機能が生じる。クロック電圧/φ1と/φ1
+がロウになると、コンデンサ27は、トランジスタ2
0と18を介して端子19とVddとの間に接続される。
クロック電圧φ2とφ2+がハイになると、コンデンサ2
2は、トランジスタ17と21を介してVddとアースと
の間に接続され、コンデンサ22を電圧Vddにチャージ
する。かくして、コンデンサ27がVddとアース間でチ
ャージされている間に、コンデンサ22は、クロック信
号/φ1の位相と極性とにより、FET20と18とを
介して、出力端子19とVddとの間に接続される。かく
して、2つのコンデンサ27と22とは、交互にチャー
ジされ、コンデンサ15の電圧を高める。クロック信号
φ1,φ2,/φ1及び/φ2は同様の振巾を有し、Vdd,
ロジック1とVss,ロジックゼロとの間で変動する。
又、クロック信号φ1+,φ2+,/φ1+及び/φ2+は
同様の振巾を有し、Vpp,ロジック1とVss(アー
ス),ロジックゼロの間で変動する。コンデンサ15,
22及び27は、主電圧供給源Vddからチャージされ、
クロックソースからチャージされるものではないという
点に注意すべきである。クロックソースは、最少のコン
デンサンスを有するFETのゲートのみを駆動するの
で、上記の構成によりクロックソースは、低いパワー供
給要求を持つことが可能になる。これは、クロックソー
スがコンデンサ9と11(第1図)に必要とされるチャ
ージを供給し、電圧を上昇せしめるのに要求される電流
を供給し、間接的にワード線電流の1部を補給する先行
技術のブースト回路と対照的なものである。更に、電圧
ブースト電流は、先行技術の回路における様に、ダイオ
ードとして形成したFETを介して流れることはないの
で、先行技術の様に、普通電圧Vtnの限界によるブース
ト電圧の減少はない。ノン−オーバラッピング・クロッ
ク(non-overlapping clocks)が用いられているので、
上昇電流は、出力端子19とVddとの間を流れることは
ない。これにより、又、チャージが、スイッチング中に
コンデンサ15から、もれ出ることも防止される。本実
施例では、N型トランジスタの基板は、全て、Vss(ア
ース)以下である電圧Vss又はVbbに接続するのが望ま
しい。P型トランジスタ24と18の基板の、Vppへの
接続により、P型タブの前方へのバイアスがさけられ
る。第6図において、ワード線サプライが示されてい
る。リード29に設けられている様なワード線電圧源
は、ワード線デコーダ30を介して、ワード線31に接
続されている。メモリ・セル・アクセス・トランジスタ
32は、そのゲートをワード線に接続され、そのソース
/ドレン回路をビット線33と、メモリ・セル・ビット
・ストレージ・コンデンサ34に接続されている。コン
デンサは、セル・プレート・レファランス電圧Vrefを
参照とする。上述の公知の回路の作動において、リード
29の電圧Vppが、ワード線デコーダ30を介して、ワ
ード線31に供給されると、該電圧は、トランジスタ3
2のゲートに加えられ、ビット・ストレージ・チャージ
・コンデンサ34は、トランジスタ32を介して、ビッ
ト線33に接続される。コンデンサ34に貯えられてい
るチャージは、それにより、ビット線33に転送され
る。第6図の回路は、ワード線電圧レギュレータを提供
する。サンプル・トランジスタ35は、ワード線アクセ
ス・トランジスタ32と同様に構成されている。したが
って、それは、同様の導通限界を含めて、同様の特性を
示すものである。トランジスタ35のソースは、電圧供
給部Vddに接続され、ドレンは、P型トランジスタ36
を介して、ワード線電圧源リード29に接続されてい
る。トランジスタ36のゲートは、そのドレンに接続さ
れる。P型トランジスタ37は、そのゲートがトランジ
スタ36のゲートとドレンに接続され、そのソースが、
ワード線電圧源リード29と、その他のソースをアース
(Vss)に接続され、ゲートを、抵抗器として直線域で
作動する様にVddに接続したN型トランジスタ38のド
レンに接続したドレンに接続されたトランジスタ36の
電流をミラー(mirror)する。トランジスタ36と37
は、トランジスタ36を通って流れる電流のカレント・
ミラーを構成している。Vppが、トランジスタ35が導
通を開始する点迄上昇すると、同様の電流が、トランジ
スタ38を介して流れる。又、正の電圧がトランジスタ
37と38の接続点とアース側との間に発生する。この
電圧は、リード29でのVppの電圧が更に上昇するのを
禁止するフィードバック電圧として用いられる。トラン
ジスタ35は、トランジスタ32と同一のものであるの
で、トランジスタ32を導通せしめるのに充分な全く正
確なVppが設定される。リード29での電圧Vppは、先
行技術にしたがってポンプの手段によるか、又は、望ま
しくは、上述の第3図及び第4図を参照して述べた電圧
ポンプ39によって与えられる。先行技術のポンプ、又
は、本発明によるポンプのいずれかは、クロック信号、
例えば、φ1,φ2,/φ1及び/φ2を与えるオシレータ
40により駆動される。オシレータ44は、禁止信号を
受けると、その作動を中止する禁止入力を有する。カレ
ント・ミラーよりのフィードバック電圧は、1対のシリ
アルに接続されたインバータ41と42を介して、オシ
レータ44の禁止入力に加えられる。実際には、いかな
る数の偶数のインバータを用いてもよい。したがって、
トランジスタ35が、正しいワード線(及びトランジス
タ32)駆動電圧Vppに到達したことを意味する導通を
開始すると、オシレータ44の禁止入力へのフィードバ
ック電圧は、オシレータ44を停止し、電圧ブースト回
路中のコンデンサのチャージ、及び、電圧Vppの上昇を
中止せしめる。上述の電圧レギュレータは、必要のない
場合は、Vppのブーストを中止し、電圧ブースト回路
が、ワード線、即ち、セル・アクセス・トランジスタに
より要求されるレベル迄電圧をブーストすることのみを
許容する。このことにより、パワーが節減され、セル・
アクセス・トランジスタが保護され、メモリの信頼性が
向上することになる。以前の構成でチップに見られた、
電圧を約2Vdd迄ブーストする危険性のあるダブル・ブ
ースト・ストラップ回路は、上述の様にして除去され、
電圧ストレスは最少となる。ナロー・チャネル・トラン
ジスタは、バック・バイアス状態で、期待される限界電
圧より高い電圧を持つことができ、メモリ・セル・アク
セス・トランジスタ導通電圧を実際に測定する本レギュ
レータは、低すぎることもなく、又、高すぎることもな
い正確なワード線サプライ電圧を与える。この様にし
て、第3図と第5図とを組み合せた実施例は、実質的
に、更に、信頼性のあるワード線電圧を提供し、その結
果メモリの信頼性が向上すると共に、パワーの必要性は
減少する。本発明は、上記実施例に限定されるものでは
なく、その範囲内で種々の変形が可能であることは勿論
であり、添付した特許請求の範囲に包含される全ての変
形例は、本発明の一部と考えられるべきである。したが
って、本発明は、上記実施例に特記した如き構成よりな
り所期の目的を達成し得るものである。
ム、
ク波形を示す図、
ク信号波形を示す図、
イアグラム、
ブロック図。
Claims (13)
- 【請求項1】 ブースト電圧供給装置であって次のもの
からなる: (a)DC電圧供給ターミナルと、 (b)第1、第2コンデンサであって、該第1コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 (c)該第2コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第1スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものとか
らなり、 かくして、DC電圧供給にまで調整されたブースト電圧
が出力ターミナルに現れるようにしたことを特徴とする
ブースト電圧供給装置。 - 【請求項2】 請求項1に記載の電圧供給装置であっ
て、更に出力ターミナルと電圧供給ターミナルとの間に
ダイオードとして作用するN型FETを設け、供給電圧
と接地点との間の電位差よりも僅かに少ないブーストさ
れていない初期電圧を、該コンデンサに供給するように
構成したことを特徴とするもの。 - 【請求項3】 請求項2に記載の電圧供給装置であっ
て、更に第3コンデンサ、第2スイッチ手段及び該第
1、第2スイッチ手段を駆動する手段を有し、該第2ス
イッチ手段は、該第3コンデンサを交互に電圧供給ター
ミナルと接地点との間、及び出力ターミナルと電圧供給
ターミナルとの間に接続する第1スイッチ手段であっ
て、該コンデンサの一方のターミナルを電圧供給ターミ
ナル及び出力ターミナルとの間で切り替え可能に設けた
ものである一方、該駆動手段は、第2、第3コンデンサ
を交互に電圧供給ターミナルと出力ターミナルとの間に
接続するように構成したことを特徴とするもの。 - 【請求項4】 請求項3に記載の電圧供給装置であっ
て、 (i)該第1スイッチ手段は: (a)N型FETとP型FETで構成される第1FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該P型FETのソースは出力ターミナ
ルに接続され、該N型FETのソースは電圧供給ターミ
ナルに接続されたものと、 (b)P型FETとN型FETで構成される第2FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該P型FETのソースは電圧供給ターミナルに
接続され、該N型FETのソースは電圧供給ターミナル
に接続されたものを有し、 (c)該第2コンデンサを第1FET対と第2FET対
との間の接続点間に挿入して構成する一方、 (ii)該第2スイッチ手段は: (d)N型FETとP型FETで構成される第3FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該P型FETのソースは出力ターミナ
ルに接続され、該N型FETのソースは電圧供給ターミ
ナルに接続されたものと、 (e)P型FETとN型FETで構成される第4FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該P型FETのソースは電圧供給ターミナルに
接続され、該N型FETのソースは電圧供給ターミナル
に接続されたものを有し、 (f)該第3コンデンサを第3FET対と第4FET対
との間の接続点間に挿入して構成し、 (iii)P型FETのソースを電圧供給ターミナル及び
電圧供給ターミナルに接続するとともに、P型FETの
ソースを出力ターミナル及び出力ターミナルに接続する
基板。 - 【請求項5】 請求項4に記載の電圧供給装置であっ
て、N型FETの基板は全て接地点又は接地電位よりも
低い電位の電圧端子に接続されていることを特徴とする
もの。 - 【請求項6】 請求項5に記載の電圧供給装置であっ
て、該駆動手段は重畳することのない複数のクロックを
出力することを特徴とするもの。 - 【請求項7】 請求項6に記載の電圧供給装置であっ
て、更に該出力ターミナルにダイナミック・ランダム・
アクセス(DRAM)ワード線デコーダが接続されてい
ることを特徴とするもの。 - 【請求項8】 ダイナミック・ランダム・アクセス・メ
モリ(DRAM)ワード線への供給装置であって: (a)該ワード線に時々接続され、該ワード線に上昇電
圧を供給する上昇電圧供給手段と、 (b)メモリ・セル・コンデンサをビット線に接続する
ためのメモリ・セル・アクセス・トランジスタであっ
て、そのゲートはワード線に接続されているものと、 (c)該メモリ・セル・アクセス・トランジスタと同等
の特性を有するサンプル・トランジスタと、 (d)該サンプル・トランジスタに上昇電圧を印加する
印加手段であって、メモリ・セル・アクセス・トランジ
スタと同様の条件で、該サンプル・トランジスタを導通
させるものと、 (e)サンプル・トランジスタのターン・オンにより供
給電圧の上昇を禁止する禁止手段とからなり、 かくして、メモリ・セル・アクセス・トランジスタをタ
ーン・オンするのに十分なレベルの電位をもった供給電
圧が供給され、ワード線を接続するように構成したこと
を特徴とするもの。 - 【請求項9】 請求項8に記載したワード線への供給装
置であって、該サンプル・トランジスタへの印加手段は
カレント・ミラーからなり、該サンプル・トランジスタ
により引き出されたミラー電流に起因するフィードバッ
ク電圧は、該供給電圧の上昇を禁止するように構成した
ことを特徴とするもの。 - 【請求項10】 請求項8に記載したワード線への供給
装置であって、該供給手段は電圧ポンプと、該電圧ポン
プを駆動する発振器からなる一方、該禁止手段は、該サ
ンプル・トランジスタにより電圧供給手段から引き出さ
れた電流に起因する禁止信号を供給する禁止信号供給手
段からなることを特徴とするもの。 - 【請求項11】 請求項10に記載したワード線への供
給装置であって、該禁止信号供給手段は、該サンプル・
トランジスタにより引き出された反射電流を発生させ、
それにより該発振器に禁止電圧を与えるカレント・ミラ
ーを有することを特徴とするもの。 - 【請求項12】 請求項8に記載したワード線への供給
装置であって、更に: (f)DC電圧供給ターミナルと、 (g)第1、第2コンデンサであって、該第1コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 (h)該第2コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第1スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものとか
らなり、 かくして、DC電圧供給にまで調整されたブースト電圧
が、該上昇電圧供給手段の出力ターミナルに現れるよう
にしたことを特徴とするもの。 - 【請求項13】 請求項11に記載したワード線への供
給装置であって、上昇電圧供給手段は: (i)DC電圧供給ターミナルと、 (j)第1、第2コンデンサであって、該第1コンデン
サの一端は接地されている一方、その他端は出力ターミ
ナルに接続されているものと、 (k)該第2コンデンサを、交互に電圧供給ターミナル
と接地点との間、及び出力ターミナルと電圧供給ターミ
ナルとの間に接続する第1スイッチ手段であって、該コ
ンデンサの一方のターミナルを電圧供給ターミナル及び
出力ターミナルとの間で切り替え可能に設けたものと、 (l)電圧供給ターミナルと出力ターミナルとの間に、
そのゲートとドレインが共に電圧供給ターミナルに接続
され、ダイオードとして作用するN型FETであって、
供給電圧と接地点との間の電位差よりも僅かに少ないブ
ーストされていない初期電圧を、該コンデンサに供給す
るものと、 (m)第3コンデンサ、第2スイッチ手段及び該第1、
第2スイッチ手段を駆動する手段を有し、該第2スイッ
チ手段は、該第3コンデンサを交互に電圧供給ターミナ
ルと接地点との間、及び出力ターミナルと電圧供給ター
ミナルとの間に接続する第1スイッチ手段であって、該
コンデンサの一方のターミナルを電圧供給ターミナル及
び出力ターミナルとの間で切り替え可能に設けたもので
ある一方、該駆動手段は、第2、第3コンデンサを交互
に、しかも重ね合わせが起こらないように、電圧供給タ
ーミナルと出力ターミナルとの間に接続するように設け
たものと、 (i)該第1スイッチ手段は: (n)N型FETとP型FETで構成される第1FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該P型FETのソースは出力ターミナ
ルに接続され、該N型FETのソースは電圧供給ターミ
ナルに接続されたものと、 (o)P型FETとN型FETで構成される第2FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該P型FETのソースは電圧供給ターミナルに
接続され、該N型FETのソースは接地点に接続された
ものを有し、 (p)該第2コンデンサを第1FET対と第2FET対
との間の接続点間に挿入して構成する一方、 (ii)該第2スイッチ手段は: (q)N型FETとP型FETで構成される第3FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと出力ターミナルと
の間に接続され、該P型FETのソースは出力ターミナ
ルに接続され、該N型FETのソースは電圧供給ターミ
ナルに接続されたものと、 (r)P型FETとN型FETで構成される第4FET
対であって、それらのソース及びドレインは直列接続さ
れるとともに、電圧供給ターミナルと接地点との間に接
続され、該P型FETのソースは電圧供給ターミナルに
接続され、該N型FETのソースは接地点に接続された
ものを有し、 (s)該第3コンデンサを第3FET対と第4FET対
との間の接続点間に挿入して構成し、 (iii)P型FETのソースを電圧供給ターミナル及び
電圧供給ターミナルに接続するとともに、P型FETの
ソースを出力ターミナル及び出力ターミナルに接続し、
更に、N型FETの基板を全て接地電位よりも低い電位
の電圧端子に接続したものとを有し、 (t)該駆動手段は、重畳することのない複数の反転及
び非反転クロックであって、ブーストしたもの及びブー
ストしていないもののいずれをも出力可能な発振器より
構成し、 かくして、該電圧供給ターミナルは、上昇電圧を供給す
るように構成したことを特徴とするもの。
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