JP2832688B2 - メモリ素子用チャージポンプ回路 - Google Patents
メモリ素子用チャージポンプ回路Info
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子のチャ
ージポンプ（charge pump ）回路に係るもので、詳しく
は、動作初期の電源電圧印加の際、瞬間的な過度（exce
ssive ）電流発生減少を防止し、パワーの消耗を減らし
て回路動作の信頼性を向上し得るメモリ素子用チャージ
ポンプ回路に関するものである。
ージポンプ（charge pump ）回路に係るもので、詳しく
は、動作初期の電源電圧印加の際、瞬間的な過度（exce
ssive ）電流発生減少を防止し、パワーの消耗を減らし
て回路動作の信頼性を向上し得るメモリ素子用チャージ
ポンプ回路に関するものである。
【０００２】
【従来の技術】一般に、メモリ素子においては、外部か
ら印加するメモリセル駆動用電圧を所定レベルに増加さ
せメモリセルを駆動している。かつ、該増加された電圧
は電荷の漏泄により電圧降下が発生するので、該降下さ
れた電圧を元来のレベルに復元しメモリセルを正確に駆
動させなければならない。前記降下された電圧を元来の
レベルに復元させるためにチャージポンプ回路が利用さ
れる。そして、従来のチャージポンプ回路においては、
図３に示したように、外部から印加するメモリセル駆動
用電圧を所定レベルに増加させるパルスジェネレータ
（図示されず）の出力端子Ｖｐｐが第１のＭＯＳトラン
ジスタＭ１のドレイン端子に接続され、該第２のＭＯＳ
トランジスタＭ１のゲート端子にはワードラインＷ／Ｌ
が接続され、該第１のＭＯＳトランジスタＭ１のソース
端子は第２のＭＯＳトランジスタＭ２のゲート端子およ
びドレイン端子と共通接続され、該第２のＭＯＳトラン
ジスタＭ２のドレイン端子にはクロックパルスφの印加
するコンデンサＣ１が接続され、該第２のＭＯＳトラン
ジスタＭ２のソース端子は前記第１のＭＯＳトランジス
タＭ１のゲート端子および前記ワードラインＷ／Ｌに連
結されて構成されていた。
ら印加するメモリセル駆動用電圧を所定レベルに増加さ
せメモリセルを駆動している。かつ、該増加された電圧
は電荷の漏泄により電圧降下が発生するので、該降下さ
れた電圧を元来のレベルに復元しメモリセルを正確に駆
動させなければならない。前記降下された電圧を元来の
レベルに復元させるためにチャージポンプ回路が利用さ
れる。そして、従来のチャージポンプ回路においては、
図３に示したように、外部から印加するメモリセル駆動
用電圧を所定レベルに増加させるパルスジェネレータ
（図示されず）の出力端子Ｖｐｐが第１のＭＯＳトラン
ジスタＭ１のドレイン端子に接続され、該第２のＭＯＳ
トランジスタＭ１のゲート端子にはワードラインＷ／Ｌ
が接続され、該第１のＭＯＳトランジスタＭ１のソース
端子は第２のＭＯＳトランジスタＭ２のゲート端子およ
びドレイン端子と共通接続され、該第２のＭＯＳトラン
ジスタＭ２のドレイン端子にはクロックパルスφの印加
するコンデンサＣ１が接続され、該第２のＭＯＳトラン
ジスタＭ２のソース端子は前記第１のＭＯＳトランジス
タＭ１のゲート端子および前記ワードラインＷ／Ｌに連
結されて構成されていた。
【０００３】また、このように構成された従来のメモリ
素子用チャージポンプ回路の作用を説明すると、次のよ
うであった。まず、メモリセルを駆動させるため５Ｖの
外部電圧がメモリデバイスに印加すると、該メモリデバ
イスのパルスジェネレータにより前記５Ｖの外部電圧は
１５Ｖ（Ｖｐｐ）に昇圧されチャージポンプ回路の第１
のＭＯＳトランジスタＭ１のドレイン端子に出力され
る。次いで、５ＶのワードラインＷ／Ｌの電圧が該第１
のＭＯＳトランジスタＭ１のゲート端子に印加され、該
第１のＭＯＳトランジスタＭ１がターンオンされる。し
たがって、該第１のＭＯＳトランジスタＭ１のソース端
子は、ゲート端子に印加した前記ワードラインＷ／Ｌの
電圧５Ｖが第１のＭＯＳトランジスタのしきい値電圧Ｖ
T だけ降下された電圧（５Ｖ−ＶT ）として現れる。次
いで、該第１のＭＯＳトランジスタＭ１のソース端子の
電圧（５Ｖ−ＶT ）は接続点Ａに伝達されるが、該接続
点Ａは第２のＭＯＳトランジスタＭ２のゲート端子およ
びドレイン端子に共通接続されているため、該接続点Ａ
の電圧（５Ｖ−ＶT ）は前記第２のＭＯＳトランジスタ
Ｍ２のドレイン端子およびコンデンサＣ１の接続点Ｂに
そのまま伝達される。
素子用チャージポンプ回路の作用を説明すると、次のよ
うであった。まず、メモリセルを駆動させるため５Ｖの
外部電圧がメモリデバイスに印加すると、該メモリデバ
イスのパルスジェネレータにより前記５Ｖの外部電圧は
１５Ｖ（Ｖｐｐ）に昇圧されチャージポンプ回路の第１
のＭＯＳトランジスタＭ１のドレイン端子に出力され
る。次いで、５ＶのワードラインＷ／Ｌの電圧が該第１
のＭＯＳトランジスタＭ１のゲート端子に印加され、該
第１のＭＯＳトランジスタＭ１がターンオンされる。し
たがって、該第１のＭＯＳトランジスタＭ１のソース端
子は、ゲート端子に印加した前記ワードラインＷ／Ｌの
電圧５Ｖが第１のＭＯＳトランジスタのしきい値電圧Ｖ
T だけ降下された電圧（５Ｖ−ＶT ）として現れる。次
いで、該第１のＭＯＳトランジスタＭ１のソース端子の
電圧（５Ｖ−ＶT ）は接続点Ａに伝達されるが、該接続
点Ａは第２のＭＯＳトランジスタＭ２のゲート端子およ
びドレイン端子に共通接続されているため、該接続点Ａ
の電圧（５Ｖ−ＶT ）は前記第２のＭＯＳトランジスタ
Ｍ２のドレイン端子およびコンデンサＣ１の接続点Ｂに
そのまま伝達される。
【０００４】次いで、前記コンデンサＣ１に外部からク
ロックパルスφが印加すると、該クロックパルスφ充電
により該クロックパルスφの上昇エッジで前記コンデン
サＣ１からはΔＶだけの電圧が発生され、該コンデンサ
Ｃ１から発生した電圧ΔＶは前記接続点Ｂの電圧（５Ｖ
−ＶT ）に加えられ、該接続点Ｂの全体電圧は（５Ｖ−
ＶT ＋ΔＶ）に昇圧される。次いで、該昇圧された電圧
（５Ｖ−ＶT ＋ΔＶ）はターンオンされた第２のＭＯＳ
トランジスタＭ２のソース端子を通って第１のＭＯＳト
ランジスタＭ１のゲート端子およびワードラインＷ／Ｌ
に出力される。したがって、第１のＭＯＳトランジスタ
Ｍ１のソース端子には元来の電圧（５Ｖ−ＶT ）がΔＶ
だけ上昇された電圧（５Ｖ−ＶT ＋ΔＶ）が現れ、該電
圧（５Ｖ−ＶT ＋ΔＶ）は再び接続点Ａ，Ｂに伝達さ
れ、その後、クロックパルスφの上昇エッジによりコン
デンサＣ１から発生する電圧ΔＶは前記接続点Ｂに伝達
された電圧（５Ｖ−ＶT ＋ΔＶ）に継続的に加えられ、
第２のＭＯＳトランジスタＭ２のソース端子を通って再
び第１のＭＯＳトランジスタＭ１のゲート端子に印加さ
れ、このような過程が継続的に反復されて接続点Ａの電
圧レベルが１０Ｖに昇圧され、該昇圧された電圧はワー
ドラインＷ／Ｌに出力されメモリセルの駆動用として使
用される。
ロックパルスφが印加すると、該クロックパルスφ充電
により該クロックパルスφの上昇エッジで前記コンデン
サＣ１からはΔＶだけの電圧が発生され、該コンデンサ
Ｃ１から発生した電圧ΔＶは前記接続点Ｂの電圧（５Ｖ
−ＶT ）に加えられ、該接続点Ｂの全体電圧は（５Ｖ−
ＶT ＋ΔＶ）に昇圧される。次いで、該昇圧された電圧
（５Ｖ−ＶT ＋ΔＶ）はターンオンされた第２のＭＯＳ
トランジスタＭ２のソース端子を通って第１のＭＯＳト
ランジスタＭ１のゲート端子およびワードラインＷ／Ｌ
に出力される。したがって、第１のＭＯＳトランジスタ
Ｍ１のソース端子には元来の電圧（５Ｖ−ＶT ）がΔＶ
だけ上昇された電圧（５Ｖ−ＶT ＋ΔＶ）が現れ、該電
圧（５Ｖ−ＶT ＋ΔＶ）は再び接続点Ａ，Ｂに伝達さ
れ、その後、クロックパルスφの上昇エッジによりコン
デンサＣ１から発生する電圧ΔＶは前記接続点Ｂに伝達
された電圧（５Ｖ−ＶT ＋ΔＶ）に継続的に加えられ、
第２のＭＯＳトランジスタＭ２のソース端子を通って再
び第１のＭＯＳトランジスタＭ１のゲート端子に印加さ
れ、このような過程が継続的に反復されて接続点Ａの電
圧レベルが１０Ｖに昇圧され、該昇圧された電圧はワー
ドラインＷ／Ｌに出力されメモリセルの駆動用として使
用される。
【０００５】この場合、前記第２のＭＯＳトランジスタ
Ｍ２のドレイン端子に現れる電圧が（５Ｖ−ＶT ＋Δ
Ｖ）であると、該第２のＭＯＳトランジスタＭ２のソー
ス端子に現れる電圧は該第２のＭＯＳトランジスタＭ２
のしきい値電圧ＶT2だけ降下された電圧（５Ｖ−ＶT ＋
ΔＶ−ＶT2）になるべきであるが、該第２のＭＯＳトラ
ンジスタＭ２のしきい値電圧ＶT2が“０”に設定される
ので、実際、該第２のＭＯＳトランジスタＭ２のソース
端子に現れる電圧はドレイン端子に現れる電圧（５Ｖ−
ＶT ＋ΔＶ）がそのまま現れる。かつ、コンデンサＣ１
で昇圧される電圧ΔＶと前記第１のＭＯＳトランジスタ
Ｍ１のしきい値電圧ＶT との関係は、前記電圧（５Ｖ−
ＶT ＋ΔＶ）が１５Ｖまで増加しなければならないので
ＶT ＜ΔＶの関係に設定される。
Ｍ２のドレイン端子に現れる電圧が（５Ｖ−ＶT ＋Δ
Ｖ）であると、該第２のＭＯＳトランジスタＭ２のソー
ス端子に現れる電圧は該第２のＭＯＳトランジスタＭ２
のしきい値電圧ＶT2だけ降下された電圧（５Ｖ−ＶT ＋
ΔＶ−ＶT2）になるべきであるが、該第２のＭＯＳトラ
ンジスタＭ２のしきい値電圧ＶT2が“０”に設定される
ので、実際、該第２のＭＯＳトランジスタＭ２のソース
端子に現れる電圧はドレイン端子に現れる電圧（５Ｖ−
ＶT ＋ΔＶ）がそのまま現れる。かつ、コンデンサＣ１
で昇圧される電圧ΔＶと前記第１のＭＯＳトランジスタ
Ｍ１のしきい値電圧ＶT との関係は、前記電圧（５Ｖ−
ＶT ＋ΔＶ）が１５Ｖまで増加しなければならないので
ＶT ＜ΔＶの関係に設定される。
【０００６】
【発明が解決しようとする課題】然るに、このように構
成された従来のメモリ素子用チャージポンプ回路におい
ては、電源電圧が印加しクロックパルスφがコンデンサ
Ｃ１に印加すると、該コンデンサＣ１と第２のＭＯＳト
ランジスタＭ２のドレイン端子との接続点Ｂに、瞬間的
な過度電流が流れてパワーの消耗が多くなり、過度電流
によりＣＭＯＳトランジスタの場合はラッチアップが発
生するという不都合な点があった。
成された従来のメモリ素子用チャージポンプ回路におい
ては、電源電圧が印加しクロックパルスφがコンデンサ
Ｃ１に印加すると、該コンデンサＣ１と第２のＭＯＳト
ランジスタＭ２のドレイン端子との接続点Ｂに、瞬間的
な過度電流が流れてパワーの消耗が多くなり、過度電流
によりＣＭＯＳトランジスタの場合はラッチアップが発
生するという不都合な点があった。
【０００７】それで、このような問題点を解決するため
本発明者達は研究を重ねた結果、次のようなメモリ素子
用チャージポンプ回路を提供しようとするものである。
本発明者達は研究を重ねた結果、次のようなメモリ素子
用チャージポンプ回路を提供しようとするものである。
【０００８】本発明の目的は、電源電圧印加の際、発生
する瞬間的な過度電流（excessiv current）現象を防止
し、パワーの消耗を減らして回路動作の信頼性を向上し
得るメモリ素子用チャージポンプ回路を提供しようとす
るものである。
する瞬間的な過度電流（excessiv current）現象を防止
し、パワーの消耗を減らして回路動作の信頼性を向上し
得るメモリ素子用チャージポンプ回路を提供しようとす
るものである。
【０００９】
【課題を解決するための手段】そして、このような本発
明の目的は、ドレイン端子に印加した所定レベルの電圧
範囲で、ゲート端子に印加するワードラインＷ／Ｌの電
圧をしきい値電圧だけ降下し、ソース端子に出力する第
１のＭＯＳトランジスタＭ１と、印加するクロックパル
スφの上昇エッジにより所定電圧を発生するコンデンサ
Ｃ１と、前記ワードラインＷ／Ｌの電圧がゲート端子に
印加され、ドレイン端子に印加される前記コンデンサＣ
１の電圧を電圧降下なしにソース端子に出力する第３の
ＭＳＯトランジスタＭ３と、ゲート端子およびドレイン
端子が前記第１のＭＯＳトランジスタＭ１のソース端子
に共通連結され、該第１のＭＯＳトランジスタＭ１のゲ
ート端子にソース端子が接続され、該第１のＭＯＳトラ
ンジスタＭ１のソース端子から出力する電圧と前記第３
のＭＯＳトランジスタＭ３のソース端子から出力する電
圧とが加算され、該加算された電圧が前記ドレイン端子
からソース端子を通ってワードラインＷ／Ｌおよび前記
第１のＭＯＳトランジスタ１のゲート端子に印加される
第２のＭＯＳトランジスタとＭ２と、を備えたメモリ素
子用チャージポンプ回路を構成することにより達成され
る。
明の目的は、ドレイン端子に印加した所定レベルの電圧
範囲で、ゲート端子に印加するワードラインＷ／Ｌの電
圧をしきい値電圧だけ降下し、ソース端子に出力する第
１のＭＯＳトランジスタＭ１と、印加するクロックパル
スφの上昇エッジにより所定電圧を発生するコンデンサ
Ｃ１と、前記ワードラインＷ／Ｌの電圧がゲート端子に
印加され、ドレイン端子に印加される前記コンデンサＣ
１の電圧を電圧降下なしにソース端子に出力する第３の
ＭＳＯトランジスタＭ３と、ゲート端子およびドレイン
端子が前記第１のＭＯＳトランジスタＭ１のソース端子
に共通連結され、該第１のＭＯＳトランジスタＭ１のゲ
ート端子にソース端子が接続され、該第１のＭＯＳトラ
ンジスタＭ１のソース端子から出力する電圧と前記第３
のＭＯＳトランジスタＭ３のソース端子から出力する電
圧とが加算され、該加算された電圧が前記ドレイン端子
からソース端子を通ってワードラインＷ／Ｌおよび前記
第１のＭＯＳトランジスタ１のゲート端子に印加される
第２のＭＯＳトランジスタとＭ２と、を備えたメモリ素
子用チャージポンプ回路を構成することにより達成され
る。
【００１０】クロックパルスφの上昇エッジによりコン
デンサＣ１で発生した電圧ΔＶは第３のＭＯＳトランジ
スタＭ３を通って接続点Ｂに伝送され、該接続点Ｂで接
続点Ａの電圧（５Ｖ−ＶT ＋ΔＶ）と加算され、それら
加算された電圧（５Ｖ−ＶT＋２ΔＶ）は第２のＭＯＳ
トランジスタＭ２を通って第１のＭＯＳトランジスタＭ
１に印加され、このような過程が反復されて接続点Ａの
電圧が昇圧され、該昇圧された電圧はワードラインを通
ってメモリセル駆動用として出力される。
デンサＣ１で発生した電圧ΔＶは第３のＭＯＳトランジ
スタＭ３を通って接続点Ｂに伝送され、該接続点Ｂで接
続点Ａの電圧（５Ｖ−ＶT ＋ΔＶ）と加算され、それら
加算された電圧（５Ｖ−ＶT＋２ΔＶ）は第２のＭＯＳ
トランジスタＭ２を通って第１のＭＯＳトランジスタＭ
１に印加され、このような過程が反復されて接続点Ａの
電圧が昇圧され、該昇圧された電圧はワードラインを通
ってメモリセル駆動用として出力される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１２】本発明に係るメモリ素子用チャージポンプ
回路においては、図１に示したように、ドレイン端子に
印加した所定レベルの電圧範囲内でゲート端子に印加す
るワードラインＷ／Ｌの電圧をしきい値電圧だけ降下
し、ソース端子に出力する第１のＭＯＳトランジスタＭ
１と、印加するクロックパルスφの上昇エッジにより所
定電圧を発生するコンデンサＣ１と、前記ワードライン
Ｗ／Ｌの電圧がゲート端子に印加されドレイン端子に印
加する前記コンデンサＣ１の電圧を電圧降下なしにソー
ス端子に出力する第３のＭＯＳトランジスタＭ３と、ゲ
ート端子およびドレイン端子が前記第１のＭＯＳトラン
ジスタＭ１のソース端子に共通接続され該第１のＭＯＳ
トランジスタＭ１のゲート端子にソース端子が接続さ
れ、該第１のＭＯＳトランジスタＭ１のソース端子から
出力する電圧と前記第３のＭＯＳトランジスタＭ３のソ
ース端子から出力する電圧とが加算され、該加算された
電圧が前記ドレイン端子からソース端子を通ってワード
ラインＷ／Ｌおよび第１のＭＯＳトランジスタＭ１のゲ
ート端子にそれぞれ印加される第２のＭＯＳトランジス
タＭ２と、を備えている。
回路においては、図１に示したように、ドレイン端子に
印加した所定レベルの電圧範囲内でゲート端子に印加す
るワードラインＷ／Ｌの電圧をしきい値電圧だけ降下
し、ソース端子に出力する第１のＭＯＳトランジスタＭ
１と、印加するクロックパルスφの上昇エッジにより所
定電圧を発生するコンデンサＣ１と、前記ワードライン
Ｗ／Ｌの電圧がゲート端子に印加されドレイン端子に印
加する前記コンデンサＣ１の電圧を電圧降下なしにソー
ス端子に出力する第３のＭＯＳトランジスタＭ３と、ゲ
ート端子およびドレイン端子が前記第１のＭＯＳトラン
ジスタＭ１のソース端子に共通接続され該第１のＭＯＳ
トランジスタＭ１のゲート端子にソース端子が接続さ
れ、該第１のＭＯＳトランジスタＭ１のソース端子から
出力する電圧と前記第３のＭＯＳトランジスタＭ３のソ
ース端子から出力する電圧とが加算され、該加算された
電圧が前記ドレイン端子からソース端子を通ってワード
ラインＷ／Ｌおよび第１のＭＯＳトランジスタＭ１のゲ
ート端子にそれぞれ印加される第２のＭＯＳトランジス
タＭ２と、を備えている。
【００１３】そして、このように構成された本発明に係
るメモリ素子用チャージポンプ回路の作用を説明すると
次のようである。
るメモリ素子用チャージポンプ回路の作用を説明すると
次のようである。
【００１４】メモリセルを駆動するため５Ｖの外部電圧
がメモリデバイスに印加すると、該メモリデバイスのパ
ルスジェネレータは前記５Ｖの外部電圧を１５Ｖ（Ｖｐ
ｐ）に昇圧し、チャージポンプ回路の第１のＭＯＳトラ
ンジスタＭ１のドレイン端子に出力する。次いで、５Ｖ
のワードラインＷ／Ｌの電圧が前記第１のＭＯＳトラン
ジスタＭ１のゲート端子に印加し該第１のＭＯＳトラン
ジスタＭ１はターンオンされる。その後、該第１のＭＯ
ＳトランジスタＭ１のソース端子には前記ゲート端子に
印加したワードラインＷ／Ｌの電圧５Ｖが該第１のＭＯ
ＳトランジスタＭ１のしきい値電圧ＶT だけ降下された
電圧（５Ｖ−ＶT ）として現れ、該降下された電圧（５
Ｖ−ＶT ）は接続点Ａに伝達される。次いで、該接続点
Ａは第２のＭＯＳトランジスタＭ２のゲート端子および
ドレイン端子に共通接続されているので、該接続点Ａの
電圧（５Ｖ−ＶT ）は前記第２のＭＯＳトランジスタＭ
２のドレイン端子および第３のＭＯＳトランジスタＭ３
のソース端子の接続点Ｂにも伝達される。次いで、コン
デンサＣ１に外部からクロックパルスφが印加すると、
該クロックパルスφの上昇エッジの際前記コンデンサＣ
１には該クロックパルスφの充電によりΔＶだけの電圧
が発生し、該発生された電圧ΔＶはワードラインＷ／Ｌ
の電圧５Ｖが第３のＭＯＳトランジスタＭ３のゲート端
子に印加するので、該第３のＭＯＳトランジスタＭ３を
通って接続点Ｂに伝達される。したがって、該接続点Ｂ
に現れる電圧はそれら第３のＭＯＳトランジスタＭ３か
ら伝達された電圧ΔＶと前記第１のＭＯＳトランジスタ
Ｍ１から伝達された電圧（５Ｖ−ＶT ）とが加えられた
電圧（５Ｖ−ＶT ＋ΔＶ）に昇圧される。
がメモリデバイスに印加すると、該メモリデバイスのパ
ルスジェネレータは前記５Ｖの外部電圧を１５Ｖ（Ｖｐ
ｐ）に昇圧し、チャージポンプ回路の第１のＭＯＳトラ
ンジスタＭ１のドレイン端子に出力する。次いで、５Ｖ
のワードラインＷ／Ｌの電圧が前記第１のＭＯＳトラン
ジスタＭ１のゲート端子に印加し該第１のＭＯＳトラン
ジスタＭ１はターンオンされる。その後、該第１のＭＯ
ＳトランジスタＭ１のソース端子には前記ゲート端子に
印加したワードラインＷ／Ｌの電圧５Ｖが該第１のＭＯ
ＳトランジスタＭ１のしきい値電圧ＶT だけ降下された
電圧（５Ｖ−ＶT ）として現れ、該降下された電圧（５
Ｖ−ＶT ）は接続点Ａに伝達される。次いで、該接続点
Ａは第２のＭＯＳトランジスタＭ２のゲート端子および
ドレイン端子に共通接続されているので、該接続点Ａの
電圧（５Ｖ−ＶT ）は前記第２のＭＯＳトランジスタＭ
２のドレイン端子および第３のＭＯＳトランジスタＭ３
のソース端子の接続点Ｂにも伝達される。次いで、コン
デンサＣ１に外部からクロックパルスφが印加すると、
該クロックパルスφの上昇エッジの際前記コンデンサＣ
１には該クロックパルスφの充電によりΔＶだけの電圧
が発生し、該発生された電圧ΔＶはワードラインＷ／Ｌ
の電圧５Ｖが第３のＭＯＳトランジスタＭ３のゲート端
子に印加するので、該第３のＭＯＳトランジスタＭ３を
通って接続点Ｂに伝達される。したがって、該接続点Ｂ
に現れる電圧はそれら第３のＭＯＳトランジスタＭ３か
ら伝達された電圧ΔＶと前記第１のＭＯＳトランジスタ
Ｍ１から伝達された電圧（５Ｖ−ＶT ）とが加えられた
電圧（５Ｖ−ＶT ＋ΔＶ）に昇圧される。
【００１５】この場合、前記第２のＭＯＳトランジスタ
Ｍ２および第３のＭＯＳトランジスタＭ３のしきい値電
圧はすべて“０”に設定されるため、前記クロックパル
スφにより増加された電圧ΔＶは第３のＭＯＳトランジ
スタＭ３により電圧降下されずに接続点Ｂに伝達され、
該接続点Ｂに現れる電圧（５Ｖ−ＶT ＋ΔＶ）も第２の
ＭＯＳトランジスタＭ２により電圧降下されずに該第２
のＭＯＳトランジスタＭ２のソース端子に伝達される。
次いで、このように昇圧された接続点Ｂの電圧（５Ｖ−
ＶT ＋ΔＶ）は第２のＭＯＳトランジスタＭ２のソース
端子を通って第１のＭＯＳトランジスタＭ１のゲート端
子およびワードラインＷ／Ｌに印加され、該第１のＭＯ
ＳトランジスタＭ１のソース端子には以前の電圧（５Ｖ
−ＶT ）がΔＶだけ上昇された電圧（５Ｖ−ＶT ＋Δ
Ｖ）が現れ、該電圧（５Ｖ−ＶT ＋ΔＶ）は各接続点
Ａ，Ｂに伝達される。その後、継続してクロックパルス
φの上昇エッジによりコンデンサＣ１から発生する電圧
ΔＶは第３のＭＯＳトランジスタＭ３を通って接続点Ｂ
に伝達され、該接続点Ｂには前記第３のＭＯＳトランジ
スタＭ３から伝達された電圧ΔＶと前記接続点Ａから伝
達された電圧（５Ｖ−Ｖ T ＋ΔＶ）とが加えられた電圧
（５Ｖ−ＶT ＋２ΔＶ）が現れ、該加算された電圧（５
Ｖ−ＶT ＋２ΔＶ）は再び第２のＭＯＳトランジスタＭ
２を通って第１のＭＯＳトランジスタＭ１のゲート端子
に印加される。
Ｍ２および第３のＭＯＳトランジスタＭ３のしきい値電
圧はすべて“０”に設定されるため、前記クロックパル
スφにより増加された電圧ΔＶは第３のＭＯＳトランジ
スタＭ３により電圧降下されずに接続点Ｂに伝達され、
該接続点Ｂに現れる電圧（５Ｖ−ＶT ＋ΔＶ）も第２の
ＭＯＳトランジスタＭ２により電圧降下されずに該第２
のＭＯＳトランジスタＭ２のソース端子に伝達される。
次いで、このように昇圧された接続点Ｂの電圧（５Ｖ−
ＶT ＋ΔＶ）は第２のＭＯＳトランジスタＭ２のソース
端子を通って第１のＭＯＳトランジスタＭ１のゲート端
子およびワードラインＷ／Ｌに印加され、該第１のＭＯ
ＳトランジスタＭ１のソース端子には以前の電圧（５Ｖ
−ＶT ）がΔＶだけ上昇された電圧（５Ｖ−ＶT ＋Δ
Ｖ）が現れ、該電圧（５Ｖ−ＶT ＋ΔＶ）は各接続点
Ａ，Ｂに伝達される。その後、継続してクロックパルス
φの上昇エッジによりコンデンサＣ１から発生する電圧
ΔＶは第３のＭＯＳトランジスタＭ３を通って接続点Ｂ
に伝達され、該接続点Ｂには前記第３のＭＯＳトランジ
スタＭ３から伝達された電圧ΔＶと前記接続点Ａから伝
達された電圧（５Ｖ−Ｖ T ＋ΔＶ）とが加えられた電圧
（５Ｖ−ＶT ＋２ΔＶ）が現れ、該加算された電圧（５
Ｖ−ＶT ＋２ΔＶ）は再び第２のＭＯＳトランジスタＭ
２を通って第１のＭＯＳトランジスタＭ１のゲート端子
に印加される。
【００１６】次いで、このような過程が反復され、接続
点Ａの電圧レベルは１５Ｖに昇圧されると、該昇圧され
た電圧はワードラインＷ／Ｌを通って出力され、メモリ
セルの駆動用として使用される。この場合、コンデンサ
Ｃ１で上昇される電圧ΔＶと第１のＭＯＳトランジスタ
Ｍ１のしきい値電圧ＶT との関係は前記接続点Ｂの電圧
（５Ｖ−ＶT ＋ΔＶ）が１５Ｖまで増加されなければな
らないので、ＶT とΔＶ間にはＶT ＜ΔＶの関係を有す
るようになっている。このように本発明に係るメモリ素
子用チャージポンプ回路においては、クロックパルスφ
によりコンデンサＣ１でΔＶだけの電圧が増加され、該
増加された電圧は第３のＭＯＳトランジスタＭ３を通っ
て電圧降下なしにそのまま伝達されるので、従来の動作
初期に発生する瞬間的な過度電流（excessive current
）現象が排除される。すなわち、図２に示したよう
に、従来のメモリ素子用チャージポンプ回路において
は、接続点ＢでグラフＡにて示したような電圧降下が現
れるが、本発明に係るメモリ素子用チャージポンプ回路
においてはグラフＢにて示したように電圧降下がなくな
る。
点Ａの電圧レベルは１５Ｖに昇圧されると、該昇圧され
た電圧はワードラインＷ／Ｌを通って出力され、メモリ
セルの駆動用として使用される。この場合、コンデンサ
Ｃ１で上昇される電圧ΔＶと第１のＭＯＳトランジスタ
Ｍ１のしきい値電圧ＶT との関係は前記接続点Ｂの電圧
（５Ｖ−ＶT ＋ΔＶ）が１５Ｖまで増加されなければな
らないので、ＶT とΔＶ間にはＶT ＜ΔＶの関係を有す
るようになっている。このように本発明に係るメモリ素
子用チャージポンプ回路においては、クロックパルスφ
によりコンデンサＣ１でΔＶだけの電圧が増加され、該
増加された電圧は第３のＭＯＳトランジスタＭ３を通っ
て電圧降下なしにそのまま伝達されるので、従来の動作
初期に発生する瞬間的な過度電流（excessive current
）現象が排除される。すなわち、図２に示したよう
に、従来のメモリ素子用チャージポンプ回路において
は、接続点ＢでグラフＡにて示したような電圧降下が現
れるが、本発明に係るメモリ素子用チャージポンプ回路
においてはグラフＢにて示したように電圧降下がなくな
る。
【００１７】以上説明したように、本発明に係るメモリ
素子用チャージポンプ回路においては、第３のＭＯＳト
ランジスタにより動作初期に発生する瞬間的な過度電流
現象が防止されるため、パワーの消耗を減らしラッチア
ップ（latch-up）の現象を防止して回路動作の信頼性を
向上し得るという効果がある。
素子用チャージポンプ回路においては、第３のＭＯＳト
ランジスタにより動作初期に発生する瞬間的な過度電流
現象が防止されるため、パワーの消耗を減らしラッチア
ップ（latch-up）の現象を防止して回路動作の信頼性を
向上し得るという効果がある。
【図１】本発明に係るメモリ素子用チャージポンプ回路
図である。
図である。
【図２】本発明に係るメモリ素子用チャージポンプ回路
の電流特性と従来の回路の電流特性との比較グラフ表示
図である。
の電流特性と従来の回路の電流特性との比較グラフ表示
図である。
【図３】従来のメモリ素子用チャージポンプ回路図であ
る。
る。
Ｃ１ コンデンサ Ｍ１ 第１のＭＯＳトランジスタ Ｍ２ 第２のＭＯＳトランジスタ Ｍ３ 第３のＭＯＳトランジスタ Ｗ／Ｌ ワードライン
Claims (2)
- 【請求項１】 メモリ素子用チャージポンプ回路であっ
て、 ドレイン端子に印加した所定レベルの電圧範囲で、ゲー
ト端子に印加するワードライン電圧をしきい値電圧だけ
降下し、ソース端子に出力する第１のＭＯＳトランジス
タと、 一方側端子に印加するクロックパルスの上昇エッジによ
り所定電圧を発生するコンデンサと、 ゲート端子にワードライン電圧が印加され、ドレイン端
子に印加される前記コンデンサの電圧を電圧降下なしに
ソース端子に出力する第３のＭＳＯトランジスタと、 ゲート端子およびドレイン端子が前記第１のＭＯＳトラ
ンジスタのソース端子に共通接続され、該第１のＭＯＳ
トランジスタのゲート端子にソース端子が接続され、該
第１のＭＯＳトランジスタのソース端子から出力する電
圧と前記第３のＭＯＳトランジスタのソース端子から出
力する電圧とが加算され、該加算された電圧が前記ドレ
イン端子からソース端子を通ってワードラインおよび前
記第１のＭＯＳトランジスタのゲート端子に印加される
第２のＭＯＳトランジスタと、 を備えたメモリ素子用チャージポンプ回路。 - 【請求項２】 前記第３のＭＯＳトランジスタのしきい
値電圧は、“０”である請求項１に記載のメモリ素子用
チャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018921A KR100307514B1 (ko) | 1994-07-30 | 1994-07-30 | 차지펌프회로 |
| KR94P18921 | 1994-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896577A JPH0896577A (ja) | 1996-04-12 |
| JP2832688B2 true JP2832688B2 (ja) | 1998-12-09 |
Family
ID=19389557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192963A Expired - Fee Related JP2832688B2 (ja) | 1994-07-30 | 1995-07-28 | メモリ素子用チャージポンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5638023A (ja) |
| JP (1) | JP2832688B2 (ja) |
| KR (1) | KR100307514B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW289864B (ja) | 1994-09-16 | 1996-11-01 | Micron Display Tech Inc | |
| KR0172380B1 (ko) * | 1995-06-17 | 1999-03-30 | 김광호 | 반도체 메모리장치의 데이터 출력버퍼 |
| KR100264959B1 (ko) * | 1997-04-30 | 2000-10-02 | 윤종용 | 반도체 장치의 고전압발생회로 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223238A (en) * | 1978-08-17 | 1980-09-16 | Motorola, Inc. | Integrated circuit substrate charge pump |
| US4673829A (en) * | 1982-02-08 | 1987-06-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| EP0126788B1 (de) * | 1983-05-27 | 1987-06-03 | Deutsche ITT Industries GmbH | MOS-Bootstrap-Gegentaktstufe |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| JPH06103736B2 (ja) * | 1987-05-29 | 1994-12-14 | 日本電気株式会社 | 半導体装置 |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
| GB2249443B (en) * | 1990-10-31 | 1994-06-08 | Gen Electric Co Plc | Charge pump circuit |
| US5212456A (en) * | 1991-09-03 | 1993-05-18 | Allegro Microsystems, Inc. | Wide-dynamic-range amplifier with a charge-pump load and energizing circuit |
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| US5258662A (en) * | 1992-04-06 | 1993-11-02 | Linear Technology Corp. | Micropower gate charge pump for power MOSFETS |
| US5315188A (en) * | 1992-11-02 | 1994-05-24 | Samsung Electronics Co., Ltd. | High voltage switching circuit |
-
1994
- 1994-07-30 KR KR1019940018921A patent/KR100307514B1/ko not_active IP Right Cessation
-
1995
- 1995-06-01 US US08/457,713 patent/US5638023A/en not_active Expired - Lifetime
- 1995-07-28 JP JP7192963A patent/JP2832688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5638023A (en) | 1997-06-10 |
| KR100307514B1 (ko) | 2001-12-01 |
| JPH0896577A (ja) | 1996-04-12 |
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