JPH0329183A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基板上にメモリセルを含む内部主要回路部
の他に、内部主要回路部からみて基板に対し逆バイアス
を与えるための基板電位を発生する基板電位発生回路部
を有する半導体メモリに関するものである． 〔従来の技術〕 近年、半導体メモリ、特にダイナミック型ランダムアク
セスメモリ　（以下、ＤＲＡＭと記す〉の集積度は飛躍
的に高まり、メモリセルの各種特性に対する要求も益々
厳しくなりつつある．メモリデバイスの代表的な特性の
一つとして、ポーズタイム特性がある．このポーズタイ
ムとは、メモリセルのコンデンサ部に“Ｈ”または“Ｌ
″の情報を蓄積した場合、コンデンサ部のＰＮ接合リー
ク電流等により蓄積情報が減少し、“Ｈ”または“Ｌ”
の判定が正しくできなくなるまでの臨界時間を示すもの
である． このポーズタイム特性の高性能化、つまりポーズタイム
を長くするために、基板と情報蓄積部のＰＮ接合に逆バ
イアスを印加し、外部ノイズ印加による基板への少数キ
ャリア注入に対してＰＮ接合の逆バイアス関係を保持す
るために、基板電位を内部発生して基板に与えている． しかし、基板電位を内部発生するには、基板電位発生回
路部が必要であり、この基板電位発生回路部での動作消
費電流が大きく、半導体メモリ全体としての消費電力が
大きいという問題がある．そのため、一般的なＤＲＡＭ
では、ＲＡＳ　，　ＣＡＳ等の基本クロックの“Ｈ”ま
たは“Ｌ″の状態を内部認識し、ＲＡＳ　，　ＣＡＳ等
の基本クロックを基点とする一連の内部クロソクを発生
する内部クロンク発生回路部《内部主要回路）が動作状
態となる動作モード時には、電流供給能力の大きな基板
電位発生回路部で基板電位を供給し、ＲＡＳ　，　ｍ等
の基本クロソクが“Ｈ”状態を保持し、内部クロンク発
生回路部が動作しない待機モード時には消費電力の低減
のために電流供給能力の小さな基板電位発生回路部で基
板電位を供給する内部構威になっている． しかし、待機時に外部ノイズ印加により、基板に少数キ
ャリアが注入された場合、基板電位発生回路部の電流供
給能力が小さいことから、基板電位がプラス方向に浮き
、基板と情報蓄積部のＰＮ接合の逆バイアス関係が崩れ
、メモリ情報が消失するという問題があった． 第４図にこのような従来の一般的なＤＲＡＭの基板電位
発生回路部の周辺の機能ブロック図を示す．第４図にお
いて、１は動作モード識別回路部で、内部主要回路部が
動作モードか待機モードかを識別する．２は電流供給能
力の大きな基板電位発生回路部で、内部主要回路部の動
作モード時に基板電位を発生して基板に与える．３は電
流供給能力の小さな基板電位発生回路部で、内部主要回
路部の待機モード時に基板電位を発生して基板に与える
． ４は基板電位発生回路部２．３の動作・不動作切替制御
する制御回路部であり、内部主要回路部が動作モードで
あるときに動作モード識別回路部１から与えられる信号
により、電流供給能力の大きな基板電位発生回路部２を
作動させ、内部主要回路部が待機モードであるときに動
作モード識別回路部ｌから与えられる信号により、電流
供給能力の小さな基板電位発生回路部３を作動させる．
各基板電位発生回路部３は、基板電位の検知結果をフィ
ードバックして基板電位を制御する構威になっている． 〔発明が解決しようとする課題〕 上記第４図の機能ブロック図において、内部主要回路部
が待機モードである時に外部ノイズが印加された場合、
作動している基板電位発生回路部３の電流供給能力が小
さいことから、外部ノイズによる基板への少数キャリア
注入により基板の逆バイアス電位が浅くなりやすく、し
たがって基板と情報蓄積部のＰＮ接合の逆バイアス関係
が崩れてメモリ情報が消失しやすいという問題が生じる
．この発明の目的は、内部主要回路部が待機モードであ
って電流供給能力の小さな基板電位発生回路部によって
基板電位を供給している場合において、外部ノイズ印加
によるメモリ情報の消失を低減することができる半導体
メモリを提供することである． 〔課題を解決するための手段〕 この発明の半導体メモリは、内部主要回路部の待機モー
ド時に基板電位発生回路部が発生する基板逆バイアス電
位を、内部主要回路部の動作モード時に基板電位発生回
路部が発生する基板逆バイアス電位より深くしたもので
ある． 〔作　　　用〕 この発明の構戒によれば、内部主要回路部の待機モード
時には、電流供給能力の小さな基板電位発生回路部が作
動して消費電力の低減を図っているが、この待機モード
時には、基板の逆バイアス電位が深くなっていることか
ら、外部ノイズの印加によって基板の逆バイアス電位が
浅くなっても、基板と情報蓄積部のＰＮ接合の逆バイア
ス関係が゛崩れにくい．したがって、基板電位発生回路
部の電流供給能力が小さくても、外部ノイズによるメモ
リ情報の消失をしにくくすることができる．〔実　施　
例〕 この発明の一実施例を第１図ないし第３図に基づいて説
明する． 第１図にＤＲＡＭの基板電位発生回路部の周辺の機能ブ
ロック図を示す．第１図において、ｌは動作モード識別
回路部、２は電流供給能力の大きな基板電位発生回路部
、３は電流供給能力の小さな（消費電力の少ない）基板
電位発生回路部で、これらは第４図のものと同一機能を
有する．５は内部主要回路部の動作モード時用の基板電
位検知回路部、６は内部主要回路部の待機モード時用の
基板電位検知回路部であり、これら基Ｆｉ．ｔｌｔ位慎
知回路部５．６は基板電位が所定の比較基準電位を超え
たか否かによって′Ｈ”または“Ｌ”の信号を発生する
ものであり、両者で比較基準電位が異なる値に設定され
ている． ７は動作モード識別回路部ｌの出力信号と基板電位検知
回路部５．６の出力信号とに基づいて基板電位発生回路
部２．３の動作・不動作を切替制御する制御回路部であ
る． 上記の基板電位発生回路部２．３では、制御回路部７に
よる切替制御動作でもって、内部主要回路部の待機モー
ド時に電流供給能力の小さな基板電位発生回路部３が作
動し、内部主要回路部の動作モード時に電流供給能力の
大きな基Ｆｉ電位発生回路部２が作動する． この場合、基板電位検知回路部５．６の比較基？電位の
設定を異ならせているので、内部主要回路部の待機モー
ド時に基板電位発生回路部３が発生する基板の逆バイア
ス電位が内部主要回路部の動作モード時に基板電位発生
回路部２が発生する基板の逆バイアス電位より深くする
ことができる．以上のような構威で、内部主要回路部の
待機モード時には基板の逆バイアス電位が深くなってい
ることから、基板電位発生回路部３の電流供給能力が小
さい場合において、外部ノイズが入って基板の逆バイア
ス電位が浅くなっても、基板と情報蓄積部のＰＮ接合の
逆バイアス間係が崩れにくい．したがって、基板電位発
生回路部３の電流供給能力が小さくても、外部ノイズに
よるメモリ情報の消失をしにくくすることができる． 第２図に上記の基板電位検知回路部５，６をトランジス
タ回路で構成した一例を示す．この第２図の基板電位検
知回路部は、Ｎチャンネル型トランジスタＴＲ，のソー
スを基板電位Ｖ■に接続し、ドレインとゲートを短絡接
続し、その共通接続点をＶ．とする．点Ｖ．には、さら
にＮチャンネル？トランジスタＴＲ．のソースを接続し
、ゲートを接地電位Ｖ。に接続し、ドレインを点ｖ１と
する．さらに、点ｖｂにＮチャンネル型トランジスタＴ
Ｒ，のソースを接続し、Ｎチャンネル型トランジスタＴ
　Ｒ　ｓのドレインを点■。とする．Ｎチャンネル型ト
ランジスタＴＲ３のゲートも接地電位ＶＳＳに接続する
．点Ｖ，には、Ｐチャンネル型トランジスタＴ　Ｒ　ａ
のドレインを接続し、そのソースは電ａ　Ｖ　ｃ　ｃに
接続し、ゲートを接地電位Ｖ。

に接続する． 上記の基板電位検知回路部においては、Ｎチャンネル型
トランジスタＴＲ．−ＴＲ，のトランジスタ長（Ｌ）お
よびトランジスタ幅（Ｗ）のサイズを各１ｉ＆ｕみ合わ
せることにより、Ｎチャンネル型トランジスタＴＲ，〜
Ｔ　Ｒ　ｘの閾（！！電圧ｖＴ■〜ｖ　ｔ，Ｉｓを異な
らせることにより、基板電位Ｖ．が任、意の比較基ｍ電
位を超えたかどうかを検知することができる．この際の
比較基準電位は、次式で得られる点ｖｃの電位Ｖｃｖを
“Ｈ”または゜Ｌ゜とするようなＮチャンネル型トラン
ジスタＴＲ，？ＴＲ，ノｇＲ４Ｉ１ｔ圧Ｖｔ＋＋＋　〜
Ｖｔｓ＋ｓ　（７）各種組み合わせにより任意に設定可
能である． Ｖｃｖ−Ｖｅｃ　　（Ｖｙｍ＋　＋Ｖｖｗｔ　＋　Ｖｙ
ｅｕ　）＋ｌＶ■ よって、この基板電位検知回路部は、任意の比較基準電
位よりも基板電位Ｖｌｍが深い逆バイアスになる状態の
場合には、点ＶＣから“Ｌ”を出力し、また逆に基板電
位Ｖ．が任意の比較基準電位より浅い逆バイアスになる
状態の場合には“Ｈ”を出力するように動作する． したがって、第ｌ図の制御回路部７において、動作モー
ド識別回路部ｌから与えられる内部主要回路部の動作モ
ード識別信号Ａと基板電位検知回路部５．６の出力信号
との組み合わせにより、基板電位発生回路部２および基
板電位発生回路部３の何れか一方を選択的に動作させる
ことが可能になる． 例えば、内部主要回路部が動作モードであるときは、基
板電位発生回路部２が基板電位検知回路部５の出力電圧
のレベルに応じて発生する基板電？Ｖ■を増減させる． 一方、内部主要回路部が待機モードであるときは、基板
電位発生回路部３が基板電位検知回路部６の出力電圧の
レベルに応して発生する基板電位Ｖｍｌを増減させる． 上記において、Ｎチャンネル型トランジスタＴＲＩ　〜
Ｔ　Ｒ　ｓの閾債電圧を異ならせることにより、基板電
位発生回路部３から発生させる基板電位Ｖ■を、基板電
位発生回路部２から発生させる基板電位Ｖ■より深くす
ることができる．第３図に内部主要回路部の動作モード
時と待機モード時の電源電圧ＶＣＣと基板電位Ｖｌｍの
関係の一例を示す．直線ａは動作モード時の特性であり
、直ｖＡｂは待機モード時の特性である．この場合、第
３図において、電源電圧ＶＣＣの上昇とともに基板電位
Ｖ．が深い逆バイアス電位になるのは、第２図に示した
基板電位検知回路部において、電源電圧ＶＣＣの上昇に
伴って点Ｖ，の電位■。▼を“Ｌ”にする基板電位Ｖｌ
ｌが深い逆バイアス電位になるからである．直線ｂは直
線ａよりも同し電源電圧ＶＣＣに対して、基板電位Ｖ。

が深い逆バイアス電位になるような特性をもっている．
一例を挙げると、Ｖｃｃ＝５Ｖの時、基板電位Ｖ−は待
機モード時には４Ｖ，動作モード時には３ｖになるよう
な特性である．したがって、内部主要回路部の動作モー
ド時は、直線ａの特性を保ちながら第１図の基板電位発
生回路部２が動作し、待機モード時には基板電位発生回
路部３が直ｖＡｂの特性を保ちつつ動作する．このため
、待機モード時に外部ノイズが印加された場合、基板電
位Ｖｌｍが動作モード時よりも深い逆バイアス電位にな
っていることから、基板電位発生回路部３の電流供給能
力が小さい場合において、外部ノイズが入って基板の逆
バイアス電位が浅くなっても基板と情報蓄積部のＰＮ接
合の逆バイアス関係は崩れにくくなり、メモリ情報の消
失は起こりにくくなる．なお、動作モード時の基ｕｉ電
位を待機モード時の基板の逆バイアス電位より浅くして
いるのは、動作モード時の場合、メモリのワード線のよ
うに電源電圧ＶＣＣ以上に内部で昇圧している信号があ
？、このような昇圧ノードと基板とのＰＮ接合に印加さ
れる電圧が大きくなり過ぎて、ＰＮ接合耐圧より大きく
なる危険があるためである．また、上記説明では、ＤＲ
ＡＭの内部主要回路部のモードを待機モードと動作モー
ドとの２種類に識別する場合について説明してきたが、
動作モードをさらに多くのモードに細かく識別できるよ
うにし、それに対応して２個以上の基板電位発生回路部
を選択的に制御するように構威してもよい．この場合、
動作時のモードは、リード時．ライト時．リードモディ
ファイライト時，　ＣＡＳビフオア１１Ａｓ　リフレッ
シュ時，　ＲＡＳオンリリフレッシュ時等に分けること
ができる． さらに、上記実施例では、各モード毎に比較基準電位の
異なる基板電位検知回路を個別に設けていたが、一つの
基板電位検知回路部で多種の電位検知をしてもよい． また、第３図に示す特性図では、電源電圧ＶＣＣが高く
なるにつれて基板電位■■が深い逆バイアス電位差にな
る特性を有する基板電位検知回路部を用いているが、電
源電圧ＶＣＣが高くなるにつれて基板電位Ｖ。が浅い逆
バイアス電位差になる特性を有する基板電位検知回路部
を用いてもよいのはいうまでもない． 〔発明の効果〕 この発明の半導体メモリによれば、内部主要回路部の待
機モード時に基板電位発生回路部が発生する基板電位を
、内部主要回路部の動作モード時に基板電位発生回路部
が発生する基板の逆バイアス電位より深くしたので、内
部主要回路部が待機モードであって電流供給能力の小さ
な基板電位発生回路部によって基板電位を供給している
場合において、外部ノイズが入って基板の逆バイアス電
位が浅くなっても、基板と情報蓄積部のＰＮ接合の逆バ
イアス関係は崩れにくくなり、外部ノイズによるメモリ
情報の消失を低減することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるＤＲＡＭの基板電
位発生回路部周辺の機能ブロック図、第２図は基板電位
検知回路部の一例の構威を示す回路図、第３図は内部主
要回路部の動作モード時と待機モード時とにおける電源
電圧と基板電位との関係の一例を示す特性図、第４図は
従来の一般的なＤＲＡＭの基ｆ＆電位発生回路部の周辺
の機能ブロック図である． １・・・動作モード識別回路部、２．３・・・電流供給
回路、５．６・・・基板電位検知回路部、７・・・制御
回路部 ■田

Claims (1)

【特許請求の範囲】
1. 基板上にメモリセルを含む内部主要回路部の他に、前記
   内部主要回路部からみて前記基板に対し逆バイアスを与
   える基板電位を発生する基板電位発生回路部を有する半
   導体メモリにおいて、前記内部主要回路部の待機モード
   時に前記基板電位発生回路部が発生する基板電位を、前
   記内部主要回路部の動作モード時に前記基板電位発生回
   路部が発生する基板電位より深い逆バイアスになるよう
   にしたことを特徴とする半導体メモリ。