JP2557835B2 - 半導体記憶装置の初段制御回路 - Google Patents
半導体記憶装置の初段制御回路Info
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- JP2557835B2 JP2557835B2 JP60282736A JP28273685A JP2557835B2 JP 2557835 B2 JP2557835 B2 JP 2557835B2 JP 60282736 A JP60282736 A JP 60282736A JP 28273685 A JP28273685 A JP 28273685A JP 2557835 B2 JP2557835 B2 JP 2557835B2
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- chip
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Description
【発明の詳細な説明】 〔概 要〕 半導体記憶装置の初段制御回路であって、ゲート
（２）とこのゲートを通してアドレス信号（ADD）が入
力される内部回路（１）とを備え、チップ非選択信号
（▲▼）のパルス幅が所定の時間よりも短い場合に
制御回路（３）からの制御により該ゲート（２）を開け
る（初段制御を行わない）ことにより、アクセスの遅れ
の防止を可能とする。
（２）とこのゲートを通してアドレス信号（ADD）が入
力される内部回路（１）とを備え、チップ非選択信号
（▲▼）のパルス幅が所定の時間よりも短い場合に
制御回路（３）からの制御により該ゲート（２）を開け
る（初段制御を行わない）ことにより、アクセスの遅れ
の防止を可能とする。
本発明は半導体記憶装置、特に高速のスタティック形
半導体記憶装置（以下SRAMと称する）の初段制御回路に
関する。本発明の回路を備えた半導体記憶装置は、例え
ばコンピュータ等の情報機器、電子装置等に用いられ
る。
半導体記憶装置（以下SRAMと称する）の初段制御回路に
関する。本発明の回路を備えた半導体記憶装置は、例え
ばコンピュータ等の情報機器、電子装置等に用いられ
る。
一般に半導体記憶装置においては、アクセス時間すな
わちメモリセルからの情報の読出し時間を短縮するため
に、メモリセルに接続されたビット線対の電位をチップ
非選択時に等電位にすることが行われている。この場
合、チップ非選択信号のパルス幅の長短にかかわらず、
確実にビット線対の電位をリセットできることが要望さ
れる。
わちメモリセルからの情報の読出し時間を短縮するため
に、メモリセルに接続されたビット線対の電位をチップ
非選択時に等電位にすることが行われている。この場
合、チップ非選択信号のパルス幅の長短にかかわらず、
確実にビット線対の電位をリセットできることが要望さ
れる。
第５図にはSRAMの回路構成の一例が示される。図中、
Q1,Q2はそれぞれビット線BL,▲▼の負荷用トランジ
スタ、Q3,Q4はワード線WLの電位によってオン・オフさ
れる転送ゲート用トランジスタ、Q5,Q6はメモリセルの
フリップフロップを構成するトランジスタ、そしてQ7は
リセット信号φによってビット線BL,▲▼の間を短
絡させて該ビット線の電位を等しくするためのリセット
用トランジスタである。
Q1,Q2はそれぞれビット線BL,▲▼の負荷用トランジ
スタ、Q3,Q4はワード線WLの電位によってオン・オフさ
れる転送ゲート用トランジスタ、Q5,Q6はメモリセルの
フリップフロップを構成するトランジスタ、そしてQ7は
リセット信号φによってビット線BL,▲▼の間を短
絡させて該ビット線の電位を等しくするためのリセット
用トランジスタである。
第６図は第５図に示される回路の動作を説明するため
の波形図である。図中、C1,C2は読出しサイクルを示し
ており、読出しサイクルC1においては充分に長いパルス
幅をもつチップ非選択信号▲▼が与えられ、読出し
サイクルC2においては比較的短いパルス幅をもつチップ
非選択信号▲▼が与えられている。そしてリセット
信号φは、同図に示されるようにチップ非選択信号▲
▼のパルス幅に相応して得られている。
の波形図である。図中、C1,C2は読出しサイクルを示し
ており、読出しサイクルC1においては充分に長いパルス
幅をもつチップ非選択信号▲▼が与えられ、読出し
サイクルC2においては比較的短いパルス幅をもつチップ
非選択信号▲▼が与えられている。そしてリセット
信号φは、同図に示されるようにチップ非選択信号▲
▼のパルス幅に相応して得られている。
従って、充分に長いパルス幅をもつチップ非選択信号
▲▼が与えられる読出しサイクルC1においては、メ
モリセルのスタンバイ期間はtSB1であり、リセット信号
φによりビット線BLと▲▼は等しい電位に確実にリ
セットされるので、ワード線WL（第５図参照）の立上り
により、ビット線BLと▲▼の間に情報の読出しに必
要な電位差ΔＶが短時間t1の間に得られる。しかしなが
ら、比較的短いパルス幅をもつチップ非選択信号▲
▼が与えられる読出しサイクルC2においては、メモリセ
ルのスタンバイ期間tSB2はtSB1より短く、すなわち幅の
短いリセット信号φに起因してビット線BLと▲▼が
等しい電位に充分にリセットされないままでワード線WL
が立上ってしまうことがあり、その結果として、ビット
線BLと▲▼の間に情報の読出しに必要な電位差ΔＶ
が得られるまでに長い時間t2を必要とすることになる。
▲▼が与えられる読出しサイクルC1においては、メ
モリセルのスタンバイ期間はtSB1であり、リセット信号
φによりビット線BLと▲▼は等しい電位に確実にリ
セットされるので、ワード線WL（第５図参照）の立上り
により、ビット線BLと▲▼の間に情報の読出しに必
要な電位差ΔＶが短時間t1の間に得られる。しかしなが
ら、比較的短いパルス幅をもつチップ非選択信号▲
▼が与えられる読出しサイクルC2においては、メモリセ
ルのスタンバイ期間tSB2はtSB1より短く、すなわち幅の
短いリセット信号φに起因してビット線BLと▲▼が
等しい電位に充分にリセットされないままでワード線WL
が立上ってしまうことがあり、その結果として、ビット
線BLと▲▼の間に情報の読出しに必要な電位差ΔＶ
が得られるまでに長い時間t2を必要とすることになる。
一方、スタンバイ期間中における消費電流低減のた
め、素子内のデコーダ回路等の定常的直流電流の流れ得
る回路部分にはチップ非選択信号▲▼により制御さ
れるスイッチトランジスタを挿入して、スタンバイ期間
中の直流電流消費を０にする対策を講じるのが普通であ
り、その結果スタンバイ期間中の消費電流はメモリセル
中の負荷抵抗に流れる微小電流のみに低減され得る。し
かし、このようなSRAMを多数使用するシステムでは、各
SRAMのアドレス端子を共通のアドレスバスに接続し、チ
ップ非選択信号▲▼による制御により、所要SRAM素
子の選択動作をなす構成とする場合がしばしばある。こ
のようなシステムでは、各SRAMについて見ると、スタン
バイ期間中にアドレス信号端子への入力信号が変化する
ことになる。良く知られるように、CMOS回路では、定常
状態での消費電流は極めて小さいのに対し、入力信号が
高速に変化したときの消費電流は相当大きい。そのため
上記構成のシステムでは、アドレス信号入力端子に入力
側が接続されている初段CMOS回路と、それにより駆動さ
れる以降のCMOSバッファ回路での消費電流が無視し得な
い程の大きさとなり得る。特に大容量SRAMではアドレス
入力端子数も多いので、それに対応した数だけ設けら
れ、アドレス変化に常に応答して動作する初段及び以降
のバッファ回路全体での電流消費は、スタンバイ期間中
の消費電流全体から見ても無視できない大きさとなる。
これに対処するために従来より、CS（チップ選択）初段
制御が行われている。
め、素子内のデコーダ回路等の定常的直流電流の流れ得
る回路部分にはチップ非選択信号▲▼により制御さ
れるスイッチトランジスタを挿入して、スタンバイ期間
中の直流電流消費を０にする対策を講じるのが普通であ
り、その結果スタンバイ期間中の消費電流はメモリセル
中の負荷抵抗に流れる微小電流のみに低減され得る。し
かし、このようなSRAMを多数使用するシステムでは、各
SRAMのアドレス端子を共通のアドレスバスに接続し、チ
ップ非選択信号▲▼による制御により、所要SRAM素
子の選択動作をなす構成とする場合がしばしばある。こ
のようなシステムでは、各SRAMについて見ると、スタン
バイ期間中にアドレス信号端子への入力信号が変化する
ことになる。良く知られるように、CMOS回路では、定常
状態での消費電流は極めて小さいのに対し、入力信号が
高速に変化したときの消費電流は相当大きい。そのため
上記構成のシステムでは、アドレス信号入力端子に入力
側が接続されている初段CMOS回路と、それにより駆動さ
れる以降のCMOSバッファ回路での消費電流が無視し得な
い程の大きさとなり得る。特に大容量SRAMではアドレス
入力端子数も多いので、それに対応した数だけ設けら
れ、アドレス変化に常に応答して動作する初段及び以降
のバッファ回路全体での電流消費は、スタンバイ期間中
の消費電流全体から見ても無視できない大きさとなる。
これに対処するために従来より、CS（チップ選択）初段
制御が行われている。
このCS初段制御は、従来形の１つの形態においてはCS
バッファとアドレスバッファを備え、チップ非選択信号
▲▼に応答してCSバッファからの制御により、アド
レス信号の変化がアドレスバッファ以降の内部回路（メ
モリセルを含む）に伝達されないようにして消費電力の
低減化を図るようにしたものである。このようなCS初段
制御を行う場合には、必然的に、CSバッファ内において
チップ非選択信号▲▼の入力時からアドレスバッフ
ァへの制御を行う時点までの遅延が伴うことになる。
バッファとアドレスバッファを備え、チップ非選択信号
▲▼に応答してCSバッファからの制御により、アド
レス信号の変化がアドレスバッファ以降の内部回路（メ
モリセルを含む）に伝達されないようにして消費電力の
低減化を図るようにしたものである。このようなCS初段
制御を行う場合には、必然的に、CSバッファ内において
チップ非選択信号▲▼の入力時からアドレスバッフ
ァへの制御を行う時点までの遅延が伴うことになる。
上述した従来技術によれば、チップ非選択信号▲
▼のパルス幅が短い場合にはビット線電位が充分にリセ
ットされず、メモリセルがスタンバイ状態になるまでの
時間が長くかかり、しかもそれを助長する形で上述のCS
初段制御に起因する遅延時間が加算されることになるの
で、アクセスという点から見て不利であり、特に高速の
SRAMに関しては極めて不利であった。
▼のパルス幅が短い場合にはビット線電位が充分にリセ
ットされず、メモリセルがスタンバイ状態になるまでの
時間が長くかかり、しかもそれを助長する形で上述のCS
初段制御に起因する遅延時間が加算されることになるの
で、アクセスという点から見て不利であり、特に高速の
SRAMに関しては極めて不利であった。
本発明は、上述の従来技術における問題点に鑑み創作
されたもので、チップ非選択信号のパルス幅の長短にか
かわらずアクセスの遅れを防止することができる半導体
記憶装置の初段制御回路を提供することを目的としてい
る。
されたもので、チップ非選択信号のパルス幅の長短にか
かわらずアクセスの遅れを防止することができる半導体
記憶装置の初段制御回路を提供することを目的としてい
る。
第１図に本発明による半導体記憶装置の初段制御回路
の原理ブロック図が示される。
の原理ブロック図が示される。
第１図において１は内部回路であって、複数のメモリ
セルを有するチップを選択するためのアクセスとアドレ
ス指定のためのアクセスが行われる回路である。２はゲ
ートであり、アドレス指定のためのアドレス信号ADDを
入力し、内部回路１に出力可能となっている。
セルを有するチップを選択するためのアクセスとアドレ
ス指定のためのアクセスが行われる回路である。２はゲ
ートであり、アドレス指定のためのアドレス信号ADDを
入力し、内部回路１に出力可能となっている。
３は制御回路であって、チップ非選択信号▲▼に
応答し、ゲート２の制御すなわちゲート２を閉じたり
（初段制御）あるいは開けたりする制御を行うと共に、
チップ選択用アクセスを内部回路１に対して行い、上述
のチップ非選択信号▲▼のパルス幅が上述のメモリ
セルに接続されたビット線の電位のリセットに必要な時
間よりも短い場合にはゲート２を開けるように、すなわ
ち初段制御を行わないように制御する機能を有してい
る。
応答し、ゲート２の制御すなわちゲート２を閉じたり
（初段制御）あるいは開けたりする制御を行うと共に、
チップ選択用アクセスを内部回路１に対して行い、上述
のチップ非選択信号▲▼のパルス幅が上述のメモリ
セルに接続されたビット線の電位のリセットに必要な時
間よりも短い場合にはゲート２を開けるように、すなわ
ち初段制御を行わないように制御する機能を有してい
る。
本発明による半導体記憶装置の初段制御回路において
は、チップ非選択信号▲▼のパルス幅が上述した所
定の時間よりも短い場合には制御回路３からの制御によ
りゲート２が開けられ、アドレス信号ADDの変化がこの
ゲート２を通して内部回路１に伝達されるようになって
おり、すなわち初段制御が行われないようになってい
る。これによって、制御回路３内における初段制御に起
因する遅延が無くなる。
は、チップ非選択信号▲▼のパルス幅が上述した所
定の時間よりも短い場合には制御回路３からの制御によ
りゲート２が開けられ、アドレス信号ADDの変化がこの
ゲート２を通して内部回路１に伝達されるようになって
おり、すなわち初段制御が行われないようになってい
る。これによって、制御回路３内における初段制御に起
因する遅延が無くなる。
従って、チップ非選択信号▲▼のパルス幅が短い
ことに起因してビット線電位が充分にリセットされず、
それによってメモリセルがスタンバイ状態になるまでの
時間が長くかかるような場合には、制御回路３内におけ
る初段制御に起因する遅延が無い分だけアクセスの遅れ
を防止することができる。
ことに起因してビット線電位が充分にリセットされず、
それによってメモリセルがスタンバイ状態になるまでの
時間が長くかかるような場合には、制御回路３内におけ
る初段制御に起因する遅延が無い分だけアクセスの遅れ
を防止することができる。
第２図に本発明の一実施例としての半導体記憶装置の
初段制御回路がブロック的に示される。
初段制御回路がブロック的に示される。
第２図において３はCS（チップ選択用）バッファであ
り、CTC（チップ選択信号CSの変化に基づくクロック）
発生回路４と、ATC（アドレス信号ADDの変化に基づくク
ロック）発生回路５と、ノアゲート２の一方の入力と、
情報読出し用のセンスアンプ６と、アドレスバッファ11
とに接続されている。CSバッファ３は、チップ非選択信
号▲▼を入力してこの信号の反転および遅延を適宜
行い、上述の各回路に供給する機能を有し、特にノアゲ
ート２に対しては、チップ非選択信号▲▼のパルス
幅がメモリセルアレイに接続されているビット線の電位
のリセットに必要な時間より長い場合には初段制御信号
を出力して該ゲート２を閉じるように制御し、逆に短い
場合には初段制御信号を出力しないように、すなわちゲ
ート２を開けるように制御する機能を有している。この
ノアゲート２の他方の入力にはアドレス信号ADDが入力
されるようになっている。
り、CTC（チップ選択信号CSの変化に基づくクロック）
発生回路４と、ATC（アドレス信号ADDの変化に基づくク
ロック）発生回路５と、ノアゲート２の一方の入力と、
情報読出し用のセンスアンプ６と、アドレスバッファ11
とに接続されている。CSバッファ３は、チップ非選択信
号▲▼を入力してこの信号の反転および遅延を適宜
行い、上述の各回路に供給する機能を有し、特にノアゲ
ート２に対しては、チップ非選択信号▲▼のパルス
幅がメモリセルアレイに接続されているビット線の電位
のリセットに必要な時間より長い場合には初段制御信号
を出力して該ゲート２を閉じるように制御し、逆に短い
場合には初段制御信号を出力しないように、すなわちゲ
ート２を開けるように制御する機能を有している。この
ノアゲート２の他方の入力にはアドレス信号ADDが入力
されるようになっている。
アドレスバッファ11には、このアドレスバッファ11を
介して入力されるアドレス信号ADDの解読を行うデコー
ダ12が接続され、さらにその後段には、デコーダ12で解
読されたアドレスに基づいてアドレスアクセスが行われ
るメモリセルアレイ13が接続されている。アドレスバッ
ファ11、デコーダ12およびメモリセルアレイ13により内
部回路１が構成される。
介して入力されるアドレス信号ADDの解読を行うデコー
ダ12が接続され、さらにその後段には、デコーダ12で解
読されたアドレスに基づいてアドレスアクセスが行われ
るメモリセルアレイ13が接続されている。アドレスバッ
ファ11、デコーダ12およびメモリセルアレイ13により内
部回路１が構成される。
CTC発生回路４からのクロックCTCとATC発生回路５か
らのクロックATCはリセット信号発生回路７に入力され
るようになっている。このリセット信号発生回路７は、
２種類のクロックCTCおよびATCを論理的に加算し、メモ
リセルアレイ13に接続されているビット線（第５図のB
L,▲▼）の電位をリセットするためのリセット信号
φを出力する。
らのクロックATCはリセット信号発生回路７に入力され
るようになっている。このリセット信号発生回路７は、
２種類のクロックCTCおよびATCを論理的に加算し、メモ
リセルアレイ13に接続されているビット線（第５図のB
L,▲▼）の電位をリセットするためのリセット信号
φを出力する。
第３図には第２図に示されるCSバッファ３の具体的な
回路の一例が示される。第３図において31,35,36,37お
よび38はC MOS（相補形金属酸化物半導体）で形成され
たインバータは、電源Vcc側に接続された負荷用のＰチ
ャネルMOSトランジスタと電源Vss側に接続された増幅用
のＮチャネルMOSトランジスタとで構成され、入力され
た信号を反転させて幾分遅延させる機能を有している。
32は遅延回路であって、インバータ31の出力側点の信
号の変化に対して所定の時間ｔだけ遅れて追従し始め、
別の所定の時間ｔ′（ｔ′＜ｔ）だけ遅れて追従し終る
ように機能する。ここでｔは、メモリセルアレイをスタ
ンバイ状態に設定するのに必要とする時間、言い換える
とメモリセルアレイに接続されているビット線対の電位
をリセットするのに必要とする時間を表わす。33は２個
のC MOSで形成されたノアゲートであり、遅延回路32の
出力側点の信号とインバータ31の出力側点の信号が
共にローレベルにある時のみ点にハイレベルの信号、
すなわち初段制御信号を出力する。34はATC制御回路で
あって、点の信号がローレベルの時はATC発生回路５
に対してクロックATCをリセット信号発生回路７に供給
するよう制御し、点の信号がハイレベルの時はリセッ
ト信号発生回路７へのクロックATCの供給を禁止するよ
う制御する機能を有している。
回路の一例が示される。第３図において31,35,36,37お
よび38はC MOS（相補形金属酸化物半導体）で形成され
たインバータは、電源Vcc側に接続された負荷用のＰチ
ャネルMOSトランジスタと電源Vss側に接続された増幅用
のＮチャネルMOSトランジスタとで構成され、入力され
た信号を反転させて幾分遅延させる機能を有している。
32は遅延回路であって、インバータ31の出力側点の信
号の変化に対して所定の時間ｔだけ遅れて追従し始め、
別の所定の時間ｔ′（ｔ′＜ｔ）だけ遅れて追従し終る
ように機能する。ここでｔは、メモリセルアレイをスタ
ンバイ状態に設定するのに必要とする時間、言い換える
とメモリセルアレイに接続されているビット線対の電位
をリセットするのに必要とする時間を表わす。33は２個
のC MOSで形成されたノアゲートであり、遅延回路32の
出力側点の信号とインバータ31の出力側点の信号が
共にローレベルにある時のみ点にハイレベルの信号、
すなわち初段制御信号を出力する。34はATC制御回路で
あって、点の信号がローレベルの時はATC発生回路５
に対してクロックATCをリセット信号発生回路７に供給
するよう制御し、点の信号がハイレベルの時はリセッ
ト信号発生回路７へのクロックATCの供給を禁止するよ
う制御する機能を有している。
点の信号は、インバータ35および36を介して遅延さ
れ、CTC発生回路４に供給されるようになっている。従
って、クロックCTCは３個のインバータ31,35,36を通過
した分だけ、チップ非選択信号CSが変化する時点から遅
延されて発生されることになる。さらに点の信号は、
インバータ35,36,37および38を介して遅延され、センス
アンプ６およびアドレスバッファ11に供給されるように
なっている。
れ、CTC発生回路４に供給されるようになっている。従
って、クロックCTCは３個のインバータ31,35,36を通過
した分だけ、チップ非選択信号CSが変化する時点から遅
延されて発生されることになる。さらに点の信号は、
インバータ35,36,37および38を介して遅延され、センス
アンプ６およびアドレスバッファ11に供給されるように
なっている。
一方、第２図に戻って、ATC発生回路５におけるクロ
ックATCはノアゲート２およびアドレスバッファ11を通
過した分だけ、アドレス信号ADDが変化する時点から遅
延されて発生されることになる。このクロックATCの発
生と上述のクロックCTCの発生との間にはタイミングの
ずれがあるため、点の信号がローレベルの時、すなわ
ちチップ非選択信号▲▼のパルス幅が短い時は、ク
ロックATCがクロックCTCに加算され、リセット信号φの
パルス幅はクロックCTCのみが入力された場合に比べて
長くなる。
ックATCはノアゲート２およびアドレスバッファ11を通
過した分だけ、アドレス信号ADDが変化する時点から遅
延されて発生されることになる。このクロックATCの発
生と上述のクロックCTCの発生との間にはタイミングの
ずれがあるため、点の信号がローレベルの時、すなわ
ちチップ非選択信号▲▼のパルス幅が短い時は、ク
ロックATCがクロックCTCに加算され、リセット信号φの
パルス幅はクロックCTCのみが入力された場合に比べて
長くなる。
アドレス信号ADDあるいはその変化は、ｄ点の信号が
ローレベルの時、言い換えるとCSバッファ３からの初段
制御が行われていない時のみ、ノアゲート２を介して内
部回路１に伝達されるようになっている。
ローレベルの時、言い換えるとCSバッファ３からの初段
制御が行われていない時のみ、ノアゲート２を介して内
部回路１に伝達されるようになっている。
第４図（ａ），（ｂ）には以上の説明に基づく第２図
および第３図の各部の信号波形が示される。第４図
（ａ）はチップ非選択信号▲▼のパルス幅が前述の
所定の時間ｔよりも短い場合を示し、第４図（ｂ）は前
述の所定の時間ｔよりも長い場合を示している。
および第３図の各部の信号波形が示される。第４図
（ａ）はチップ非選択信号▲▼のパルス幅が前述の
所定の時間ｔよりも短い場合を示し、第４図（ｂ）は前
述の所定の時間ｔよりも長い場合を示している。
第４図（ａ）においては、点の信号はローレベルに
あり、従って初段制御が行われていない状態が示されて
いる。この場合、チップ非選択信号▲▼のパルス幅
は短いので、メモリセルがスタンバイ状態になるまでの
時間は長くかかる。それ故、CSバッファ３内における初
段制御に起因する遅延が無い分だけ、アクセスの遅れを
防止することができる。
あり、従って初段制御が行われていない状態が示されて
いる。この場合、チップ非選択信号▲▼のパルス幅
は短いので、メモリセルがスタンバイ状態になるまでの
時間は長くかかる。それ故、CSバッファ３内における初
段制御に起因する遅延が無い分だけ、アクセスの遅れを
防止することができる。
一方、第４図（ｂ）においては点の信号はハイレベ
ルにあり、従って通常の初段制御が行われている状態が
示されている。この場合にはゲート２が閉じているの
で、アドレス信号ADDあるいはその変化は内部回路１側
に伝達されず、それ故、該内部回路における消費電力を
低減することができる。また、CSバッファ３内における
初段制御に起因する遅延は有るが、この場合、チップ▲
▼のパルス幅は長く、その分ビット線電位が充分に
リセットされて予めメモリセルがスタンバイ状態で準備
されているので、次のアクセス時には通常のアドレスア
クセスよりは早く動作しうる。すなわち、上述の初段制
御に起因する遅延は問題とはならない。
ルにあり、従って通常の初段制御が行われている状態が
示されている。この場合にはゲート２が閉じているの
で、アドレス信号ADDあるいはその変化は内部回路１側
に伝達されず、それ故、該内部回路における消費電力を
低減することができる。また、CSバッファ３内における
初段制御に起因する遅延は有るが、この場合、チップ▲
▼のパルス幅は長く、その分ビット線電位が充分に
リセットされて予めメモリセルがスタンバイ状態で準備
されているので、次のアクセス時には通常のアドレスア
クセスよりは早く動作しうる。すなわち、上述の初段制
御に起因する遅延は問題とはならない。
以上説明したように本発明によれば、高速SRAMにおい
て初段制御を実施してもアクセスの遅れを防止すること
ができる。
て初段制御を実施してもアクセスの遅れを防止すること
ができる。
第１図は本発明による半導体記憶装置の初段制御回路の
原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図は第２図に示されるCSバッファの一例を示す具体
的な回路図、 第４図は第２図および第３図の各部の信号波形図、 第５図はSRAMの一例を示す回路図、 第６図は第５図に示される回路の動作を説明するための
波形図、 である。 １……内部回路、２……ゲート（ノアゲート）、 ３……制御回路（CSバッファ）、 ▲▼……チップ非選択信号、ADD……アドレス信
号。
原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図は第２図に示されるCSバッファの一例を示す具体
的な回路図、 第４図は第２図および第３図の各部の信号波形図、 第５図はSRAMの一例を示す回路図、 第６図は第５図に示される回路の動作を説明するための
波形図、 である。 １……内部回路、２……ゲート（ノアゲート）、 ３……制御回路（CSバッファ）、 ▲▼……チップ非選択信号、ADD……アドレス信
号。
Claims (1)
- 【請求項１】複数のメモリセルを有するチップを選択す
るためのアクセスとアドレス指定のためのアクセスが行
われる内部回路（１）と、 該アドレス指定のためのアドレス信号（ADD）を入力
し、該内部回路（１）に出力可能なゲート（２）と、 チップ非選択信号（▲▼）に応答して該ゲート
（２）を制御すると共に該チップ選択用アクセスを該内
部回路（１）に対して行い、該チップ非選択信号（▲
▼）のパルス幅が該メモリセルに接続されたビット線
の電位のリセットに必要な時間よりも短い場合には該ゲ
ート（２）を開けるように制御する制御回路（３）と、 を備えた半導体記憶装置の初段制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282736A JP2557835B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置の初段制御回路 |
| US06/941,437 US4800552A (en) | 1985-12-18 | 1986-12-15 | Semiconductor memory device with reset signal generating circuit |
| DE8686402852T DE3686763T2 (de) | 1985-12-18 | 1986-12-18 | Halbleiterspeicheranordnung mit einer ruecksetzsignalgeneratorschaltung. |
| EP86402852A EP0228958B1 (en) | 1985-12-18 | 1986-12-18 | Semiconductor memory device with reset signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282736A JP2557835B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置の初段制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143290A JPS62143290A (ja) | 1987-06-26 |
| JP2557835B2 true JP2557835B2 (ja) | 1996-11-27 |
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ID=17656376
Family Applications (1)
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|---|---|---|---|
| JP60282736A Expired - Fee Related JP2557835B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置の初段制御回路 |
Country Status (1)
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|---|---|
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-
1985
- 1985-12-18 JP JP60282736A patent/JP2557835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62143290A (ja) | 1987-06-26 |
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