JPH09219093A - メモリのカラムスイッチングイネーブル信号発生回路 - Google Patents
メモリのカラムスイッチングイネーブル信号発生回路Info
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- JPH09219093A JPH09219093A JP8336723A JP33672396A JPH09219093A JP H09219093 A JPH09219093 A JP H09219093A JP 8336723 A JP8336723 A JP 8336723A JP 33672396 A JP33672396 A JP 33672396A JP H09219093 A JPH09219093 A JP H09219093A
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Abstract
(57)【要約】
【課題】正常モード時には、非正常なアドレス信号によ
る誤データの出力を防止し、非正常モード時には、デー
タ入出力時の消費電力を減らし得るメモリのカラムスイ
ッチングイネーブル信号発生回路を提供する。 【解決手段】外部からのカラムスタート信号及びリフラ
ッシュモード検出信号に基づいて第１制御信号を出力す
る第１信号制御部１００と、アドレス遷移検出信号を合
算した信号及びリフラッシュモード検出信号に基づいて
第２制御信号を出力する第２信号制御部２００と、第１
及び第２信号制御部１００，２００の出力信号に応じて
カラムスイッチングイネーブル信号を発生して出力する
信号発生部３００と、を備えて構成される。
る誤データの出力を防止し、非正常モード時には、デー
タ入出力時の消費電力を減らし得るメモリのカラムスイ
ッチングイネーブル信号発生回路を提供する。 【解決手段】外部からのカラムスタート信号及びリフラ
ッシュモード検出信号に基づいて第１制御信号を出力す
る第１信号制御部１００と、アドレス遷移検出信号を合
算した信号及びリフラッシュモード検出信号に基づいて
第２制御信号を出力する第２信号制御部２００と、第１
及び第２信号制御部１００，２００の出力信号に応じて
カラムスイッチングイネーブル信号を発生して出力する
信号発生部３００と、を備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのカラムス
イッチングイネーブル信号発生回路に係るもので、詳し
くは、正常モード時には、外部のカラムスタート信号に
基づいてカラムスイッチングイネーブル信号を発生し
て、非正常なアドレス信号の入力による誤データの出力
を防止し、非正常モード時には、アドレス遷移検出信号
を合算した信号を基に、該合算した信号のパルス幅と略
等しいパルス幅を有するカラムスイッチングイネーブル
信号を発生して、データ入出力時の消費電力を減らし得
るメモリのカラムスイッチングイネーブル信号発生回路
に関するものである。
イッチングイネーブル信号発生回路に係るもので、詳し
くは、正常モード時には、外部のカラムスタート信号に
基づいてカラムスイッチングイネーブル信号を発生し
て、非正常なアドレス信号の入力による誤データの出力
を防止し、非正常モード時には、アドレス遷移検出信号
を合算した信号を基に、該合算した信号のパルス幅と略
等しいパルス幅を有するカラムスイッチングイネーブル
信号を発生して、データ入出力時の消費電力を減らし得
るメモリのカラムスイッチングイネーブル信号発生回路
に関するものである。
【０００２】
【従来の技術】従来のメモリ回路は、例えば図４に示し
たように、回路に入力するアドレス信号ＡＤをバッファ
ーリングし、該バッファーリングされたアドレス信号Ａ
ＤＳを出力する入力バッファー１と、該入力バッファー
１から出力したアドレス信号ＡＤＳの遷移を検出してア
ドレス遷移検出信号ＡＴＤＳを出力するアドレス遷移検
出部２と、該アドレス遷移検出部２から出力したアドレ
ス遷移検出信号ＡＴＤＳを合算してＡＴＤＳ合算信号Ａ
ＴＤＳ’を出力する信号合算部３と、該信号合算部３か
ら出力したＡＴＤＳ合算信号ＡＴＤＳ’、外部から入力
するカラムスタート信号ＣＳＳ及びライトイネーブル信
号ＷＥＳによりカラムスイッチングイネーブル信号ＣＳ
ＥＳ及びメイン増幅器イネーブル信号ＭＡＥＳをそれぞ
れ発生して出力する信号発生部４と、入力バッファー１
から出力したアドレス信号ＡＤＳをプリディコーディン
グしてプリディコーディング信号ＰＤＳ１〜ＰＤＳ３を
出力するプリディコーディング部５と、該プリディコー
ディング部５から出力したプリディコーディング信号Ｐ
ＤＳ１〜ＰＤＳ３を前記カラムスタート信号ＣＳＳ及び
信号発生部４から出力したカラムスイッチングイネーブ
ル信号ＣＳＥＳによりディコーディングしてカラムディ
コーディング信号ＣＤＳを出力するカラムディコーディ
ング部６と、該カラムディコーディング部６から出力し
たカラムディコーディング信号ＣＤＳによりスイッチン
グされ、後述するメモリセル７のビットラインにデータ
入出力バスＩ／ＯＢＵＳを連結させるカラムスイッチ８
と、ロー（ｒｏｗ）ディコーディング部９から出力する
ディコーディングされた信号によりイネーブルされ、デ
ータ入出力バスＩ／ＯＢＵＳにデータを出力するメモリ
セル７と、該メモリセル７から出力したデータを増幅す
るメイン増幅器１０と、該メイン増幅器１０で増幅され
たデータをバッファーリングしてバッファーリングデー
タＤ０を出力する出力バッファー１１と、を備えてい
た。
たように、回路に入力するアドレス信号ＡＤをバッファ
ーリングし、該バッファーリングされたアドレス信号Ａ
ＤＳを出力する入力バッファー１と、該入力バッファー
１から出力したアドレス信号ＡＤＳの遷移を検出してア
ドレス遷移検出信号ＡＴＤＳを出力するアドレス遷移検
出部２と、該アドレス遷移検出部２から出力したアドレ
ス遷移検出信号ＡＴＤＳを合算してＡＴＤＳ合算信号Ａ
ＴＤＳ’を出力する信号合算部３と、該信号合算部３か
ら出力したＡＴＤＳ合算信号ＡＴＤＳ’、外部から入力
するカラムスタート信号ＣＳＳ及びライトイネーブル信
号ＷＥＳによりカラムスイッチングイネーブル信号ＣＳ
ＥＳ及びメイン増幅器イネーブル信号ＭＡＥＳをそれぞ
れ発生して出力する信号発生部４と、入力バッファー１
から出力したアドレス信号ＡＤＳをプリディコーディン
グしてプリディコーディング信号ＰＤＳ１〜ＰＤＳ３を
出力するプリディコーディング部５と、該プリディコー
ディング部５から出力したプリディコーディング信号Ｐ
ＤＳ１〜ＰＤＳ３を前記カラムスタート信号ＣＳＳ及び
信号発生部４から出力したカラムスイッチングイネーブ
ル信号ＣＳＥＳによりディコーディングしてカラムディ
コーディング信号ＣＤＳを出力するカラムディコーディ
ング部６と、該カラムディコーディング部６から出力し
たカラムディコーディング信号ＣＤＳによりスイッチン
グされ、後述するメモリセル７のビットラインにデータ
入出力バスＩ／ＯＢＵＳを連結させるカラムスイッチ８
と、ロー（ｒｏｗ）ディコーディング部９から出力する
ディコーディングされた信号によりイネーブルされ、デ
ータ入出力バスＩ／ＯＢＵＳにデータを出力するメモリ
セル７と、該メモリセル７から出力したデータを増幅す
るメイン増幅器１０と、該メイン増幅器１０で増幅され
たデータをバッファーリングしてバッファーリングデー
タＤ０を出力する出力バッファー１１と、を備えてい
た。
【０００３】信号発生部４は、外部から入力するカラム
スタート信号ＣＳＳにより信号合算部３から出力したＡ
ＴＤＳ合算信号ＡＴＤＳ’を所定時間遅延させる信号遅
延部４１と、該信号遅延部４１からの遅延信号及び外部
から入力するライトイネーブル信号ＷＥＳによりカラム
スイッチイネーブル信号ＣＥＳＳを発生するカラムスイ
ッチングイネーブル信号発生部４２と、カラムスタート
信号ＣＳＳ及び信号遅延部４１からの出力信号によりメ
イン増幅器イネーブル信号ＭＡＥＳを発生して出力する
メイン増幅器イネーブル信号発生部４３と、を備えてい
た。
スタート信号ＣＳＳにより信号合算部３から出力したＡ
ＴＤＳ合算信号ＡＴＤＳ’を所定時間遅延させる信号遅
延部４１と、該信号遅延部４１からの遅延信号及び外部
から入力するライトイネーブル信号ＷＥＳによりカラム
スイッチイネーブル信号ＣＥＳＳを発生するカラムスイ
ッチングイネーブル信号発生部４２と、カラムスタート
信号ＣＳＳ及び信号遅延部４１からの出力信号によりメ
イン増幅器イネーブル信号ＭＡＥＳを発生して出力する
メイン増幅器イネーブル信号発生部４３と、を備えてい
た。
【０００４】信号遅延部４１は、図５に示したように、
外部から入力するカラムスタート信号ＣＳＳと信号合算
部３から出力するＡＴＤＳ合算信号ＡＴＤＳ’とを否定
論理積するＮＡＮＤゲートＮＡＮＤ１と、該ＮＡＮＤゲ
ートＮＡＮＤ１からの出力信号を順次反転する各インバ
ーターＩＮＶ１、ＩＮＶ２と、該インバーターＩＮＶ２
からの出力信号を所定時間遅延させて出力する遅延器４
１１と、インバーターＩＮＶ２及び遅延器４１１から出
力する信号を否定論理積するＮＡＮＤゲートＮＡＮＤ２
と、を備えていた。
外部から入力するカラムスタート信号ＣＳＳと信号合算
部３から出力するＡＴＤＳ合算信号ＡＴＤＳ’とを否定
論理積するＮＡＮＤゲートＮＡＮＤ１と、該ＮＡＮＤゲ
ートＮＡＮＤ１からの出力信号を順次反転する各インバ
ーターＩＮＶ１、ＩＮＶ２と、該インバーターＩＮＶ２
からの出力信号を所定時間遅延させて出力する遅延器４
１１と、インバーターＩＮＶ２及び遅延器４１１から出
力する信号を否定論理積するＮＡＮＤゲートＮＡＮＤ２
と、を備えていた。
【０００５】カラムスイッチングイネーブル信号発生部
４２は、信号遅延部４１のＮＡＮＤゲートＮＡＮＤ２か
ら出力した信号と外部から入力するライトイネーブル信
号ＷＥＳとを否定論理積しカラムスイッチングイネーブ
ル信号ＣＳＥＳを出力するＮＡＮＤゲートＮＡＮＤ３に
て構成されていた。メイン増幅器イネーブル信号発生部
４３は、外部から入力するカラムスタート信号ＣＳＳと
信号遅延部４１のＮＡＮＤゲートＮＡＮＤ２から出力す
る信号とを否定論理積するＮＡＮＤゲートＮＡＮＤ４
と、該ＮＡＮＤゲートＮＡＮＤ４から出力する信号を順
次反転しメイン増幅器イネーブル信号ＭＡＥＳを出力す
る各インバーターＩＮＶ３、ＩＮＶ４と、を備えてい
た。
４２は、信号遅延部４１のＮＡＮＤゲートＮＡＮＤ２か
ら出力した信号と外部から入力するライトイネーブル信
号ＷＥＳとを否定論理積しカラムスイッチングイネーブ
ル信号ＣＳＥＳを出力するＮＡＮＤゲートＮＡＮＤ３に
て構成されていた。メイン増幅器イネーブル信号発生部
４３は、外部から入力するカラムスタート信号ＣＳＳと
信号遅延部４１のＮＡＮＤゲートＮＡＮＤ２から出力す
る信号とを否定論理積するＮＡＮＤゲートＮＡＮＤ４
と、該ＮＡＮＤゲートＮＡＮＤ４から出力する信号を順
次反転しメイン増幅器イネーブル信号ＭＡＥＳを出力す
る各インバーターＩＮＶ３、ＩＮＶ４と、を備えてい
た。
【０００６】カラムディコーディング部６は、図６に示
したように、プリディコーディング部５から出力した各
プリディコーディング信号ＰＤＳ１〜ＰＤＳ３を否定論
理積するＮＡＮＤゲートＮＡＮＤ５と、外部から入力す
るカラムスタート信号ＣＳＳを反転するインバーターＩ
ＮＶ５と、ＮＡＮＤゲートＮＡＮＤ５及びインバーター
ＩＮＶ５から出力した各信号を否定論理和するＮＯＲゲ
ートＮＯＲ１と、該ＮＯＲゲートＮＯＲ１からの出力信
号とカラムスイッチングイネーブル信号発生部４２から
出力するカラムスイッチングイネーブル信号ＣＳＥＳと
を否定論理積するＮＡＮＤゲートＮＡＮＤ６と、該ＮＡ
ＮＤゲートＮＡＮＤ６からの出力信号を反転しカラムデ
ィコーディング信号ＣＤＳを出力するインバーターＩＮ
Ｖ６と、を備えていた。
したように、プリディコーディング部５から出力した各
プリディコーディング信号ＰＤＳ１〜ＰＤＳ３を否定論
理積するＮＡＮＤゲートＮＡＮＤ５と、外部から入力す
るカラムスタート信号ＣＳＳを反転するインバーターＩ
ＮＶ５と、ＮＡＮＤゲートＮＡＮＤ５及びインバーター
ＩＮＶ５から出力した各信号を否定論理和するＮＯＲゲ
ートＮＯＲ１と、該ＮＯＲゲートＮＯＲ１からの出力信
号とカラムスイッチングイネーブル信号発生部４２から
出力するカラムスイッチングイネーブル信号ＣＳＥＳと
を否定論理積するＮＡＮＤゲートＮＡＮＤ６と、該ＮＡ
ＮＤゲートＮＡＮＤ６からの出力信号を反転しカラムデ
ィコーディング信号ＣＤＳを出力するインバーターＩＮ
Ｖ６と、を備えていた。
【０００７】このように構成された従来メモリ回路のパ
ルス発生動作を説明すると、次のようであった。即ち、
図４に示したメモリセル７に貯蔵されたデータを引出す
ための動作を開始すると、図７（Ａ）の実線にて表示さ
れたアドレス信号ＡＤが入力バッファー１に印加され
る。次いで、該入力バッファー１は印加されたアドレス
信号ＡＤをバッファーリングして、図７（Ｂ）の実線に
て表示されたアドレス信号ＡＤＳを出力する。アドレス
遷移検出部２では、アドレス信号ＡＤＳを受けて該アド
レス信号ＡＤＳがハイ状態からロー状態に遷移するとき
の変化を検出し、図７（Ｃ）の実線にて表示されたロー
状態のアドレス遷移検出信号ＡＴＤＳを出力する。次い
で、信号合算部３はロー状態のアドレス遷移検出信号Ａ
ＴＤＳを合算し、該合算されたロー状態のＡＴＤＳ合算
信号ＡＴＤＳ’を出力する。次いで、図５に示した信号
遅延部４１のＮＡＮＤゲートＮＡＮＤ１の他方側入力端
子にロー状態のＡＴＤＳ合算信号ＡＴＤＳ’が印加され
一方側入力端子には外部からのカラムスタート信号ＣＳ
Ｓが印加されて、該カラムスタート信号ＣＳＳの状態に
拘わりなくＮＡＮＤゲートＮＡＮＤ１からはハイ状態の
信号が出力される。次いで、ハイ状態の信号は各インバ
ーターＩＮＶ１、ＩＮＶ２を順次通ってハイレベル信号
として出力され、更に、遅延器４１１を経て所定時間遅
延された後ハイレベル信号が出力される。
ルス発生動作を説明すると、次のようであった。即ち、
図４に示したメモリセル７に貯蔵されたデータを引出す
ための動作を開始すると、図７（Ａ）の実線にて表示さ
れたアドレス信号ＡＤが入力バッファー１に印加され
る。次いで、該入力バッファー１は印加されたアドレス
信号ＡＤをバッファーリングして、図７（Ｂ）の実線に
て表示されたアドレス信号ＡＤＳを出力する。アドレス
遷移検出部２では、アドレス信号ＡＤＳを受けて該アド
レス信号ＡＤＳがハイ状態からロー状態に遷移するとき
の変化を検出し、図７（Ｃ）の実線にて表示されたロー
状態のアドレス遷移検出信号ＡＴＤＳを出力する。次い
で、信号合算部３はロー状態のアドレス遷移検出信号Ａ
ＴＤＳを合算し、該合算されたロー状態のＡＴＤＳ合算
信号ＡＴＤＳ’を出力する。次いで、図５に示した信号
遅延部４１のＮＡＮＤゲートＮＡＮＤ１の他方側入力端
子にロー状態のＡＴＤＳ合算信号ＡＴＤＳ’が印加され
一方側入力端子には外部からのカラムスタート信号ＣＳ
Ｓが印加されて、該カラムスタート信号ＣＳＳの状態に
拘わりなくＮＡＮＤゲートＮＡＮＤ１からはハイ状態の
信号が出力される。次いで、ハイ状態の信号は各インバ
ーターＩＮＶ１、ＩＮＶ２を順次通ってハイレベル信号
として出力され、更に、遅延器４１１を経て所定時間遅
延された後ハイレベル信号が出力される。
【０００８】次いで、ＮＡＮＤゲートＮＡＮＤ２では、
一方側入力端子に印加されたインバーターＩＮＶ２から
の出力信号と、他方側入力端子に印加された遅延器４１
１からの出力信号とが否定論理積され、ローレベル信号
が出力される。次いで、カラムスイッチングイネーブル
信号発生部４２のＮＡＮＤゲートＮＡＮＤ３の一方側入
力端子にＮＡＮＤゲートＮＡＮＤ２からの出力信号が印
加され、該ＮＡＮＤゲートＮＡＮＤ３の他方側入力端子
に印加したライトイネーブル信号ＷＥＳの状態には拘わ
りなくハイ状態のカラムスイッチングイネーブル信号Ｃ
ＳＥＳが出力される。且つ、メイン増幅器イネーブル信
号発生部４３のＮＡＮＤゲートＮＡＮＤ４の一方側入力
端子には外部からのカラムスタート信号ＣＳＳが印加さ
れ、他方側入力端子には信号遅延部４１のＮＡＮＤゲー
トＮＡＮＤ２から出力するローレベル信号が印加され
て、カラムスタート信号ＣＳＳの状態に拘わりなくＮＡ
ＮＤゲートＮＡＮＤ４からハイレベル信号が出力され
る。該ハイレベル信号は各インバーターＩＮＶ３、ＩＮ
Ｖ４を順次通った後、図７（Ｅ）の実線にて示したよう
なハイ状態のメイン増幅器イネーブル信号ＭＡＥＳとし
て出力される。
一方側入力端子に印加されたインバーターＩＮＶ２から
の出力信号と、他方側入力端子に印加された遅延器４１
１からの出力信号とが否定論理積され、ローレベル信号
が出力される。次いで、カラムスイッチングイネーブル
信号発生部４２のＮＡＮＤゲートＮＡＮＤ３の一方側入
力端子にＮＡＮＤゲートＮＡＮＤ２からの出力信号が印
加され、該ＮＡＮＤゲートＮＡＮＤ３の他方側入力端子
に印加したライトイネーブル信号ＷＥＳの状態には拘わ
りなくハイ状態のカラムスイッチングイネーブル信号Ｃ
ＳＥＳが出力される。且つ、メイン増幅器イネーブル信
号発生部４３のＮＡＮＤゲートＮＡＮＤ４の一方側入力
端子には外部からのカラムスタート信号ＣＳＳが印加さ
れ、他方側入力端子には信号遅延部４１のＮＡＮＤゲー
トＮＡＮＤ２から出力するローレベル信号が印加され
て、カラムスタート信号ＣＳＳの状態に拘わりなくＮＡ
ＮＤゲートＮＡＮＤ４からハイレベル信号が出力され
る。該ハイレベル信号は各インバーターＩＮＶ３、ＩＮ
Ｖ４を順次通った後、図７（Ｅ）の実線にて示したよう
なハイ状態のメイン増幅器イネーブル信号ＭＡＥＳとし
て出力される。
【０００９】一方、図４に示したプリディコーディング
部５は、入力バッファー１から出力するアドレス信号Ａ
ＤＳを受けて、該アドレス信号ＡＤＳをプリディコーデ
ィングし、ハイ状態のプリディコーディング信号ＰＤＳ
１〜ＰＤＳ３を図６に示したカラムディコーディング部
６に出力する。カラムディコーディング部６ではＮＡＮ
ＤゲートＮＡＮＤ５でプリディコーディング信号ＰＤＳ
１〜ＰＤＳ３が否定論理積された後、ローレベル信号が
出力される。且つ、外部からハイ状態のカラムスタート
信号ＣＳＳがインバーターＩＮＶ５の入力端子に印加さ
れ、ロー状態に反転されてＮＯＲゲートＮＯＲ１の一方
側入力端子に印加される。該ＮＯＲゲートＮＯＲ１の他
方側入力端子にはＮＡＮＤゲートＮＡＮＤ５から出力す
るローレベル信号が印加されて否定倫理和され、ハイレ
ベル信号がＮＡＮＤゲートＮＡＮＤ６の他方側入力端子
に出力される。次いで、該ＮＡＮＤゲートＮＡＮＤ６で
は、一方側入力端子に印加されたカラムスイッチングイ
ネーブル信号発生部４２のＮＡＮＤゲートＮＡＮＤ３か
らのハイレベル信号ＣＳＥＳとＮＡＮＤゲートＮＡＮＤ
５からのハイレベル信号とを否定論理積してローレベル
信号が出力され、該出力されたローレベル信号はインバ
ーターＩＮＶ６に印加されて、図７（Ｄ）の実線にて表
示されたようなハイ状態のカラムディコーディング信号
ＣＤＳが出力される。次いで、図４のカラムスイッチ８
はカラムディコーディング部６から出力したハイ状態の
カラムディコーディング信号ＣＤＳによりターンオンさ
れ、該カラムスイッチ８に連結されたビットラインとデ
ータ入出力バスＩ／ＯＢＵＳとが連結される。従って、
ローディコーディング部９から出力したローディコーデ
ィング信号によりワードラインがイネーブルされ、メモ
リセル７に貯蔵されたデータはデータ入出力バスＩ／Ｏ
ＢＵＳを通ってメイン増幅器１０に出力される。次い
で、該メイン増幅器１０はメイン増幅器イネーブル信号
発生部４３のインバーターＩＮＶ４から出力したハイレ
ベル信号ＭＡＥＳによりイネーブルされ、データ入出力
バスＩ／ＯＢＵＳを通って印加されたデータを増幅して
出力バッファー１１に出力する。次いで、該出力された
データは出力バッファー１１でバッファーリングされ、
該バッファーリングデータＤＯはメモリの外部に出力さ
れる。
部５は、入力バッファー１から出力するアドレス信号Ａ
ＤＳを受けて、該アドレス信号ＡＤＳをプリディコーデ
ィングし、ハイ状態のプリディコーディング信号ＰＤＳ
１〜ＰＤＳ３を図６に示したカラムディコーディング部
６に出力する。カラムディコーディング部６ではＮＡＮ
ＤゲートＮＡＮＤ５でプリディコーディング信号ＰＤＳ
１〜ＰＤＳ３が否定論理積された後、ローレベル信号が
出力される。且つ、外部からハイ状態のカラムスタート
信号ＣＳＳがインバーターＩＮＶ５の入力端子に印加さ
れ、ロー状態に反転されてＮＯＲゲートＮＯＲ１の一方
側入力端子に印加される。該ＮＯＲゲートＮＯＲ１の他
方側入力端子にはＮＡＮＤゲートＮＡＮＤ５から出力す
るローレベル信号が印加されて否定倫理和され、ハイレ
ベル信号がＮＡＮＤゲートＮＡＮＤ６の他方側入力端子
に出力される。次いで、該ＮＡＮＤゲートＮＡＮＤ６で
は、一方側入力端子に印加されたカラムスイッチングイ
ネーブル信号発生部４２のＮＡＮＤゲートＮＡＮＤ３か
らのハイレベル信号ＣＳＥＳとＮＡＮＤゲートＮＡＮＤ
５からのハイレベル信号とを否定論理積してローレベル
信号が出力され、該出力されたローレベル信号はインバ
ーターＩＮＶ６に印加されて、図７（Ｄ）の実線にて表
示されたようなハイ状態のカラムディコーディング信号
ＣＤＳが出力される。次いで、図４のカラムスイッチ８
はカラムディコーディング部６から出力したハイ状態の
カラムディコーディング信号ＣＤＳによりターンオンさ
れ、該カラムスイッチ８に連結されたビットラインとデ
ータ入出力バスＩ／ＯＢＵＳとが連結される。従って、
ローディコーディング部９から出力したローディコーデ
ィング信号によりワードラインがイネーブルされ、メモ
リセル７に貯蔵されたデータはデータ入出力バスＩ／Ｏ
ＢＵＳを通ってメイン増幅器１０に出力される。次い
で、該メイン増幅器１０はメイン増幅器イネーブル信号
発生部４３のインバーターＩＮＶ４から出力したハイレ
ベル信号ＭＡＥＳによりイネーブルされ、データ入出力
バスＩ／ＯＢＵＳを通って印加されたデータを増幅して
出力バッファー１１に出力する。次いで、該出力された
データは出力バッファー１１でバッファーリングされ、
該バッファーリングデータＤＯはメモリの外部に出力さ
れる。
【００１０】
【発明が解決しようとする課題】しかし、このように構
成された従来メモリ回路においては、図７（Ａ）の破線
にて示したような非正常なアドレス信号のノイズまたは
障害信号（glich ）が入力バッファー１に入力すると、
入力バッファー１から図７（Ｂ）に破線にて示したアド
レス信号ＡＤＳが出力され、アドレス遷移検出部２に印
加される。該アドレス遷移検出部２からは図７（Ｃ）の
破線にて示した不安定なアドレス遷移検出信号ＡＴＤＳ
が出力され、該不安定なアドレス遷移検出信号ＡＴＤＳ
によりカラムディコーディング部６及びメイン増幅器イ
ネーブル信号発生部４３からは、図７（Ｄ）（Ｅ）の破
線にて示した、カラムディコーディング信号ＣＤＳ及び
メイン増幅器イネーブル信号ＭＡＥＳが出力される。こ
れらの信号は充分なパルスを形成しないためカラムスイ
ッチ８のスイッチング動作が非正常になり、メモリセル
７内のビットラインのデータはデータ入出力バスＩ／Ｏ
ＢＵＳに充分な信号を伝達しない。これにより、図７
（Ｆ）に示した不安定なデータがデータ入出力バスＩ／
ＯＢＵＳに出力され、メイン増幅器１０がセンシング動
作を遂行するために充分な電圧差が形成されない。しか
し、メイン増幅器１０は、上記図７（Ｅ）に示したよう
に、不安定なパルスにでも駆動されため、メイン増幅器
１０と出力ヴァファー１１間の正常データが破れること
になり、出力バッファー１１を経て図７（Ｇ）に示した
誤った出力データＤＯが出力される。
成された従来メモリ回路においては、図７（Ａ）の破線
にて示したような非正常なアドレス信号のノイズまたは
障害信号（glich ）が入力バッファー１に入力すると、
入力バッファー１から図７（Ｂ）に破線にて示したアド
レス信号ＡＤＳが出力され、アドレス遷移検出部２に印
加される。該アドレス遷移検出部２からは図７（Ｃ）の
破線にて示した不安定なアドレス遷移検出信号ＡＴＤＳ
が出力され、該不安定なアドレス遷移検出信号ＡＴＤＳ
によりカラムディコーディング部６及びメイン増幅器イ
ネーブル信号発生部４３からは、図７（Ｄ）（Ｅ）の破
線にて示した、カラムディコーディング信号ＣＤＳ及び
メイン増幅器イネーブル信号ＭＡＥＳが出力される。こ
れらの信号は充分なパルスを形成しないためカラムスイ
ッチ８のスイッチング動作が非正常になり、メモリセル
７内のビットラインのデータはデータ入出力バスＩ／Ｏ
ＢＵＳに充分な信号を伝達しない。これにより、図７
（Ｆ）に示した不安定なデータがデータ入出力バスＩ／
ＯＢＵＳに出力され、メイン増幅器１０がセンシング動
作を遂行するために充分な電圧差が形成されない。しか
し、メイン増幅器１０は、上記図７（Ｅ）に示したよう
に、不安定なパルスにでも駆動されため、メイン増幅器
１０と出力ヴァファー１１間の正常データが破れること
になり、出力バッファー１１を経て図７（Ｇ）に示した
誤った出力データＤＯが出力される。
【００１１】即ち、図７（Ａ）に示したように、アドレ
ス信号ＡＤがハイ状態でノイズによりロー状態に遷移
し、再びハイ状態に遷移すると（破線）、継続してアド
レス信号ＡＤＳ、アドレス遷移検出信号ＡＴＤＳ、カラ
ムスイッチングイネーブル信号ＣＳＥＳ、カラムディコ
ーディング信号ＣＤＳ、メイン増幅器イネーブル信号Ｍ
ＡＥＳ及びデータ入出力バスＩ／ＯＢＵＳに影響を与え
て、無効なデータを出力するという不都合な点があっ
た。
ス信号ＡＤがハイ状態でノイズによりロー状態に遷移
し、再びハイ状態に遷移すると（破線）、継続してアド
レス信号ＡＤＳ、アドレス遷移検出信号ＡＴＤＳ、カラ
ムスイッチングイネーブル信号ＣＳＥＳ、カラムディコ
ーディング信号ＣＤＳ、メイン増幅器イネーブル信号Ｍ
ＡＥＳ及びデータ入出力バスＩ／ＯＢＵＳに影響を与え
て、無効なデータを出力するという不都合な点があっ
た。
【００１２】本発明は上記の点に着目してなされたもの
で、正常モード時には外部のカラムスタート信号により
カラムスイッチングイネーブル信号を発生して非正常な
アドレス信号の入力による誤データの出力を防止し、非
正常モード時にはアドレス遷移検出信号を合算した信号
のパルス幅と略等しいパルス幅を有するカラムスイッチ
ングイネーブル信号を発生し、データ入出力時の消費電
力を減少し得るメモリのカラムスイッチングイネーブル
信号発生回路を提供することを目的とする。
で、正常モード時には外部のカラムスタート信号により
カラムスイッチングイネーブル信号を発生して非正常な
アドレス信号の入力による誤データの出力を防止し、非
正常モード時にはアドレス遷移検出信号を合算した信号
のパルス幅と略等しいパルス幅を有するカラムスイッチ
ングイネーブル信号を発生し、データ入出力時の消費電
力を減少し得るメモリのカラムスイッチングイネーブル
信号発生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明では、外部から印加されるカラム
スタート信号及びリフレッシュモード検出信号に基づい
てカラムスイッチングイネーブル信号を制御するための
第１制御信号を出力する第１信号制御手段と、外部から
印加されるアドレス遷移検出信号を合算した信号及び前
記リフレッシュモード検出信号に基づいてカラムスイッ
チングイネーブル信号を制御するための第２制御信号を
出力する第２信号制御手段と、前記第１信号制御手段か
ら出力する第１制御信号及び前記第２信号制御手段から
出力する第２制御信号に応じて前記カラムスイッチング
イネーブル信号を発生して出力する信号発生手段と、を
備えて構成されたことを特徴とする。
請求項１に記載の発明では、外部から印加されるカラム
スタート信号及びリフレッシュモード検出信号に基づい
てカラムスイッチングイネーブル信号を制御するための
第１制御信号を出力する第１信号制御手段と、外部から
印加されるアドレス遷移検出信号を合算した信号及び前
記リフレッシュモード検出信号に基づいてカラムスイッ
チングイネーブル信号を制御するための第２制御信号を
出力する第２信号制御手段と、前記第１信号制御手段か
ら出力する第１制御信号及び前記第２信号制御手段から
出力する第２制御信号に応じて前記カラムスイッチング
イネーブル信号を発生して出力する信号発生手段と、を
備えて構成されたことを特徴とする。
【００１４】かかる構成によれば、信号発生手段で生成
されるカラムスイッチングイネーブル信号を制御するた
めに、第１信号制御手段及び第２信号制御手段でそれぞ
れ第１制御信号及び第２制御信号が生成される。それら
各制御信号に応じて、信号発生手段でカラムスイッチン
グイネーブル信号が発生して出力されるようになる。請
求項２に記載の発明では、請求項１に記載の発明の具体
的な構成として、前記第１信号制御手段が、外部からそ
れぞれ印加される前記カラムスタート信号と電源電圧と
を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮ
Ｄゲートの出力信号を反転する第１インバーターと、該
第１インバーターの出力信号と外部から印加されるリフ
レッシュモード検出信号とを否定論理積する第２ＮＡＮ
Ｄゲートと、該第２ＮＡＮＤゲートの出力信号を反転し
て前記第１制御信号を出力する第２インバーターと、を
備えて構成されたことを特徴とする。
されるカラムスイッチングイネーブル信号を制御するた
めに、第１信号制御手段及び第２信号制御手段でそれぞ
れ第１制御信号及び第２制御信号が生成される。それら
各制御信号に応じて、信号発生手段でカラムスイッチン
グイネーブル信号が発生して出力されるようになる。請
求項２に記載の発明では、請求項１に記載の発明の具体
的な構成として、前記第１信号制御手段が、外部からそ
れぞれ印加される前記カラムスタート信号と電源電圧と
を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮ
Ｄゲートの出力信号を反転する第１インバーターと、該
第１インバーターの出力信号と外部から印加されるリフ
レッシュモード検出信号とを否定論理積する第２ＮＡＮ
Ｄゲートと、該第２ＮＡＮＤゲートの出力信号を反転し
て前記第１制御信号を出力する第２インバーターと、を
備えて構成されたことを特徴とする。
【００１５】請求項３に記載の発明では、請求項１また
は２に記載の発明の具体的な構成として、前記第２信号
制御手段が、外部からそれぞれ印加される前記リフレッ
シュモード検出信号と前記アドレス遷移検出信号を合算
した信号とを否定論理和する第１ＮＯＲゲートと、該第
１ＮＯＲゲートから出力する信号を反転する第３インバ
ーターと、該第３インバーターから出力する信号と電源
電圧とを否定論理積する第３ＮＡＮＤゲートと、該第３
ＮＡＮＤゲートの出力信号を反転する第４インバーター
と、該第４インバーターの出力端子に一方側端子が連結
され他方側端子が接地された第１コンデンサーと、前記
第４インバーター及び前記第１コンデンサーを順次通っ
た出力信号を順次反転する第５インバーター及び第６イ
ンバーターと、該第６インバーターの出力端子に一方側
端子が連結され他方側端子が接地された第２コンデンサ
ーと、該第２コンデンサーを通った前記第６インバータ
ーからの出力信号と前記第３インバーターからの出力信
号とを否定論理積する第４ＮＡＮＤゲートと、該第４Ｎ
ＡＮＤゲートの出力信号を反転する第７インバーター
と、該第７インバーターの出力端子に一方側端子が連結
され他方側端子が接地された第３コンデンサーと、前記
第７インバーター及び前記第３コンデンサーを順次通っ
た出力信号と外部から印加されるライトイネーブル信号
とを否定論理積し前記第２制御信号を出力する第５ＮＡ
ＮＤゲートと、を備えて構成されたことを特徴とする。
は２に記載の発明の具体的な構成として、前記第２信号
制御手段が、外部からそれぞれ印加される前記リフレッ
シュモード検出信号と前記アドレス遷移検出信号を合算
した信号とを否定論理和する第１ＮＯＲゲートと、該第
１ＮＯＲゲートから出力する信号を反転する第３インバ
ーターと、該第３インバーターから出力する信号と電源
電圧とを否定論理積する第３ＮＡＮＤゲートと、該第３
ＮＡＮＤゲートの出力信号を反転する第４インバーター
と、該第４インバーターの出力端子に一方側端子が連結
され他方側端子が接地された第１コンデンサーと、前記
第４インバーター及び前記第１コンデンサーを順次通っ
た出力信号を順次反転する第５インバーター及び第６イ
ンバーターと、該第６インバーターの出力端子に一方側
端子が連結され他方側端子が接地された第２コンデンサ
ーと、該第２コンデンサーを通った前記第６インバータ
ーからの出力信号と前記第３インバーターからの出力信
号とを否定論理積する第４ＮＡＮＤゲートと、該第４Ｎ
ＡＮＤゲートの出力信号を反転する第７インバーター
と、該第７インバーターの出力端子に一方側端子が連結
され他方側端子が接地された第３コンデンサーと、前記
第７インバーター及び前記第３コンデンサーを順次通っ
た出力信号と外部から印加されるライトイネーブル信号
とを否定論理積し前記第２制御信号を出力する第５ＮＡ
ＮＤゲートと、を備えて構成されたことを特徴とする。
【００１６】請求項４に記載の発明では、請求項１〜３
のいずれか１つに記載の発明の具体的な構成として、前
記信号発生手段が、前記第１信号制御手段の第２インバ
ーターから出力した第１制御信号と前記第２信号制御手
段の第５ＮＡＮＤゲートから出力した第２制御信号とを
否定論理和する第２ＮＯＲゲートと、該第２ＮＯＲゲー
トからの出力信号を反転し前記カラムスイッチングイネ
ーブル信号を出力する第８インバーターと、を備えて構
成されたことを特徴とする。
のいずれか１つに記載の発明の具体的な構成として、前
記信号発生手段が、前記第１信号制御手段の第２インバ
ーターから出力した第１制御信号と前記第２信号制御手
段の第５ＮＡＮＤゲートから出力した第２制御信号とを
否定論理和する第２ＮＯＲゲートと、該第２ＮＯＲゲー
トからの出力信号を反転し前記カラムスイッチングイネ
ーブル信号を出力する第８インバーターと、を備えて構
成されたことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１は、本実施の形態に係るメモリ
のカラムスイッチングイネーブル信号発生回路の構成を
示す図である。尚、本回路は、上述した従来のメモリ回
路（図４）のカラムスイッチングイネーブル信号発生部
４２に代わるものである。その他のメモリ回路の構成
は、図４の従来の構成と同様であるので説明を省略す
る。
を用いて説明する。図１は、本実施の形態に係るメモリ
のカラムスイッチングイネーブル信号発生回路の構成を
示す図である。尚、本回路は、上述した従来のメモリ回
路（図４）のカラムスイッチングイネーブル信号発生部
４２に代わるものである。その他のメモリ回路の構成
は、図４の従来の構成と同様であるので説明を省略す
る。
【００１８】図１において、本回路は、外部から印加さ
れるカラムスタート信号ＣＳＳ及びリフレッシュモード
検出信号ＲＤＳに基づいてカラムスイッチングイネーブ
ル信号ＣＳＥＳを制御するための第１制御信号ＳＧＣ１
を出力する第１信号制御手段としての第１信号制御部１
００と、外部から印加されるアドレス遷移検出信号ＡＴ
ＤＳを合算したＡＴＤＳ合算信号ＡＴＤＳ’及びリフレ
ッシュモード検出信号ＲＤＳに基づいてカラムスイッチ
ングイネーブル信号を制御するための第２制御信号ＳＧ
Ｃ２を出力する第２信号制御手段としての第２信号制御
部２００と、第１信号制御部１００から出力する第１制
御信号ＳＧＣ１及び第２信号制御部２００から出力する
第２制御信号ＳＧＣ２によりカラムスイッチングイネー
ブル信号ＣＳＥＳを発生して出力する信号発生手段とし
ての信号発生部３００と、を備えて構成される。
れるカラムスタート信号ＣＳＳ及びリフレッシュモード
検出信号ＲＤＳに基づいてカラムスイッチングイネーブ
ル信号ＣＳＥＳを制御するための第１制御信号ＳＧＣ１
を出力する第１信号制御手段としての第１信号制御部１
００と、外部から印加されるアドレス遷移検出信号ＡＴ
ＤＳを合算したＡＴＤＳ合算信号ＡＴＤＳ’及びリフレ
ッシュモード検出信号ＲＤＳに基づいてカラムスイッチ
ングイネーブル信号を制御するための第２制御信号ＳＧ
Ｃ２を出力する第２信号制御手段としての第２信号制御
部２００と、第１信号制御部１００から出力する第１制
御信号ＳＧＣ１及び第２信号制御部２００から出力する
第２制御信号ＳＧＣ２によりカラムスイッチングイネー
ブル信号ＣＳＥＳを発生して出力する信号発生手段とし
ての信号発生部３００と、を備えて構成される。
【００１９】第１信号制御部１００は、外部からそれぞ
れ印加されるカラムスタート信号ＣＳＳと電源電圧ＶＤ
Ｄとを否定論理積する第１ＮＡＮＤゲートとしてのＮＡ
ＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力信
号を反転する第１インバーターとしてのインバーターＩ
１と、該インバーターＩ１の出力信号と外部から印加さ
れるリフレッシュモード検出信号ＲＤＳとを否定論理積
する第２ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ２
と、該ＮＡＮＤゲートＮＤ２の出力信号を反転して第１
制御信号ＳＧＣ１を出力する第２インバーターとしての
インバーターＩ２と、を備える。
れ印加されるカラムスタート信号ＣＳＳと電源電圧ＶＤ
Ｄとを否定論理積する第１ＮＡＮＤゲートとしてのＮＡ
ＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力信
号を反転する第１インバーターとしてのインバーターＩ
１と、該インバーターＩ１の出力信号と外部から印加さ
れるリフレッシュモード検出信号ＲＤＳとを否定論理積
する第２ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ２
と、該ＮＡＮＤゲートＮＤ２の出力信号を反転して第１
制御信号ＳＧＣ１を出力する第２インバーターとしての
インバーターＩ２と、を備える。
【００２０】第２信号制御部２００は、外部からそれぞ
れ印加されるリフレッシュモード検出信号ＲＤＳとＡＴ
ＤＳ合算信号ＡＴＤＳ’とを否定論理和する第１ＮＯＲ
ゲートとしてのＮＯＲゲートＮＲ１と、該ＮＯＲゲート
ＮＲ１から出力する信号を反転して出力する第３インバ
ーターとしてのインバーターＩ３と、該インバーターＩ
３から出力した信号と電源電圧ＶＤＤとを否定倫理積す
る第３ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ３
と、該ＮＡＮＤゲートＮＤ３の出力信号を反転する第４
インバーターとしてのインバーターＩ４と、該インバー
ターＩ４の出力端子に一方側端子が連結され、他方側端
子が接地されて負荷コンデンサーとして機能する第１コ
ンデンサーとしてのコンデンサーＣ１と、インバーター
Ｉ４及びコンデンサーＣ１を順次通ったＮＡＮＤゲート
ＮＤ３からの出力信号を順次反転する第５インバーター
としてのインバーターＩ５及び第６インバーターとして
のインバーターＩ６と、該インバーターＩ６の出力端子
に一方側端子が連結され、他方側端子は接地されて負荷
コンデンサーとして機能する第２コンデンサーとしての
コンデンサ−Ｃ２と、該コンデンサーＣ２を経たインバ
ーターＩ６からの出力信号とインバーターＩ３からの出
力信号とを否定論理積する第４ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＤ４と、該ＮＡＮＤゲートＮＤ４の出
力信号を反転する第７インバーターとしてのインバータ
ーＩ７と、該インバーターＩ７の出力端子に一方側端子
が連結され他方側端子は接地されて負荷コンデンサーと
して機能する第３コンデンサーとしてのコンデンサーＣ
３と、インバーターＩ７及びコンデンサーＣ３を順次通
ったＮＡＮＤゲートＮＤ４からの出力信号とライトイネ
ーブル信号ＷＥＳとを否定論理積し第２制御信号ＳＧＣ
２を出力する第５ＮＡＮＤゲートとしてのＮＡＮＤゲー
トＮＤ５と、を備える。
れ印加されるリフレッシュモード検出信号ＲＤＳとＡＴ
ＤＳ合算信号ＡＴＤＳ’とを否定論理和する第１ＮＯＲ
ゲートとしてのＮＯＲゲートＮＲ１と、該ＮＯＲゲート
ＮＲ１から出力する信号を反転して出力する第３インバ
ーターとしてのインバーターＩ３と、該インバーターＩ
３から出力した信号と電源電圧ＶＤＤとを否定倫理積す
る第３ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ３
と、該ＮＡＮＤゲートＮＤ３の出力信号を反転する第４
インバーターとしてのインバーターＩ４と、該インバー
ターＩ４の出力端子に一方側端子が連結され、他方側端
子が接地されて負荷コンデンサーとして機能する第１コ
ンデンサーとしてのコンデンサーＣ１と、インバーター
Ｉ４及びコンデンサーＣ１を順次通ったＮＡＮＤゲート
ＮＤ３からの出力信号を順次反転する第５インバーター
としてのインバーターＩ５及び第６インバーターとして
のインバーターＩ６と、該インバーターＩ６の出力端子
に一方側端子が連結され、他方側端子は接地されて負荷
コンデンサーとして機能する第２コンデンサーとしての
コンデンサ−Ｃ２と、該コンデンサーＣ２を経たインバ
ーターＩ６からの出力信号とインバーターＩ３からの出
力信号とを否定論理積する第４ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＤ４と、該ＮＡＮＤゲートＮＤ４の出
力信号を反転する第７インバーターとしてのインバータ
ーＩ７と、該インバーターＩ７の出力端子に一方側端子
が連結され他方側端子は接地されて負荷コンデンサーと
して機能する第３コンデンサーとしてのコンデンサーＣ
３と、インバーターＩ７及びコンデンサーＣ３を順次通
ったＮＡＮＤゲートＮＤ４からの出力信号とライトイネ
ーブル信号ＷＥＳとを否定論理積し第２制御信号ＳＧＣ
２を出力する第５ＮＡＮＤゲートとしてのＮＡＮＤゲー
トＮＤ５と、を備える。
【００２１】信号発生部３００は、第１信号制御部１０
０のインバーターＩ２から出力した第１制御信号ＳＧＣ
１と第２信号制御部２００のＮＡＮＤゲートＮＤ５から
出力した第２制御信号ＳＧＣ２とを否定論理和する第２
ＮＯＲゲートとしてのＮＯＲゲートＮＲ２と、該ＮＯＲ
ゲートＮＲ２から出力した信号を反転する第８インバー
ターとしてのインバーターＩ８と、を備える。
０のインバーターＩ２から出力した第１制御信号ＳＧＣ
１と第２信号制御部２００のＮＡＮＤゲートＮＤ５から
出力した第２制御信号ＳＧＣ２とを否定論理和する第２
ＮＯＲゲートとしてのＮＯＲゲートＮＲ２と、該ＮＯＲ
ゲートＮＲ２から出力した信号を反転する第８インバー
ターとしてのインバーターＩ８と、を備える。
【００２２】次に、このように構成された本実施形態の
作用を説明する。本回路においては、カラムディコーデ
ィング部６の駆動信号であるカラムスイッチングイネー
ブル信号ＣＳＥＳを各動作モードに従い、互いに異なる
形態に発生させて使用することで、アドレスに入力され
たノイズによる雑音特性と電流特性を改善する。
作用を説明する。本回路においては、カラムディコーデ
ィング部６の駆動信号であるカラムスイッチングイネー
ブル信号ＣＳＥＳを各動作モードに従い、互いに異なる
形態に発生させて使用することで、アドレスに入力され
たノイズによる雑音特性と電流特性を改善する。
【００２３】まず、データのリード／ライティング動作
が行われる正常モード時においては、図２（Ｂ）に示し
たように、リフレッシュモード検出信号ＲＤＳがハイ状
態に維持され、図２（Ａ）に示したローストローブアド
レス信号ＲＡＳがハイ状態からロー状態に遷移すると
き、カラムスタート信号ＣＳＳは、図２（Ｃ）に示した
ようにロー状態からハイ状態に遷移する。従って、第１
信号制御部１００のＮＡＮＤゲートＮＤ１の一方側入力
端子には電源電圧ＶＤＤが印加され、他方側端子にはハ
イ状態に遷移したカラムスタート信号ＣＳＳが印加され
て否定論理積され、ローレベル信号が出力される。該ロ
ーレベル信号はインバーターＩ１に印加されて反転さ
れ、ハイレベル信号が出力される。次いで、ＮＡＮＤゲ
ートＮＤ２の他方側入力端子に該ハイ状態の信号が印加
され、一方側端子にはハイ状態のリフレッシュモード検
出信号ＲＤＳが印加されて否定論理積され、ローレベル
信号が出力される。該ローレベル信号はインバーターＩ
２に印加されて反転され、図２（Ｄ）に示したハイ状態
の第１制御信号ＳＧＣ１が出力される。
が行われる正常モード時においては、図２（Ｂ）に示し
たように、リフレッシュモード検出信号ＲＤＳがハイ状
態に維持され、図２（Ａ）に示したローストローブアド
レス信号ＲＡＳがハイ状態からロー状態に遷移すると
き、カラムスタート信号ＣＳＳは、図２（Ｃ）に示した
ようにロー状態からハイ状態に遷移する。従って、第１
信号制御部１００のＮＡＮＤゲートＮＤ１の一方側入力
端子には電源電圧ＶＤＤが印加され、他方側端子にはハ
イ状態に遷移したカラムスタート信号ＣＳＳが印加され
て否定論理積され、ローレベル信号が出力される。該ロ
ーレベル信号はインバーターＩ１に印加されて反転さ
れ、ハイレベル信号が出力される。次いで、ＮＡＮＤゲ
ートＮＤ２の他方側入力端子に該ハイ状態の信号が印加
され、一方側端子にはハイ状態のリフレッシュモード検
出信号ＲＤＳが印加されて否定論理積され、ローレベル
信号が出力される。該ローレベル信号はインバーターＩ
２に印加されて反転され、図２（Ｄ）に示したハイ状態
の第１制御信号ＳＧＣ１が出力される。
【００２４】次いで、信号発生部３００のＮＯＲゲート
ＮＲ２の一方側入力端子にインバーターＩ２から出力す
るハイ状態の第１制御信号ＳＧＣ１が印加され、他方側
入力端子に印加される第２信号制御部２００から出力す
る第２制御信号ＳＧＣ２の状態に拘わりなく、ロー状態
の信号が出力される。該ローレベル信号がインバーター
Ｉ８に印加されて反転され、図２（Ｅ）に示したハイ状
態のカラムスイッチングイネーブル信号ＣＳＥＳが出力
される。このように、カラムスイッチングイネーブル信
号ＣＳＥＳは外部から印加されるカラムスタート信号Ｃ
ＳＳに基づいて発生する。
ＮＲ２の一方側入力端子にインバーターＩ２から出力す
るハイ状態の第１制御信号ＳＧＣ１が印加され、他方側
入力端子に印加される第２信号制御部２００から出力す
る第２制御信号ＳＧＣ２の状態に拘わりなく、ロー状態
の信号が出力される。該ローレベル信号がインバーター
Ｉ８に印加されて反転され、図２（Ｅ）に示したハイ状
態のカラムスイッチングイネーブル信号ＣＳＥＳが出力
される。このように、カラムスイッチングイネーブル信
号ＣＳＥＳは外部から印加されるカラムスタート信号Ｃ
ＳＳに基づいて発生する。
【００２５】その後、信号発生部３００から出力したハ
イ状態のカラムスイッチングイネーブル信号ＣＳＥＳに
より、図４に示したカラムディコーディング部６は、プ
リディコーディング部５から出力したプリディコーディ
ング信号ＰＤＳ１〜ＰＤＳ３をディコーディングし、図
２（Ｆ）に示したハイ状態のカラムディコーディング信
号ＣＤＳを出力し、該カラムディコーディング信号ＣＤ
Ｓがカラムスイッチ８に印加されて、カラムスイッチ８
がターンオンされる。従って、メモリセル７に貯蔵され
た図２（Ｇ）に示したようなデータは、入出力バスＩ／
ＯＢＵＳを経てメイン増幅器１０及び出力バッファー１
１を順次通った後、メモリ外部に出力される。
イ状態のカラムスイッチングイネーブル信号ＣＳＥＳに
より、図４に示したカラムディコーディング部６は、プ
リディコーディング部５から出力したプリディコーディ
ング信号ＰＤＳ１〜ＰＤＳ３をディコーディングし、図
２（Ｆ）に示したハイ状態のカラムディコーディング信
号ＣＤＳを出力し、該カラムディコーディング信号ＣＤ
Ｓがカラムスイッチ８に印加されて、カラムスイッチ８
がターンオンされる。従って、メモリセル７に貯蔵され
た図２（Ｇ）に示したようなデータは、入出力バスＩ／
ＯＢＵＳを経てメイン増幅器１０及び出力バッファー１
１を順次通った後、メモリ外部に出力される。
【００２６】このように、正常モード時には、図２
（Ｅ）に示したように、カラムスイッチングイネーブル
信号ＣＳＥＳを静止したハイ状態に発生させ、ノイズ及
び障害信号（Glich)の影響を排除した。即ち、図２
（Ｃ）に示したようなカラムスタート信号ＣＳＳによ
り、図２（Ｄ）に示したような第１制御信号ＳＧＣ１を
発生させ、ＡＴＤＳ合算信号ＡＴＤＳ’により第２制御
信号ＳＧＣ２を発生させた後、上記第１、２の制御信号
により図２（Ｅ）に示したようなカラムスイッチングイ
ネーブル信号ＣＳＥＳを発生することで、非正常なアド
レス信号がメモリ内に入力して誤データが出力される憂
いを防止し得るという効果がある。
（Ｅ）に示したように、カラムスイッチングイネーブル
信号ＣＳＥＳを静止したハイ状態に発生させ、ノイズ及
び障害信号（Glich)の影響を排除した。即ち、図２
（Ｃ）に示したようなカラムスタート信号ＣＳＳによ
り、図２（Ｄ）に示したような第１制御信号ＳＧＣ１を
発生させ、ＡＴＤＳ合算信号ＡＴＤＳ’により第２制御
信号ＳＧＣ２を発生させた後、上記第１、２の制御信号
により図２（Ｅ）に示したようなカラムスイッチングイ
ネーブル信号ＣＳＥＳを発生することで、非正常なアド
レス信号がメモリ内に入力して誤データが出力される憂
いを防止し得るという効果がある。
【００２７】しかし、リフレッシュ動作の際、上記カラ
ムスイッチングイネーブル信号ＣＳＥＳを静止したハイ
状態にすると、データ維持（Retention ）電流が増加す
るため、低電力製品には使用されなくなる。従って、本
回路では、リフレッシュ動作の際、アドレス遷移検出信
号ＡＴＤＳの条件に関係なく第１、２制御信号ＳＧＣ
１，ＳＧＣ２に従いカラムスイッチングイネーブル信号
ＣＳＥＳをパルス形態に発生させ電流特性を改善した。
ムスイッチングイネーブル信号ＣＳＥＳを静止したハイ
状態にすると、データ維持（Retention ）電流が増加す
るため、低電力製品には使用されなくなる。従って、本
回路では、リフレッシュ動作の際、アドレス遷移検出信
号ＡＴＤＳの条件に関係なく第１、２制御信号ＳＧＣ
１，ＳＧＣ２に従いカラムスイッチングイネーブル信号
ＣＳＥＳをパルス形態に発生させ電流特性を改善した。
【００２８】即ち、非正常モードの場合においては、メ
モリセル７に貯蔵されたデータを維持させるためのリフ
レッシュモード時に、図３（Ａ）に示したローアドレス
ストローブ信号ＲＡＳがハイ状態からロー状態に遷移す
ると、図３（Ｃ）に示したリフレッシュモード検出信号
ＲＤＳはハイ状態からロー状態に遷移する。尚、図３
（Ｂ）は、カラムアドレスストローブ信号ＣＡＳの波形
を示すものである。従って、第１信号制御部１００のＮ
ＡＮＤゲートＮＤ２は、一方側入力端子にロー状態に遷
移したリフレッシュモード検出信号ＲＤＳが印加され、
他方側入力端子に印加する信号の状態に拘わりなく、ハ
イレベル信号が出力される。該ハイレベル信号はインバ
ーターＩ２に印加されて反転された後、図３（Ｄ）に示
したロー状態の第１制御信号ＳＧＣ１が出力される。且
つ、第２信号制御部２００のＮＯＲゲートＮＯＲ１は、
一方側入力端子にロー状態に遷移したリフレッシュモー
ド検出信号ＲＤＳが印加され、他方側入力端子に図４の
信号合算部３から出力した図３（Ｅ）に示すロー状態の
ＡＴＤＳ合算信号ＡＴＤＳ’が印加されて否定論理和さ
れ、ハイ状態の信号が出力される。該ハイ状態の信号は
インバーターＩ３に印加され反転されて、ローレベル信
号が出力される。
モリセル７に貯蔵されたデータを維持させるためのリフ
レッシュモード時に、図３（Ａ）に示したローアドレス
ストローブ信号ＲＡＳがハイ状態からロー状態に遷移す
ると、図３（Ｃ）に示したリフレッシュモード検出信号
ＲＤＳはハイ状態からロー状態に遷移する。尚、図３
（Ｂ）は、カラムアドレスストローブ信号ＣＡＳの波形
を示すものである。従って、第１信号制御部１００のＮ
ＡＮＤゲートＮＤ２は、一方側入力端子にロー状態に遷
移したリフレッシュモード検出信号ＲＤＳが印加され、
他方側入力端子に印加する信号の状態に拘わりなく、ハ
イレベル信号が出力される。該ハイレベル信号はインバ
ーターＩ２に印加されて反転された後、図３（Ｄ）に示
したロー状態の第１制御信号ＳＧＣ１が出力される。且
つ、第２信号制御部２００のＮＯＲゲートＮＯＲ１は、
一方側入力端子にロー状態に遷移したリフレッシュモー
ド検出信号ＲＤＳが印加され、他方側入力端子に図４の
信号合算部３から出力した図３（Ｅ）に示すロー状態の
ＡＴＤＳ合算信号ＡＴＤＳ’が印加されて否定論理和さ
れ、ハイ状態の信号が出力される。該ハイ状態の信号は
インバーターＩ３に印加され反転されて、ローレベル信
号が出力される。
【００２９】次いで、ＮＡＮＤゲートＮＤ３の一方側入
力端子に該ローレベル信号が印加され、他方側入力端子
には電源電圧ＶＤＤが印加されて否定論理積され、ハイ
レベル信号が出力される。該ハイレベル信号はインバー
ターＩ４及びコンデンサーＣ１を順次通って反転され、
ローレベル信号となる。次いで、各インバーターＩ５、
Ｉ６を順次通って反転された後ローレベル信号がＮＡＮ
ＤゲートＮＤ４の他方側入力端子に印加され、該ＮＡＮ
ＤゲートＮＤ４の一方側端子に印加されたインバーター
Ｉ３から出力するローレベル信号と否定論理積され、ハ
イレベル信号が出力される。該ハイレベル信号はインバ
ーターＩ７及びコンデンサーＣ３を通った後ローレベル
信号となる。次いで、該ローレベル信号はＮＡＮＤゲー
トＮＤ５の第３入力端子に印加され、該ＮＡＮＤゲート
ＮＤ５の第１入力端子に印加された外部からのライトイ
ネーブル信号ＷＥＳ及び第２入力端子に印加されたイン
バーターＩ３からのローレベル信号と否定論理積され、
ハイ状態の第２制御信号ＳＧＣ２が出力される。次い
で、信号発生部３００のＮＯＲゲートＮＲ２の他方側入
力端子に該ハイ状態の第２制御信号ＳＧＣ２が印加さ
れ、一方側入力端子に第１信号制御部１００のインバー
ターＩ２から出力したロー状態の第１制御信号ＳＧＣ１
が印加されて否定論理和され、ローレベル信号が出力さ
れる。該ローレベル信号はインバーターＩ８に印加され
て図３（Ｆ）に示したようなハイ状態のカラムスイッチ
ングイネーブル信号ＣＳＥＳが出力される。
力端子に該ローレベル信号が印加され、他方側入力端子
には電源電圧ＶＤＤが印加されて否定論理積され、ハイ
レベル信号が出力される。該ハイレベル信号はインバー
ターＩ４及びコンデンサーＣ１を順次通って反転され、
ローレベル信号となる。次いで、各インバーターＩ５、
Ｉ６を順次通って反転された後ローレベル信号がＮＡＮ
ＤゲートＮＤ４の他方側入力端子に印加され、該ＮＡＮ
ＤゲートＮＤ４の一方側端子に印加されたインバーター
Ｉ３から出力するローレベル信号と否定論理積され、ハ
イレベル信号が出力される。該ハイレベル信号はインバ
ーターＩ７及びコンデンサーＣ３を通った後ローレベル
信号となる。次いで、該ローレベル信号はＮＡＮＤゲー
トＮＤ５の第３入力端子に印加され、該ＮＡＮＤゲート
ＮＤ５の第１入力端子に印加された外部からのライトイ
ネーブル信号ＷＥＳ及び第２入力端子に印加されたイン
バーターＩ３からのローレベル信号と否定論理積され、
ハイ状態の第２制御信号ＳＧＣ２が出力される。次い
で、信号発生部３００のＮＯＲゲートＮＲ２の他方側入
力端子に該ハイ状態の第２制御信号ＳＧＣ２が印加さ
れ、一方側入力端子に第１信号制御部１００のインバー
ターＩ２から出力したロー状態の第１制御信号ＳＧＣ１
が印加されて否定論理和され、ローレベル信号が出力さ
れる。該ローレベル信号はインバーターＩ８に印加され
て図３（Ｆ）に示したようなハイ状態のカラムスイッチ
ングイネーブル信号ＣＳＥＳが出力される。
【００３０】このように、ハイ状態のカラムスイッチン
グイネーブル信号ＣＳＥＳは、図４の信号合算部３から
出力したロー状態のＡＴＤＳ合算信号ＡＴＤＳ’に基づ
いて、該ＡＴＤ合算信号ＡＴＤＳ’のパルス幅と略等し
いパルス幅を有するようになる。次いで、図４に示した
カラムディコーディング部６は、前述したように、信号
発生部３００から出力するハイ状態のカラムスイッチン
グイネーブル信号ＣＳＥＳによりプリディコーディング
部５から出力したプリディコーディング信号ＰＤＳ１〜
ＰＤＳ３をディコーディングし、図３（Ｇ）に示したハ
イ状態のカラムディコーディング信号ＣＤＳを出力して
カラムスイッチ８がターンオンされる。そして、メモリ
セル７に貯蔵され図３（Ｈ）に表示されたデータがデー
タ入出力バスＩ／ＯＢＵＳとメイン増幅器１０及び出力
バッファー１１とを順次通って出力される。
グイネーブル信号ＣＳＥＳは、図４の信号合算部３から
出力したロー状態のＡＴＤＳ合算信号ＡＴＤＳ’に基づ
いて、該ＡＴＤ合算信号ＡＴＤＳ’のパルス幅と略等し
いパルス幅を有するようになる。次いで、図４に示した
カラムディコーディング部６は、前述したように、信号
発生部３００から出力するハイ状態のカラムスイッチン
グイネーブル信号ＣＳＥＳによりプリディコーディング
部５から出力したプリディコーディング信号ＰＤＳ１〜
ＰＤＳ３をディコーディングし、図３（Ｇ）に示したハ
イ状態のカラムディコーディング信号ＣＤＳを出力して
カラムスイッチ８がターンオンされる。そして、メモリ
セル７に貯蔵され図３（Ｈ）に表示されたデータがデー
タ入出力バスＩ／ＯＢＵＳとメイン増幅器１０及び出力
バッファー１１とを順次通って出力される。
【００３１】このように、非正常モードのリフレッシュ
モード時には、ＡＴＤＳ合算信号ＡＴＤＳ’のパルス幅
と略等しいパルス幅を有するカラムスイッチングイネー
ブル信号ＣＳＥＳを発生して、データ維持電流の増加を
防止し、データ入出力時の消費電力を減らし得るという
効果がある。
モード時には、ＡＴＤＳ合算信号ＡＴＤＳ’のパルス幅
と略等しいパルス幅を有するカラムスイッチングイネー
ブル信号ＣＳＥＳを発生して、データ維持電流の増加を
防止し、データ入出力時の消費電力を減らし得るという
効果がある。
【００３２】
【発明の効果】以上説明したように、本発明に係るメモ
リのカラムスイッチングイネーブル信号発生回路は、第
１信号制御部と、第２信号制御部と、信号発生部とを備
えているため、正常モード時に非正常なアドレス信号が
メモリ内に入力して誤データが出力される憂いを防止し
得るという効果がある。
リのカラムスイッチングイネーブル信号発生回路は、第
１信号制御部と、第２信号制御部と、信号発生部とを備
えているため、正常モード時に非正常なアドレス信号が
メモリ内に入力して誤データが出力される憂いを防止し
得るという効果がある。
【００３３】且つ、非正常モードのリフレッシュモード
時には、アドレス遷移検出信号を合算した信号のパルス
幅と略等しいパルス幅を有するカラムスイッチングイネ
ーブル信号を発生して、データ入出力時の消費電力を減
らし得るという効果がある。
時には、アドレス遷移検出信号を合算した信号のパルス
幅と略等しいパルス幅を有するカラムスイッチングイネ
ーブル信号を発生して、データ入出力時の消費電力を減
らし得るという効果がある。
【図１】本発明の実施形態に係るメモリのカラムスイッ
チングイネーブル信号発生回路図である。
チングイネーブル信号発生回路図である。
【図２】同上実施形態に係るメモリのカラムスイッチン
グイネーブル信号発生回路の外部入出力信号波形図であ
る。
グイネーブル信号発生回路の外部入出力信号波形図であ
る。
【図３】同上実施形態に係るリフレッシュモード時の信
号発生回路の各部入出力信号波形図である。
号発生回路の各部入出力信号波形図である。
【図４】従来のメモリ回路を示したブロック図である。
【図５】従来のメモリのカラムスイッチ信号発生部及び
関連各部の回路図である。
関連各部の回路図である。
【図６】従来のカラムディコーディング部の回路図であ
る。
る。
【図７】従来のリフレッシュモード時のメモリ回路の各
部入出力信号波形図である。
部入出力信号波形図である。
１００ 第１信号制御部 ２００ 第２信号制御部 ３００ 信号発生部 Ｃ１〜Ｃ３ コンデンサー Ｉ１〜Ｉ８ インバーター ＮＤ１〜ＮＤ５ ＮＡＮＤゲート ＮＲ１，ＮＲ２ ＮＯＲゲート ＣＳＳ カラムスタート信号 ＲＤＳ リフレッシュモード検出信号 ＡＴＤＳ アドレス遷移検出信号 ＡＴＤＳ’ ＡＴＤＳ合算信号 ＷＥＳ ライトイネーブル信号 ＳＧＣ１ 第１制御信号 ＳＧＣ２ 第２制御信号 ＣＳＥＳ カラムスイッチングイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドン ジュン ヤン 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンドゥク−グ、カキュン− ドン、66 (72)発明者 ビョウン ジュ リ 大韓民国、ソウル、セオチョ−ク、バンポ −ドン、20−４
Claims (4)
- 【請求項１】外部から印加されるカラムスタート信号及
びリフレッシュモード検出信号に基づいてカラムスイッ
チングイネーブル信号を制御するための第１制御信号を
出力する第１信号制御手段と、 外部から印加されるアドレス遷移検出信号を合算した信
号及び前記リフレッシュモード検出信号に基づいてカラ
ムスイッチングイネーブル信号を制御するための第２制
御信号を出力する第２信号制御手段と、 前記第１信号制御手段から出力する第１制御信号及び前
記第２信号制御手段から出力する第２制御信号に応じて
前記カラムスイッチングイネーブル信号を発生して出力
する信号発生手段と、 を備えて構成されたことを特徴とするメモリのカラムス
イッチングイネーブル信号発生回路。 - 【請求項２】前記第１信号制御手段は、外部からそれぞ
れ印加される前記カラムスタート信号と電源電圧とを否
定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲ
ートの出力信号を反転する第１インバーターと、該第１
インバーターの出力信号と外部から印加される前記リフ
レッシュモード検出信号とを否定論理積する第２ＮＡＮ
Ｄゲートと、該第２ＮＡＮＤゲートの出力信号を反転し
て前記第１制御信号を出力する第２インバーターと、を
備えて構成されたことを特徴とする請求項１に記載のメ
モリのカラムスイッチングイネーブル信号発生回路。 - 【請求項３】前記第２信号制御手段は、外部からそれぞ
れ印加される前記リフレッシュモード検出信号と前記ア
ドレス遷移検出信号を合算した信号とを否定論理和する
第１ＮＯＲゲートと、該第１ＮＯＲゲートから出力する
信号を反転する第３インバーターと、該第３インバータ
ーから出力する信号と電源電圧とを否定論理積する第３
ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力信号を
反転する第４インバーターと、該第４インバーターの出
力端子に一方側端子が連結され他方側端子が接地された
第１コンデンサーと、前記第４インバーター及び前記第
１コンデンサーを順次通った出力信号を順次反転する第
５インバーター及び第６インバーターと、該第６インバ
ーターの出力端子に一方側端子が連結され他方側端子が
接地された第２コンデンサーと、該第２コンデンサーを
通った前記第６インバーターからの出力信号と前記第３
インバーターからの出力信号とを否定論理積する第４Ｎ
ＡＮＤゲートと、該第４ＮＡＮＤゲートの出力信号を反
転する第７インバーターと、該第７インバーターの出力
端子に一方側端子が連結され他方側端子が接地された第
３コンデンサーと、前記第７インバーター及び前記第３
コンデンサーを順次通った出力信号と外部から印加され
るライトイネーブル信号とを否定論理積し前記第２制御
信号を出力する第５ＮＡＮＤゲートと、を備えて構成さ
れたことを特徴とする請求項１または２に記載のメモリ
のカラムスイッチングイネーブル信号発生回路。 - 【請求項４】前記信号発生手段は、前記第１信号制御手
段の第２インバーターから出力した第１制御信号と前記
第２信号制御手段の第５ＮＡＮＤゲートから出力した第
２制御信号とを否定論理和する第２ＮＯＲゲートと、該
第２ＮＯＲゲートからの出力信号を反転し前記カラムス
イッチングイネーブル信号を出力する第８インバーター
と、を備えて構成されたことを特徴とする請求項１〜３
のいずれか１つに記載のメモリのカラムスイッチングイ
ネーブル信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR53432/1995 | 1995-12-21 | ||
| KR1019950053432A KR0167299B1 (ko) | 1995-12-21 | 1995-12-21 | 메모리의 컬럼스위치 인에이블신호 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219093A true JPH09219093A (ja) | 1997-08-19 |
| JP2840733B2 JP2840733B2 (ja) | 1998-12-24 |
Family
ID=19442367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336723A Expired - Fee Related JP2840733B2 (ja) | 1995-12-21 | 1996-12-17 | メモリのカラムスイッチングイネーブル信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5761136A (ja) |
| JP (1) | JP2840733B2 (ja) |
| KR (1) | KR0167299B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0842397B1 (de) * | 1995-07-31 | 2002-06-19 | Siemens Aktiengesellschaft | Schaltverfahren zum erzeugen eines schaltsignals bei erreichen einer schaltbedingung und zugehörige schaltung |
| KR100271653B1 (ko) * | 1998-04-29 | 2000-12-01 | 김영환 | 입력버퍼회로 |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5946255A (en) * | 1998-07-31 | 1999-08-31 | Cypress Semiconductor Corp. | Wordline synchronized reference voltage generator |
| JP3778417B2 (ja) * | 2000-02-29 | 2006-05-24 | 富士通株式会社 | 半導体記憶装置 |
| JP3967559B2 (ja) * | 2001-04-06 | 2007-08-29 | 富士通株式会社 | 制御回路及び半導体記憶装置 |
| DE10244516B4 (de) * | 2002-09-25 | 2006-11-16 | Infineon Technologies Ag | Integrierte Schaltung mit einer Eingangsschaltung |
| TWI305653B (en) | 2006-09-29 | 2009-01-21 | Nanya Technology Corp | Apparatus and related method for controlling switch module in memory by detecting operation voltage of memory |
| KR102030044B1 (ko) | 2018-03-23 | 2019-10-08 | 주식회사 에이씨티 | 고주파 온열 치료장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180590A (ja) * | 1986-02-04 | 1987-08-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06119775A (ja) * | 1992-10-07 | 1994-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH07220481A (ja) * | 1994-01-28 | 1995-08-18 | Sharp Corp | 不揮発性半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787037B2 (ja) * | 1984-03-02 | 1995-09-20 | 沖電気工業株式会社 | 半導体メモリ回路のデータ書込方法 |
| US4858197A (en) * | 1987-05-26 | 1989-08-15 | Kabushiki Kaisha Toshiba | Output buffer control circuit of memory device |
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| US5457659A (en) * | 1994-07-19 | 1995-10-10 | Micron Technology, Inc. | Programmable dynamic random access memory (DRAM) |
| US5559752A (en) * | 1995-08-14 | 1996-09-24 | Alliance Semiconductor Corporation | Timing control circuit for synchronous static random access memory |
-
1995
- 1995-12-21 KR KR1019950053432A patent/KR0167299B1/ko not_active IP Right Cessation
-
1996
- 1996-12-17 JP JP8336723A patent/JP2840733B2/ja not_active Expired - Fee Related
- 1996-12-19 US US08/769,990 patent/US5761136A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180590A (ja) * | 1986-02-04 | 1987-08-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06119775A (ja) * | 1992-10-07 | 1994-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH07220481A (ja) * | 1994-01-28 | 1995-08-18 | Sharp Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5761136A (en) | 1998-06-02 |
| KR970051213A (ko) | 1997-07-29 |
| KR0167299B1 (ko) | 1999-02-01 |
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