JPS62180590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62180590A JPS62180590A JP61024306A JP2430686A JPS62180590A JP S62180590 A JPS62180590 A JP S62180590A JP 61024306 A JP61024306 A JP 61024306A JP 2430686 A JP2430686 A JP 2430686A JP S62180590 A JPS62180590 A JP S62180590A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000003068 static effect Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、低消費電力化が可能なスタチックコラムモ
ードを備えた半導体記憶装置に関するものである。
ードを備えた半導体記憶装置に関するものである。
近年、コラムアドレス系をスタチック回路で構成し、コ
ラムアドレスの変化に追随してコラムアドレスデコーダ
を動作し、データの入出力を行うモード（以下スタチッ
クコラムモードと称する）を備えたダイナミックＭＯＳ
ＲＡＭが用いられて゛いる。この動作を第３図〜第６図
に従って説明する。
ラムアドレスの変化に追随してコラムアドレスデコーダ
を動作し、データの入出力を行うモード（以下スタチッ
クコラムモードと称する）を備えたダイナミックＭＯＳ
ＲＡＭが用いられて゛いる。この動作を第３図〜第６図
に従って説明する。
第３図はスタチックコラムモードを備えたダイナミック
ＲＡＭの従来例を示す構成図である。第３図において、
ＲＡＳはロウアドレスラッチ信号、ＣＡＳはコラムアド
レスラッチ信号、ＷＥはリード／ライトコントロール信
号、Ｄｉｎはデータ入力、Ｄ ｏｕｔはデータ出力、Ａ
ｄｄはアドレス入力を示す。またσ１はコラムアドレス
系イネーブル信号を示し、これはコラムアドレスラッチ
信号Ｒπ百が立ち下がった後、センス終ｒ前後に“Ｌ”
レベルとなる。以ド簡単のため、それぞれ単にＲＡＳ
、 ＣＡＳ 、ＷＥ 、 Ｄｉｎ、 Ｄｏｕｔ、ＣＥと
示す。
ＲＡＭの従来例を示す構成図である。第３図において、
ＲＡＳはロウアドレスラッチ信号、ＣＡＳはコラムアド
レスラッチ信号、ＷＥはリード／ライトコントロール信
号、Ｄｉｎはデータ入力、Ｄ ｏｕｔはデータ出力、Ａ
ｄｄはアドレス入力を示す。またσ１はコラムアドレス
系イネーブル信号を示し、これはコラムアドレスラッチ
信号Ｒπ百が立ち下がった後、センス終ｒ前後に“Ｌ”
レベルとなる。以ド簡単のため、それぞれ単にＲＡＳ
、 ＣＡＳ 、ＷＥ 、 Ｄｉｎ、 Ｄｏｕｔ、ＣＥと
示す。
また１０はメモリセルアレイ、１１はセンスアンプおよ
びＩ１０ゲート、１２はコラムデコーダ、１３はコラム
アドレスバッファ、１４はロウデコーダ、１５はロウア
ドレスバッファ、１６はアドレスカウンタ、１７はリフ
レッシュ（ＲＥＦ）クロック回路、１８はＲＡＳクロッ
ク回路、１９はＣＡＳクロック回路、２０はＲ／Ｗクロ
ック回路、２１はＤｉｎバッファ、２２はＤ ｏｕｔバ
、７ア、３０ＡはＧＥ発生回路である。第４図にり〜ド
（読み出し）サイクルにおける各信号の動作タイミング
を示す。
びＩ１０ゲート、１２はコラムデコーダ、１３はコラム
アドレスバッファ、１４はロウデコーダ、１５はロウア
ドレスバッファ、１６はアドレスカウンタ、１７はリフ
レッシュ（ＲＥＦ）クロック回路、１８はＲＡＳクロッ
ク回路、１９はＣＡＳクロック回路、２０はＲ／Ｗクロ
ック回路、２１はＤｉｎバッファ、２２はＤ ｏｕｔバ
、７ア、３０ＡはＧＥ発生回路である。第４図にり〜ド
（読み出し）サイクルにおける各信号の動作タイミング
を示す。
次に第３図の動作を第４図の動作タイミング図を参照し
て説明する。
て説明する。
ＲＡＳの立ち下がり時にロウアドレス（ＲＡ）がラッチ
された後、ワード線が立ち上がり、センス動作を行う。
された後、ワード線が立ち上がり、センス動作を行う。
Ｓはセンス動作に伴って発生する信号で、センス動作が
開始すると“Ｌ”レベルに下がる。これに従ってＣＥが
“Ｌ″レベルなり、これ以後ＣＡＳのレベルのいかんに
よらず、コラムアドレス系（コラムデコーダ１２および
コラムアドレスバッファ１３等）は外部アドレス入力に
追随して動作する。ざらにＣＡＳが立ち下がって°゛Ｌ
゛Ｌ゛レベルとデータ出力系が動作し、Ｄ ｏｕｔにデ
ータ出力が現われる。なお、ＲＥＦはリフレッシュ信号
を示す。
開始すると“Ｌ”レベルに下がる。これに従ってＣＥが
“Ｌ″レベルなり、これ以後ＣＡＳのレベルのいかんに
よらず、コラムアドレス系（コラムデコーダ１２および
コラムアドレスバッファ１３等）は外部アドレス入力に
追随して動作する。ざらにＣＡＳが立ち下がって°゛Ｌ
゛Ｌ゛レベルとデータ出力系が動作し、Ｄ ｏｕｔにデ
ータ出力が現われる。なお、ＲＥＦはリフレッシュ信号
を示す。
第５図はσ下を発生するσ１発生回路２３を示す図であ
る。
る。
第５図において、１はインバータ、２は反転入力端を備
えたアンドゲートである。
えたアンドゲートである。
次に、ＣＡＳビフォア、ＲＡＳリフレッシュモード時の
動作を第６図に示す。第６図において、ＲＥＦはＣＡＳ
がＲＡＳより先に立ち下がる場合のＲＡＳ立ち下がり時
にＨＩＩすなわちリフレッシュモードとなる内部信号で
ある。そして“Ｈ”となったＲＥＦにより外部入力では
なく、内部に備えたリフレッシュカウンタ出力のロウア
ドレス（ＲＡ）がラッチされ、このロウアドレス（ＲＡ
）に対応するワード線が立ち上がり、対応するビットの
情報がセンス（リフレッシュ）される。
動作を第６図に示す。第６図において、ＲＥＦはＣＡＳ
がＲＡＳより先に立ち下がる場合のＲＡＳ立ち下がり時
にＨＩＩすなわちリフレッシュモードとなる内部信号で
ある。そして“Ｈ”となったＲＥＦにより外部入力では
なく、内部に備えたリフレッシュカウンタ出力のロウア
ドレス（ＲＡ）がラッチされ、このロウアドレス（ＲＡ
）に対応するワード線が立ち上がり、対応するビットの
情報がセンス（リフレッシュ）される。
この場合、コラムアドレス系は一切動作する必要がない
が、センス動作に伴ってＣＥが立ち下がることにより、
これ以後、コラムアドレス系は動作可能となり、ＣＥ立
ち下がり直後、およびそれ以後外部アドレスが変化する
度毎にコラムアドレス系が動作する。
が、センス動作に伴ってＣＥが立ち下がることにより、
これ以後、コラムアドレス系は動作可能となり、ＣＥ立
ち下がり直後、およびそれ以後外部アドレスが変化する
度毎にコラムアドレス系が動作する。
上記のような従来のスタチックコラムモードを備えた半
導体記憶装置では、ＣＡＳビフォア。
導体記憶装置では、ＣＡＳビフォア。
ＲＡＳリフレッシュ時にＣＥ立ち下がり直後およびそれ
以後に外部アドレスが変化すると、コラムアドレス系が
不必要な動作を行い消費電力が増大するという問題点が
あった。
以後に外部アドレスが変化すると、コラムアドレス系が
不必要な動作を行い消費電力が増大するという問題点が
あった。
この発明は、かかる問題点を解決するためになされたも
ので、ＣＡＳビフォア、ＲＡＳリフレッシュ時にコラム
アドレス系の不必要な動作を行わず、低消費電力の半導
体記憶装置を得ることを目的とする。
ので、ＣＡＳビフォア、ＲＡＳリフレッシュ時にコラム
アドレス系の不必要な動作を行わず、低消費電力の半導
体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、リフレッシュモード
時にコラムアドレス系の動作を禁止するＣＥを出力する
ようにＣＥ発生回路を構成したものである。
時にコラムアドレス系の動作を禁止するＣＥを出力する
ようにＣＥ発生回路を構成したものである。
この発明においては、リフレッシュモード時にＣＥが立
ち下がらず、コラムアドレス系の動作が禁止される。
ち下がらず、コラムアドレス系の動作が禁止される。
第１図はこの発明の半導体記憶装置におけるＣＥ発生回
路３０の一実施例を示す図である。第１図において、第
５図と同一符号は同一部分を示し、３はナントゲートで
ある。
路３０の一実施例を示す図である。第１図において、第
５図と同一符号は同一部分を示し、３はナントゲートで
ある。
このＣＥ発生回路３０において、第５図に示したＣＥ発
生回路３０Ａと異なっているのは、ＲＥＦによりＣＥが
“Ｈ”レベルのまま（すなわち、コラムアドレス系の動
作が禁止されている）状態になることである。したがっ
て、このＣＥ発生回路３０を有するこの発明の半導体記
憶装置では、第２図に示すようにＣＡＳビフォア、ＲＡ
Ｓリフレッシュモード時にＧＥが“°Ｈ”レベルを保ち
、コラムアドレス・インタロックがかかったままとなり
、このサイクル中においてコラムアドレス系が外部アド
レス信号に追随して動作することがない。
生回路３０Ａと異なっているのは、ＲＥＦによりＣＥが
“Ｈ”レベルのまま（すなわち、コラムアドレス系の動
作が禁止されている）状態になることである。したがっ
て、このＣＥ発生回路３０を有するこの発明の半導体記
憶装置では、第２図に示すようにＣＡＳビフォア、ＲＡ
Ｓリフレッシュモード時にＧＥが“°Ｈ”レベルを保ち
、コラムアドレス・インタロックがかかったままとなり
、このサイクル中においてコラムアドレス系が外部アド
レス信号に追随して動作することがない。
なお、上記実施例では、ＣＡＳビフォア、ＲＡＳリフレ
ッシュモードを例にとって示したが、これは外部からの
ＲＥＦ入力等によるリフレッシュモードの場合について
も同様に行うことができる。
ッシュモードを例にとって示したが、これは外部からの
ＲＥＦ入力等によるリフレッシュモードの場合について
も同様に行うことができる。
また上記実施例では、スタチックコラムモードを例にと
って示したが、これはページモード、ニブルモード等で
、スタチック動作を含む場合についても同様に行うこと
ができる。
って示したが、これはページモード、ニブルモード等で
、スタチック動作を含む場合についても同様に行うこと
ができる。
この発明は以上説明したとおり、リフレッシュモード時
に、コラムアドレス系の動作を禁止するようにＣＥ発生
回路を構成したので、コラムアドレス系が不必要に動作
することなく、半導体記憶装置の消費電力を低下するこ
とができるという効果がある。
に、コラムアドレス系の動作を禁止するようにＣＥ発生
回路を構成したので、コラムアドレス系が不必要に動作
することなく、半導体記憶装置の消費電力を低下するこ
とができるという効果がある。
第１図はこの発明の半導体記憶装置におけるＣＥ発生回
路の一実施例を示す図、第２図はこの発明の半導体記憶
装置における動作タイミング図、第３図は従来のスタチ
ックコラムモードを備えたダイナミックＲＡＭの構成図
、第４図は従来のダイナミックＲＡＭにおける動作タイ
ミング図、第５図は従来のＣ１発生回路を示す図、第６
図は同じ〈従来のダイナミー、ｐりＲＡＭにおける動作
タイミング図である。 図において、１はインバータ、２はアンドゲート、３は
ナントゲート、３０はＧＥ発生回路である。 なお、各図中の同一・符号は同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第１図 第２図 α″″′８″ コラム 〒゛コーダ 第３図 第４図 ＲＥＦ ”ビ□第５図 第６図 ＥＦ 手続補正書（自発） ：′″−゛
路の一実施例を示す図、第２図はこの発明の半導体記憶
装置における動作タイミング図、第３図は従来のスタチ
ックコラムモードを備えたダイナミックＲＡＭの構成図
、第４図は従来のダイナミックＲＡＭにおける動作タイ
ミング図、第５図は従来のＣ１発生回路を示す図、第６
図は同じ〈従来のダイナミー、ｐりＲＡＭにおける動作
タイミング図である。 図において、１はインバータ、２はアンドゲート、３は
ナントゲート、３０はＧＥ発生回路である。 なお、各図中の同一・符号は同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第１図 第２図 α″″′８″ コラム 〒゛コーダ 第３図 第４図 ＲＥＦ ”ビ□第５図 第６図 ＥＦ 手続補正書（自発） ：′″−゛
Claims (1)
- 外部アドレス信号の変化に追随してコラムアドレス系イ
ネーブル信号発生回路より発生されるコラムアドレス系
イネーブル信号によって制御されるコラムアドレス系を
有し、スタチックコラムモードを備えたダイナミックＲ
ＡＭにおいて、リフレッシュモード時に前記コラムアド
レス系の動作を禁止する前記コラムアドレス系イネーブ
ル信号を出力するように前記コラムアドレス系イネーブ
ル信号発生回路を構成したことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024306A JP2567839B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024306A JP2567839B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62180590A true JPS62180590A (ja) | 1987-08-07 |
| JP2567839B2 JP2567839B2 (ja) | 1996-12-25 |
Family
ID=12134488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61024306A Expired - Lifetime JP2567839B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567839B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219093A (ja) * | 1995-12-21 | 1997-08-19 | Lg Semicon Co Ltd | メモリのカラムスイッチングイネーブル信号発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167898A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | メモリ回路 |
-
1986
- 1986-02-04 JP JP61024306A patent/JP2567839B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167898A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | メモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219093A (ja) * | 1995-12-21 | 1997-08-19 | Lg Semicon Co Ltd | メモリのカラムスイッチングイネーブル信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567839B2 (ja) | 1996-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |