JPH07220481A

JPH07220481A - 不揮発性半導体記憶装置

Info

Publication number: JPH07220481A
Application number: JP879594A
Authority: JP
Inventors: Katsumi Fukumoto; 克巳福本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-01-28
Filing date: 1994-01-28
Publication date: 1995-08-18
Anticipated expiration: 2015-10-16
Also published as: JP3098155B2

Abstract

(57)【要約】【構成】不揮発性記憶のデータを呼び出す必要がある
場合にリコール要求信号ＲＣバーを出力すると共に、リ
コール動作が完了するとこのリコール要求信号ＲＣバー
を解除するリコール要求ラッチ回路１４と、リフレッシ
ュ信号ＲＦＳＨバーがアクティブとなり、かつ、リコー
ル要求信号ＲＣバーが出力されている場合にセルフリコ
ール動作を行うと共に、リコール要求信号ＲＣバーが出
力されていない場合にはセルフリフレッシュ動作を行う
回路が設けられた。【効果】リフレッシュ信号ＲＦＳＨバーをアクティブ
にするだけで、リコール要求信号ＲＣバーがアクティブ
な場合にセルフリコール動作により不揮発性記憶された
データを揮発性記憶に呼び出し、その後セルフリフレッ
シュ動作に移行することができるので、この揮発性記憶
のデータへのアクセス制御が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、揮発性と不揮発性の記
憶機能を有する不揮発性半導体記憶装置に関し、この不
揮発性半導体記憶装置におけるリコール動作やリフレッ
シュ動作の制御を容易にするものである。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置（ＮＶＤ
ＲＡＭ[Non-Volatile Dynamic RandomAccess Memory]）
としては、強誘電体を用いたメモリセルを揮発性と不揮
発性の記憶素子として共用するものと、揮発性のＤＲＡ
Ｍ[Dynamic Random Access Memory]と不揮発性のＥＥＰ
ＲＯＭ[Electrically Erasable Programmable Read-Onl
y Memory]とを組み合わせたものの２種類がある。

【０００３】ＤＲＡＭとＥＥＰＲＯＭを組み合わせた不
揮発性半導体記憶装置の場合には、通常のアクセスはＤ
ＲＡＭ（揮発性）に対して行い、電源ＯＦＦの直前（又
は任意のとき）にこのＤＲＡＭ上のデータをＥＥＰＲＯ
Ｍ（不揮発性）に待避させるようになっている。従っ
て、通常時にはＤＲＡＭに対して高速アクセスが可能と
なり、しかも、不揮発性の記憶保持が必要なときにはこ
のデータを短時間にＥＥＰＲＯＭに記憶させることがで
きる。また、このようにしてＥＥＰＲＯＭに記憶された
データは、電源ＯＮ時に（又は任意のときに）リコール
動作によって再びＤＲＡＭに呼び出すことができる。こ
の不揮発性半導体記憶装置については、"A256k-bit Non
-Volatile PSRAM with Page Recall and Chip Store",
1991年度Sym. VLSI circuit Dig. Tech. papers, May,
第91-92項、および"Development of 256Kbit Non-Volat
ile DRAM (NV-DRAM) Operating as a Pseudo-SRAM",Sha
rpTechnical Journal,No.49,pp.45-49,June,1991に詳し
い説明があるので、以降では強誘電体を用いた不揮発性
半導体記憶装置の構造と動作について詳細に説明する。

【０００４】強誘電体を用いた不揮発性半導体記憶装置
については、下記の文献に記載がある。

【０００５】（１）."An Experimental 512-bit Non-No
nvlatile Memory with FerroelectricStorage Cell" IE
EE Journal of Solid State Circuits, vol.23, pp.117
1-1175, October,1988. （２）."A Ferroelectric DRAM Cell for High-Density
NVRAM's", IEEE Electron Device Lett.,vol.11, pp.4
54-456, October,1990. この強誘電体を用いた不揮発性半導体記憶装置は、Ｙ１
（近年開発された強誘電体セラミックスの通称であり成
分は未公開），ＰＺＴ（ＰｂＺｒＴｉＯ₃[leadzirconat
e titanate]），ＰＬＺＴ（ＰｂＬａＺｒＴｉＯ₃）又は
ＰｂＴｉＯ₃等のペロブスカイト型（perovskite type）
の結晶構造を持った強誘電体薄膜を介在させた容量素子
をメモリセルに使用している。このような容量素子に交
流電圧を印加すると、強誘電体の分極状態が図７に示す
ようなヒステリシス特性を示す。即ち、最初分極してい
ないＡ点の状態の強誘電体に正の電界を加えると分極状
態はＢ点に移動する。しかし、この電界を取り去っても
分極状態はＣ点までしか戻らず正の残留分極を生じる。
そして、負の抗電界を加えたときにようやくこの残留分
極がなくなり、さらに負の電界を大きくすると分極状態
が反転してＤ点に移動するが、この負の電界を取り去る
と分極状態がＥ点までしか戻らず負の残留分極を生じ
る。従って、このように強誘電体を分極反転させて正又
は負の残留分極を生じさせることにより、データを不揮
発性記憶させることができる。また、この容量素子は、
正負いずれか一方の電界を加えるか取り去るかの操作だ
けを行うと強誘電体の分極状態がＢ点とＣ点又はＤ点と
Ｅ点の間だけで移動するので、分極反転が起こらず通常
のＤＲＡＭと同様にデータを揮発性記憶させることもで
きる。ただし、この揮発性記憶したデータの保持には、
ＤＲＡＭと同様にリフレッシュ動作が必要となる。

【０００６】このような強誘電体を用いた不揮発性半導
体記憶装置は、ＤＲＡＭとＥＥＰＲＯＭを組み合わせた
ものに比べメモリセルを構成する素子数を少なくするこ
とができるので、セル面積を小さくして高集積化が可能
になるという利点がある。もっとも、ＤＲＡＭとＥＥＰ
ＲＯＭを組み合わせたものの場合には、逆にこれらＤＲ
ＡＭとＥＥＰＲＯＭに別個のデータを記憶させることが
できるという利点がある。

【０００７】上記強誘電体を用いた２トランジスタ／セ
ル方式による不揮発性半導体記憶装置の構成を図８に基
づいて具体的に説明する。この不揮発性半導体記憶装置
は、多数のワード線ＷＬとこれに対応するプレート線Ｐ
Ｔを有し、それぞれワード線デコーダ３１とプレート線
デコーダ３２とに接続されている。また、多数のビット
線対ｂｉｔ，ｂｉｔバーを有し、１対ごとにセンスアン
プ３３に接続されている。ただし、図８では、このビッ
ト線対ｂｉｔ，ｂｉｔバーとセンスアンプ３３を１組の
み示している。

【０００８】上記ワード線ＷＬとこれに対応するプレー
ト線ＰＴがビット線対ｂｉｔ，ｂｉｔバーに交差する交
差部には、それぞれメモリセル３４が配置されている。
ただし、図８では１個のメモリセル３４のみを示してい
る。このメモリセル３４は、２個の容量素子Ｃ1，Ｃ2と
２個の選択トランジスタＱ1，Ｑ2によって構成されてい
る。容量素子Ｃ1，Ｃ2は、一方の端子がそれぞれ選択ト
ランジスタＱ1，Ｑ2を介してビット線対ｂｉｔ，ｂｉｔ
バーに接続されると共に、他方の端子がプレート線ＰＴ
に接続されている。また、選択トランジスタＱ1，Ｑ2の
ゲートは、ワード線ＷＬに接続されている。

【０００９】上記構成の不揮発性半導体記憶装置は、ア
ドレスバッファ３５に入力されたアドレスに基づいてワ
ード線デコーダ３１とプレート線デコーダ３２が１本の
ワード線ＷＬとプレート線ＰＴを選択し、制御信号入力
バッファ３６に入力された制御信号に基づくモードでメ
モリセル３４へのアクセスが行われる。即ち、揮発性記
憶されたデータのアクセスを行うＤＲＡＭモードでは、
ＤＲＡＭモードタイミング制御回路３７により制御さ
れ、不揮発性記憶されたデータの読み出し（及び再書き
込み）を行うリコールモードでは、リコールモードタイ
ミング制御回路３８に制御され、データを不揮発性記憶
するための書き込みを行うストアモードでは、ストアモ
ードタイミング制御回路３９に制御されてアクセス動作
が行われる。また、アクセスされるデータは、データＩ
／Ｏインターフェイス４０を介して外部とやりとりされ
る。

【００１０】上記ストアモードタイミング制御回路３９
でのストアモードによるデータの書き込み動作を図９及
び図１０に基づいて詳細に説明する。例えばデータ
“０”の書き込みを行う場合には、図９に示すように、
ビット線ｂｉｔに０Ｖ，ビット線ｂｉｔバーに５Ｖ（電
源電圧ＶCC）の電圧を印加すると共にワード線ＷＬをア
クティブにした状態で、プレート線ＰＴに０Ｖ→５Ｖ→
０Ｖと変化する電圧パルスを印加する。すると、一方の
容量素子Ｃ1の強誘電体は、分極状態を図７のＣ点又は
Ｅ点からＢ点→Ｃ点というように変化させ、他方の容量
素子Ｃ2の強誘電体は、分極状態をＤ点→Ｅ点→Ｄ点と
いうように変化させる。従って、この後電圧を取り去っ
てもこれらの容量素子Ｃ1，Ｃ2の強誘電体には、それぞ
れＣ点とＥ点の残留分極が生じ、これによって“０”の
データが不揮発性記憶される。

【００１１】また、“１”のデータの書き込みを行う場
合には、図１０に示すように、ビット線対ｂｉｔ，ｂｉ
ｔバーに上記とは逆の５Ｖと０Ｖの電圧を印加する。そ
して、以降同様の手順でワード線ＷＬをアクティブにし
プレート線ＰＴに０Ｖ→５Ｖ→０Ｖと変化する電圧パル
スを印加すると、容量素子Ｃ1，Ｃ2の強誘電体にそれぞ
れ上記とは逆のＥ点とＣ点の残留分極が生じ、これによ
って“１”のデータが不揮発性記憶される。

【００１２】次に、上記リコールモードタイミング制御
回路３８でのリコールモードによるデータの読み出し動
作を図１１に基づいて詳細に説明する。この場合には、
ビット線対ｂｉｔ，ｂｉｔバーを０Ｖの電位にプリチャ
ージした後に開放状態にする。そして、ワード線ＷＬを
アクティブにし、プレート線ＰＴの電圧を０Ｖ→５Ｖに
変化させると、例えば“０”のデータが記憶されている
ときには、一方の容量素子Ｃ1の強誘電体の分極状態が
図７のＣ点→Ｂ点に変化し、他方の容量素子Ｃ2の強誘
電体の分極状態がＥ点→Ｂ点に変化する。すると、他方
の容量素子Ｃ2の強誘電体の場合には分極状態が反転さ
れるので、これに接続されるビット線ｂｉｔバーの電位
がビット線ｂｉｔの電位に比べ数百ｍＶ程度高くなる。
従って、これらビット線対ｂｉｔ，ｂｉｔバーの電位差
をセンスアンプ３３によってセンスすれば、不揮発性記
憶されたデータを読み出すことができる。ただし、この
場合、容量素子Ｃ1，Ｃ2の強誘電体の分極状態は共にＢ
点に移動し不揮発性記憶していたデータが失われるので
破壊読み出しとなる。そこで、この後に上記ストアモー
ドの場合と同様の手順でプレート線ＰＴの電圧を０Ｖ→
５Ｖ→０Ｖと変化させることにより一旦読み出したデー
タを再度不揮発性記憶させる再書き込みを行う。

【００１３】なお、このリコールモードでビット線対ｂ
ｉｔ，ｂｉｔバーに生じる電位差は、残留分極に比例し
ビット線容量に反比例するので、残留分極が大きくビッ
ト線容量が小さいほど大きな電位差が得られセンスアン
プ３３による検出が容易になることが分かる。

【００１４】上記ＤＲＡＭモードタイミング制御回路３
７でのＤＲＡＭモードによるアクセスは、プレート線Ｐ
Ｔに０Ｖ（又は５Ｖ［電源電圧ＶCC］）を印加した状態
で通常のＤＲＡＭと同様の手順によって行われる。する
と、容量素子Ｃ1，Ｃ2における強誘電体の分極状態が図
７のＤ点とＥ点との間（又はＢ点とＣ点との間）だけで
分極反転を伴うことなく移動し、通常のＤＲＡＭと同様
に容量素子Ｃ1，Ｃ2の電極に蓄積された電荷により揮発
性のデータの読み出しと書き込み及びリフレッシュ動作
を行うことができる。

【００１５】上記説明では、強誘電体膜厚のバラツキの
影響を受け難い２トランジスタ／セル方式による強誘電
体を用いた不揮発性半導体記憶装置を示したが、特願平
４−３２４５０６号に述べられているようなセル面積が
小さい１トランジスタ／セル方式のメモリセルアレイ構
成の不揮発性半導体記憶装置においてもほぼ同様であ
る。

【００１６】

【発明が解決しようとする課題】ところで、上記従来の
両方式の不揮発性半導体記憶装置は、不揮発性記憶のス
トアモードとリコールモードのみで動作させることも可
能である。しかしながら、ＤＲＡＭとＥＥＰＲＯＭを組
み合わせた不揮発性半導体記憶装置の場合には、ＥＥＰ
ＲＯＭの書き換え回数が約１０万回に制限される。ま
た、強誘電体を用いた不揮発性半導体記憶装置の場合に
も、メモリセル３４の容量素子Ｃ1，Ｃ2に用いられる強
誘電体が分極反転の可能な回数に限度があり、リコール
／ストア動作が１０の８乗回〜１０の１２乗回程度まで
に制限される。そして、このような制限のもとでは、約
１０ＭHzのサイクル周期で連続アクセスを行うと、数日
で不揮発性半導体記憶装置の寿命が尽きることになる。

【００１７】そこで、このような不揮発性半導体記憶装
置は、通常動作時にはＤＲＡＭモードによってＤＲＡＭ
に対するアクセスや強誘電体の分極反転を伴わないアク
セスを行い、例えば電源ＯＦＦの直前にストア動作を行
うと共に電源ＯＮ時にリコール動作を行うというように
不揮発性記憶が必要なときにのみＥＥＰＲＯＭへのアク
セスや強誘電体の分極反転を伴うアクセスを行うことに
より、ＥＥＰＲＯＭの書き換え回数や強誘電体の分極反
転回数をできるだけ少なくするようにしていた。

【００１８】ところが、従来の不揮発性半導体記憶装置
は、複数の外部入力信号の組み合わせによって上記リコ
ール動作やリフレッシュ動作を行っている。即ち、従来
は、例えば不揮発性記憶イネーブル信号ＮＥバー，チッ
プイネーブル信号ＣＥバー及びアウトプットイネーブル
信号ＯＥバーをアクティブ（Ｌレベル）とし、ライトイ
ネーブルＷＥバー及びリフレッシュ信号ＲＦＳＨバーを
非アクティブ（Ｈレベル）とすることによりリコール動
作を行わせると共に、チップイネーブル信号ＣＥバーの
みをアクティブにし外部からアドレスを供給することに
より揮発性記憶のリフレッシュ動作を行わせる。ただ
し、リフレッシュ信号ＲＦＳＨバーのみをアクティブ
（Ｌレベル）とすることにより、擬似ＳＲＡＭ[Static
RAM]と同様に内部カウンタによるセルフリフレッシュを
行えば、外部入力信号を頻繁に変化させなくても揮発性
記憶を自動的にリフレッシュすることができる。しかし
ながら、このようなセルフリフレッシュを行う場合に
も、その前に一旦リコール動作によって不揮発性記憶さ
れたデータを呼び出し揮発性記憶させる操作が必要とな
る。

【００１９】このため、従来の不揮発性半導体記憶装置
は、ＤＲＡＭモードによるアクセスに移行する前に一旦
リコール動作を行う必要があり、このために外部入力信
号の組み合わせを制御しなければならないので、擬似Ｓ
ＲＡＭ等の他のメモリデバイスに比べて制御が面倒にな
るという問題があった。

【００２０】なお、この問題は、上記不揮発性半導体記
憶装置を単体のメモリデバイスとして構成した場合や１
チップマイクロコンピュータのメモリモジュールとして
構成した場合等のいずれにも共通するものである。

【００２１】本発明は、上記従来の問題を解決するもの
で、揮発性記憶のセルフリフレッシュを指示するだけで
必要な場合に自動的にリコール動作が行われるようにし
て制御を容易にする不揮発性半導体記憶装置を提供する
ことを目的とする。

【００２２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、記憶内容の維持にリフレッシュ動作を必要
とする揮発性の記憶機能と記憶内容の書き換えが可能な
不揮発性の記憶機能とを有するメモリセルを備えた不揮
発性半導体記憶装置において、リフレッシュ信号を入力
するリフレッシュ信号入力手段と、リコール要求信号を
発生するリコール要求信号発生手段と、各メモリセルの
アドレスをクロック信号に基づいて順次自動生成するア
ドレス生成手段と、リフレッシュ信号入力手段にリフレ
ッシュ信号が入力され、かつ、リコール要求信号発生手
段がリコール要求信号を発生している場合に、該アドレ
ス生成手段が生成したアドレスに基づいて不揮発性記憶
された各メモリセルの記憶内容を順次同じメモリセルに
揮発性記憶させるリコール動作を行うリコール手段と、
該リコール手段が各メモリセルに対して所定回数のリコ
ール動作を実行すると、リコール要求信号発生手段によ
るリコール要求信号の発生を解除するリコール動作制御
手段と、リフレッシュ信号入力手段にリフレッシュ信号
が入力され、かつ、リコール要求信号発生手段がリコー
ル要求信号を発生していない場合に、アドレス生成手段
が生成したアドレスに基づいて各メモリセルに揮発性記
憶された記憶内容を順次再書き込みすることによりリフ
レッシュ動作を行うリフレッシュ手段とを備えたもので
あり、そのことにより上記目的が達成される。

【００２３】また、好ましくは、本発明の不揮発性半導
体記憶装置におけるメモリセルが強誘電体を介在させた
容量素子によって構成されるものであり、そのことによ
り上記目的が達成される。

【００２４】さらに、本発明の不揮発性半導体記憶装置
は、記憶内容の維持にリフレッシュ動作を必要とする揮
発性のメモリセルと記憶内容の書き換えが可能な不揮発
性のメモリセルとを備えた不揮発性半導体記憶装置にお
いて、リフレッシュ信号を入力するリフレッシュ信号入
力手段と、リコール要求信号を発生するリコール要求信
号発生手段と、各メモリセルのアドレスをクロック信号
に基づいて順次自動生成するアドレス生成手段と、リフ
レッシュ信号入力手段にリフレッシュ信号が入力され、
かつ、リコール要求信号発生手段がリコール要求信号を
発生している場合に、該アドレス生成手段が生成したア
ドレスに基づいて不揮発性のメモリセルの各記憶内容を
揮発性のメモリセルに順次呼び出すリコール動作を行う
リコール手段と、該リコール手段が各メモリセルに対し
て所定回数のリコール動作を実行すると、リコール要求
信号発生手段によるリコール要求信号の発生を解除する
リコール動作制御手段と、リフレッシュ信号入力手段に
リフレッシュ信号が入力され、かつ、リコール要求信号
発生手段がリコール要求信号を発生していない場合に、
アドレス生成手段が生成したアドレスに基づいて揮発性
のメモリセルの各記憶内容を順次再書き込みすることに
よりリフレッシュ動作を行うリフレッシュ手段とを備え
たものであり、そのことにより上記目的が達成される。

【００２５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置は、記憶内容の維持にリフレッシュ動作を
必要とする揮発性のメモリセルがＤＲＡＭによって構成
されると共に、記憶内容の書き換えが可能な不揮発性の
メモリセルがＥＥＰＲＯＭによって構成されるものであ
り、そのことにより上記目的が達成される。

【００２６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置は、ＣＡＳバー信号がアクティブとなった
後にＲＡＳバー信号がアクティブとなってから、このＣ
ＡＳバー信号が非アクティブに戻った後にＲＡＳバー信
号が非アクティブとなるまでの期間についてリフレッシ
ュ信号を生成するリフレッシュ信号発生手段が設けられ
たものであり、そのことにより上記目的が達成される。

【００２７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置は、アドレスを自動生成するために周期の
異なる２種類のクロック信号を供給するクロック信号供
給手段と、リコール手段がリコール動作を行う場合に該
クロック信号供給手段から周期の短い方のクロック信号
を供給させ、リフレッシュ手段がリフレッシュ動作を行
う場合に該クロック信号供給手段から周期の長い方のク
ロック信号を供給させるクロック信号切替手段とが設け
られたものであり、そのことにより上記目的が達成され
る。

【００２８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるリフレッシュ手段が、アドレス生
成手段が生成したアドレスに基づいて各メモリセルに揮
発性記憶された記憶内容を順次再書き込みすることによ
りリフレッシュ動作を行うと共に、各メモリセルのリフ
レッシュの際に当該揮発性記憶された記憶内容を同じメ
モリセルに不揮発性記憶させるストア動作を行うもので
あり、そのことにより上記目的が達成される。

【００２９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるリフレッシュ手段が、アドレス生
成手段が生成したアドレスに基づいて揮発性の各メモリ
セルに記憶された記憶内容を順次再書き込みすることに
よりリフレッシュ動作を行うと共に、各メモリセルのリ
フレッシュの際に当該揮発性のメモリセルに記憶された
記憶内容を不揮発性のメモリセルに記憶させるストア動
作を行うものであり、そのことにより上記目的が達成さ
れる。

【００３０】

【作用】上記構成により、リフレッシュ信号入力手段
は、ＬＳＩ[Large Scale Integrated circuit]の外部端
子、チップ上のパッド又は同じチップ上の他の回路から
リフレッシュ信号を入力する。そして、本発明は、この
リフレッシュ信号を制御するだけで不揮発性半導体記憶
装置のリコール動作やリフレッシュ動作を制御しようと
するものである。

【００３１】リコール要求信号発生手段は、例えば電源
ＯＮ時やストア動作の完了後等のように揮発性の記憶内
容がリフレッシュ動作によって維持されていないときに
リコール要求信号を発生する。そして、後に説明するリ
コール動作制御手段によってリコール動作の完了後にこ
のリコール要求信号の発生を解除される。アドレス生成
手段は、外部から入力されたクロック信号又は内部で生
成したクロック信号に基づいて各メモリセルのアドレス
を順次自動生成する。そして、リコール手段とリフレッ
シュ手段は、このアドレスに基づいて各メモリセルのリ
コール動作とリフレッシュ動作を行う。

【００３２】電源ＯＮ時やストア動作の完了時等には、
リコール要求信号が発生されるので、この後最初にリフ
レッシュ信号が入力されると、リコール手段がリコール
動作を行い不揮発性の記憶内容を呼びだし揮発性記憶さ
せる。そして、このリコール動作が完了すると、前記の
ようにリコール動作制御手段がリコール要求信号の発生
を解除するので、以降はリフレッシュ手段がリフレッシ
ュ動作を行い揮発性の記憶内容を維持する。また、不揮
発性半導体記憶装置へのアクセス等のためにリフレッシ
ュ信号の入力が一旦停止された後に再開されると、この
場合はリコール要求信号が停止されたままなので引き続
いてリフレッシュ手段によるリフレッシュ動作が続行さ
れる。

【００３３】従って、この不揮発性半導体記憶装置にア
クセスを行うデバイスや回路等は、リフレッシュ信号を
制御するだけで、不揮発性の記憶内容がまだ揮発性とし
て呼び出されていない場合には自動的にリコール動作を
実行した上で、揮発性の記憶内容のリフレッシュ動作を
行うことができるので、制御が複雑な不揮発性半導体記
憶装置を例えば擬似ＳＲＡＭを取り扱うような要領で容
易に使用することができる。

【００３４】請求項１の発明は、不揮発性半導体記憶装
置のメモリセルが揮発性の記憶機能と不揮発性の記憶機
能とを共有する場合を示すものであり、請求項２の発明
は、このメモリセルが強誘電体を介在させた容量素子に
よって構成される場合を示す。

【００３５】請求項３の発明は、不揮発性半導体記憶装
置が揮発性のメモリセルと不揮発性のメモリセルとを別
個に有する場合を示すものであり、請求項４の発明は、
これらのメモリセルがＤＲＡＭとＥＥＰＲＯＭによって
構成される場合を示す。

【００３６】本発明の不揮発性半導体記憶装置は、リフ
レッシュ信号を制御することによって擬似ＳＲＡＭと同
様に取り扱うことを可能にするが、請求項５に示すよう
にこのリフレッシュ信号を生成するためのリフレッシュ
信号発生手段を設けると、ＣＡＳ[Column Address Stro
be]ビフォアＲＡＳ[Raw Address Strobe]リフレッシュ
方式のＤＲＡＭと同様に取り扱うことができるようにな
る。

【００３７】リコール手段によるリコール動作はできる
だけ迅速に行うべきである。また、リフレッシュ手段に
よるリフレッシュ動作は、周期が長いほど消費電力が少
なくなるので、規定のリフレッシュ周期以内のできるだ
け長い周期でリフレッシュ動作を行うべきである。そこ
で、請求項６の発明では、クロック信号供給手段からの
クロック信号をクロック信号切替手段が切り替えて、リ
コール手段がリコール動作を行う場合には周期の短い方
のクロック信号をアドレス生成手段に供給すると共に、
リフレッシュ手段がリフレッシュ動作を行う場合には周
期の長い方のクロック信号をアドレス生成手段に供給す
るようにして、アドレスの生成速度を変えることにより
上記要請を実現している。

【００３８】請求項７と請求項８の発明は、上記リフレ
ッシュ手段が揮発性の記憶内容のリフレッシュ動作を行
うと共に、ストア動作により不揮発性の記憶内容のリフ
レッシュも行う場合を示す。

【００３９】なお、上記リコール手段によるリコール動
作が不揮発性の記憶内容を破壊読み出しするものである
場合には、必要に応じてこの読み出した記憶内容を再び
不揮発性としてストアさせる。

【００４０】

【実施例】以下、本発明の実施例について説明する。

【００４１】図１乃至図５は本発明の一実施例を示すも
のであって、図１は不揮発性半導体記憶装置の制御部の
構成を示すブロック図、図２はアドレスカウンタの具体
的構成を示すブロック図、図３はアドレス選択回路の具
体的構成を示す部分回路ブロック図、図４は第２制御信
号発生回路の具体的構成を示す回路ブロック図、図５は
不揮発性半導体記憶装置の動作を示すタイムチャートで
ある。

【００４２】本実施例は、強誘電体を用いた不揮発性半
導体記憶装置について説明する。なお、この不揮発性半
導体記憶装置は、単体のメモリデバイスとして構成した
場合や１チップマイクロコンピュータのメモリモジュー
ルとして構成した場合等のいずれであってもよい。

【００４３】この不揮発性半導体記憶装置の図１に示す
メモリ部１は、メモリセルアレイとセンスアンプとデー
タＩ／Ｏインターフェイス等からなる。メモリセルアレ
イは、例えば上記図８に示す２トランジスタ／セル方式
のメモリセル３４を多数備えたものとする。ただし、こ
のメモリセルアレイは、上記１トランジスタ／セル方式
等によるものであってもよい。また、メモリ部１がＤＲ
ＡＭとＥＥＰＲＯＭを組み合わせた不揮発性半導体記憶
装置等であっても、同様に本発明を実施することは可能
である。

【００４４】外部から入力される外部アドレスＡEX0〜
ＡEXnは、外部アドレス遷移検出回路２及びアドレス選
択回路３を介してドライバ／デコーダ回路４に送られる
ようになっている。また、この不揮発性半導体記憶装置
は、アドレスカウンタ５を有している。アドレスカウン
タ５は、図２に示すように、ｎ個のＤ型フリップフロッ
プ５ａからなり、外部から入力されるクロック信号を初
段のＤ型フリップフロップ５ａのクロック入力ＣＫに送
り込むと共に、各段のＤ型フリップフロップ５ａの出力
Ｑを順に次段のクロック入力ＣＫに送り込むようにした
ものである。また、外部から入力されるリセット信号
は、各段のＤ型フリップフロップ５ａのリセット入力Ｒ
ＥＳＥＴバー（Ｌアクティブ）に送られるようになって
いる。なお、図示していないが、各段のＤ型フリップフ
ロップ５ａの反転出力Ｑバーは、同じＤ型フリップフロ
ップ５ａのデータ入力Ｄに接続されている。従って、こ
のアドレスカウンタ５は、外部からクロック信号を入力
すると各段のＤ型フリップフロップ５ａによってこのク
ロック信号を順に２分周するので、このクロック信号と
各Ｄ型フリップフロップ５ａの出力Ｑとで順次２進数値
がインクリメントされる内部アドレスＡ0〜Ａnを生成す
ることができる。このアドレスカウンタ５には、図１に
示すように、電源ＯＮ時に一時的にＨレベルとなる初期
化信号ＰＯＮがインバータ回路９を介してリセット信号
（Ｌアクティブ）として入力されるようになっていて、
これにより内部アドレスＡ0〜Ａnが初期値（全てのビッ
トがＬレベル）にリセットされる。このアドレスカウン
タ５から出力される内部アドレスＡ0〜Ａnは、内部アド
レス遷移検出回路６を介して上記アドレス選択回路３に
入力されるようになっている。

【００４５】外部アドレス遷移検出回路２は、外部アド
レス活性化信号φEXAがアクティブな場合に、外部アド
レスＡEX0〜ＡEXnをアドレス選択回路３に送ると共に、
この外部アドレスＡEX0〜ＡEXnが変化したことを検出し
ワード線制御回路７とプレート線制御回路８にその旨を
示すアドレス遷移信号を送る回路である。また、内部ア
ドレス遷移検出回路６は、内部アドレス活性化信号φIN
Aがアクティブな場合に、内部アドレスＡ0〜Ａnをアド
レス選択回路３に送ると共に、この内部アドレスＡ0〜
Ａnが変化したことを検出しワード線制御回路７とプレ
ート線制御回路８にその旨を示すアドレス遷移信号を送
る回路である。ワード線制御回路７は、外部アドレス遷
移検出回路２又は内部アドレス遷移検出回路６からアド
レス遷移信号を受け取ると、ドライバ／デコーダ回路４
を制御してメモリ部１のワード線ＷＬを駆動させる回路
であり、プレート線制御回路８は、このアドレス遷移信
号を受け取ると、ドライバ／デコーダ回路４を制御して
メモリ部１のプレート線ＰＴを駆動させる回路である。

【００４６】上記アドレス選択回路３におけるアドレス
の１ビット分の入出力回路の具体的構成を図３に示す。
１ビットの外部アドレスＡEXiは、外部アドレス選択回
路３ａを介してバッファ回路３ｂに入力され、１ビット
の内部アドレスＡiは、内部アドレス選択回路３ｃを介
して同じバッファ回路３ｂに入力される。外部アドレス
選択回路３ａは、外部アドレス活性化信号φEXAがアク
ティブ（Ｈレベル）な場合に、ＰチャンネルとＮチャン
ネルのＦＥＴがＯＮとなり、外部アドレスＡEXiをバッ
ファ回路３ｂに送る。また、内部アドレス選択回路３ｃ
は、内部アドレス活性化信号φINAがアクティブな場合
に、ＰチャンネルとＮチャンネルのＦＥＴがＯＮとな
り、内部アドレスＡiをバッファ回路３ｂに送る。従っ
て、アドレス選択回路３は、外部アドレス活性化信号φ
EXA又は内部アドレス活性化信号φINAのいずれがアクテ
ィブな場合に、外部アドレスＡEX0〜ＡEXnと内部アドレ
スＡ0〜Ａnのいずれか一方を選択アドレスとしてドライ
バ／デコーダ回路４に送ることになる。

【００４７】図１に示すドライバ／デコーダ回路４は、
アドレス選択回路３から送られて来た選択アドレスをデ
コードし、メモリ部１における対応するワード線ＷＬと
プレート線ＰＴを選択してワード線制御回路７とプレー
ト線制御回路８の制御に従い駆動する回路である。

【００４８】ここで、上記内部アドレス活性化信号φIN
Aは、外部からのリフレッシュ信号ＲＦＳＨバーを入力
する第１制御信号発生回路１０によって生成される信号
である。第１制御信号発生回路１０は、このリフレッシ
ュ信号ＲＦＳＨバーがアクティブ（Ｌレベル）となった
場合に内部アドレス活性化信号φINAをアクティブとす
る。また、この制御信号発生回路１０は、リフレッシュ
信号ＲＦＳＨバーを反転させた内部リフレッシュ信号Ｒ
ＥＦも生成する。なお、リフレッシュ信号ＲＦＳＨバー
は、不揮発性半導体記憶装置が単体のメモリデバイスと
して構成される場合には外部端子から入力し、１チップ
マイクロコンピュータ等のメモリモジュールとして構成
する場合には、チップ上のパッドから入力することがで
きる。また、外部アドレス活性化信号φEXAは、外部か
らのアクセスがあった場合にアクティブとなる信号であ
り、外部から入力されるチップイネーブル信号ＣＥバー
等に基づいて図示しない制御回路によって生成される。

【００４９】上記構成により、外部アドレス活性化信号
φEXAがアクティブとなる場合には、外部アドレスＡEX0
〜ＡEXnが外部アドレス遷移検出回路２及びアドレス選
択回路３を介してドライバ／デコーダ回路４に送られ、
この外部アドレスＡEX0〜ＡEXnに対応するメモリ部１内
のメモリセルがアクセスされる。そして、この際、外部
アドレス遷移検出回路２が発したアドレス遷移信号に基
づいて、ワード線制御回路７とプレート線制御回路８が
図示しない制御信号に応じたモードでメモリ部１のワー
ド線ＷＬとプレート線ＰＴを駆動する。また、内部アド
レス活性化信号φINAがアクティブとなる場合には、内
部アドレスＡ0〜Ａnが内部アドレス遷移検出回路６及び
アドレス選択回路３を介してドライバ／デコーダ回路４
に送られ、この内部アドレスＡ0〜Ａnに対応するメモリ
部１内のメモリセルがアクセスされる。そして、この
際、内部アドレス遷移検出回路６が発したアドレス遷移
信号に基づいて、ワード線制御回路７とプレート線制御
回路８が図示しない制御信号に応じたモードでメモリ部
１のワード線ＷＬとプレート線ＰＴを駆動する。従っ
て、外部からの通常のアクセスの場合には、外部アドレ
ス活性化信号φEXAがアクティブとなり、外部から送ら
れて来た外部アドレスＡEX0〜ＡEXnに基づいてメモリ部
１のメモリセルに対し各種モードでのアクセスが行われ
る。また、リフレッシュ信号ＲＦＳＨバーがアクティブ
となった場合には、内部アドレス活性化信号φINAがア
クティブとなり、アドレスカウンタ５が順次生成する内
部アドレスＡ0〜Ａnに基づいてメモリ部１のメモリセル
に対して各種モードでのアクセスが行われる。

【００５０】上記アドレスカウンタ５が生成する内部ア
ドレスＡ0〜Ａnのうちの最上位ビットの内部アドレスＡ
nは、リコールカウンタ１１に入力されるようになって
いる。リコールカウンタ１１は、内部アドレスＡnの立
ち下がりをカウントし、所定回数のカウントが終了する
と出力をＬレベルからＨレベルに変化させるカウンタで
ある。従って、このリコールカウンタ１１は、内部アド
レスＡ0〜Ａnが一巡して全てのアドレスが１回ずつ出力
されるたびに１回カウントが行われ、この内部アドレス
Ａ0〜Ａnが所定回数巡回すると出力をＨレベルに変化さ
せる。なお、この所定回数は１回だけでもよい。

【００５１】上記リコールカウンタ１１の出力は、イン
バータ回路１２を介してラッチ回路１３とリコール要求
ラッチ回路１４のリセット端子（Ｌアクティブ）に送ら
れる。ラッチ回路１３とリコール要求ラッチ回路１４
は、実際にはＲＳフリップフロップ回路によって構成さ
れ、セット端子（Ｈアクティブ）がＨレベルになるとセ
ットされてＨレベルを出力し、リセット端子がＬレベル
になるとリセットされてＬレベルを出力する。従って、
このリコールカウンタ１１の出力がＨレベルになると、
ラッチ回路１３とリコール要求ラッチ回路１４の出力が
Ｌレベルにリセットされる。また、リコール要求ラッチ
回路１４は、図示しない制御回路がストア動作の完了時
に生成するストア完了信号と上記初期化信号ＰＯＮとを
ＯＲ回路１５を介してセット端子に入力するようになっ
ている。従って、これらストア完了信号と初期化信号Ｐ
ＯＮのいずれかがＨレベルになると、リコール要求ラッ
チ回路１４がセットされて出力がＨレベルとなる。

【００５２】上記リコール要求ラッチ回路１４の出力
は、出力バッファ１６に送られる。出力バッファ１６
は、インバータ回路によって構成され、リコール要求ラ
ッチ回路１４の出力がＨレベルの場合にＬレベルのリコ
ール要求信号ＲＣバーを出力すると共に、リコール要求
ラッチ回路１４の出力がＬレベルの場合にＨレベルのリ
フレッシュ要求信号ＲＦを出力するようになっている。
これらリコール要求信号ＲＣバーとリフレッシュ要求信
号ＲＦは、実際には同じ信号であって、Ｌレベルの場合
にリコール要求信号ＲＣバーとなり、Ｈレベルの場合に
リフレッシュ要求信号ＲＦとなる。このリコール要求信
号ＲＣバー／リフレッシュ要求信号ＲＦは、不揮発性半
導体記憶装置の外部にも出力されるので、外部装置など
は、本発明の不揮発性半導体記憶装置がどの状態にある
かを容易に知ることができるようになる。なお、この出
力バッファ１６の出力をオープンドレイン構成としてお
けば、外部装置等がアクセスしない限り電流をほとんど
消費しないようにできる。

【００５３】上記出力バッファ１６は、リコール要求ラ
ッチ回路１４が出力する実質的なリコール要求信号を外
部に出力するためのバッファ回路にすぎない。また、ラ
ッチ回路１３は、リコール要求ラッチ回路１４と連動し
てこの実質的なリコール要求信号をラッチするものなの
で、リコール要求ラッチ回路１４と一体化して省略する
ことも可能である。

【００５４】リコール要求ラッチ回路１４の出力は、上
記ラッチ回路１３のセット端子にも送られるようになっ
ている。従って、リコール要求ラッチ回路１４の出力が
Ｈレベルになると、ラッチ回路１３の出力がＨレベルに
セットされる。このラッチ回路１３の出力は、ＡＮＤ回
路１７を介して上記プレート線制御回路８に送られる。
このＡＮＤ回路１７の他方の入力には電源電圧ＶCCが入
力されている。従って、リコール要求ラッチ回路１４の
出力は、そのまま上記プレート線制御回路８に送られる
ことになる。プレート線制御回路８は、ラッチ回路１３
の出力がＨレベルになるとイネーブル状態となり、ここ
ではプレート線ＰＴの電圧を０Ｖ→５Ｖと変化させて不
揮発性記憶のデータを読み出すリコール動作を行わせ
る。なお、不揮発性記憶のリコール動作は破壊読み出し
となるので、ここではセンスアンプ動作後に再度プレー
ト線ＰＴの電圧を０Ｖ→５Ｖ→０Ｖと変化させて不揮発
性記憶の再書き込みを行うようになっている。また、ラ
ッチ回路１３の出力がＬレベルになるとイネーブル状態
が解除され、プレート線ＰＴを例えば０Ｖに固定して揮
発性記憶へのアクセスとする。従って、電源ＯＮ時やス
トア動作の完了時に初期化信号ＰＯＮやストア完了信号
が一時Ｈレベルになると、リコール要求ラッチ回路１４
とラッチ回路１３がセットされ、プレート線制御回路８
がメモリ部１のメモリセルに対してリコール動作を行う
ことができるようになり、リコールカウンタ１１がカウ
ントを終了しこれらリコール要求ラッチ回路１４とラッ
チ回路１３がリセットされると、このプレート線制御回
路８がメモリ部１のメモリセルに対して揮発性記憶のア
クセスを行うことができるようになる。

【００５５】上記出力バッファ１６が出力するリコール
要求信号ＲＣバー／リフレッシュ要求信号ＲＦは、直接
及びインバータ回路１８と遅延回路１９とを介してＯＲ
回路２０に送られ、さらに、このＯＲ回路２０の出力
は、上記リコールカウンタ１１のリセット端子（Ｌアク
ティブ）に送られる。従って、このリコールカウンタ１
１は、出力バッファ１６の出力がリフレッシュ要求信号
ＲＦ（Ｈレベル）からリコール要求信号ＲＣバー（Ｌレ
ベル）に変化すると、遅延回路１９の遅延時間が経過す
るまでの間に内部カウント数がリセットされて出力がＬ
レベルに戻される。

【００５６】また、上記出力バッファ１６が出力するリ
コール要求信号ＲＣバー／リフレッシュ要求信号ＲＦ
は、第２制御信号発生回路２１にも送られる。第２制御
信号発生回路２１には、上記リフレッシュ信号ＲＦＳＨ
バーと初期化信号ＰＯＮも入力される。この第２制御信
号発生回路２１は、図４に示すように、フリップフロッ
プ回路２１ａとゲート回路２１ｂとによってＤ型フリッ
プフロップ（ラッチ回路）を構成したものである。即
ち、フリップフロップ回路２１ａは、２個のインバータ
回路からなり、電源ＯＮ時に初期化信号ＰＯＮが一時Ｈ
レベルになるとＮチャンネルＦＥＴ２１ｃがＯＮとなっ
て出力がＨレベルに初期化される。ゲート回路２１ｂ
は、リフレッシュ信号ＲＦＳＨバーがアクティブ（Ｌレ
ベル）な場合にＰチャンネルとＮチャンネルのＦＥＴが
ＯＮとなり、リコール要求信号ＲＣバー／リフレッシュ
要求信号ＲＦをフリップフロップ回路２１ａに入力する
ようになっている。従って、リフレッシュ信号ＲＦＳＨ
バーがアクティブになると、フリップフロップ回路２１
ａは、リコール要求信号ＲＣバー／リフレッシュ要求信
号ＲＦを反転した信号を出力し、リフレッシュ信号ＲＦ
ＳＨバーが非アクティブに戻ると、直前のリコール要求
信号ＲＣバー／リフレッシュ要求信号ＲＦを反転した信
号の出力を以降も維持する。そして、このフリップフロ
ップ回路２１ａの出力は、第２制御信号発生回路２１か
らそのままセルフリコール信号ＳＲとして出力されると
共に、インバータ回路２１ｄで反転されてセルフストア
信号ＳＳとして出力される。従って、セルフリコール信
号ＳＲは、電源ＯＮ時にＨレベルに初期化され、リフレ
ッシュ信号ＲＦＳＨバーがアクティブ（Ｌレベル）であ
りリフレッシュ要求信号ＲＦ（Ｈレベル）が出力された
場合にのみＬレベルに切り替わる。また、セルフリコー
ル信号ＳＲは、このセルフストア信号ＳＳを反転した信
号となる。

【００５７】上記第１制御信号発生回路１０が出力する
内部リフレッシュ信号ＲＥＦは、タイマ回路２３に送ら
れる。タイマ回路２３は、内部リフレッシュ信号ＲＥＦ
がＨレベルの場合にのみ発振を行い、周期の長い第１ク
ロック信号Ｔ1（例えば１６μ秒周期）と周期の短い第
２クロック信号Ｔ2（例えば５００ｎ秒周期）とを出力
する。

【００５８】タイマ回路２３が発生するクロック信号Ｔ
1，Ｔ2は、選択回路２４を介して上記アドレスカウンタ
５に送られる。選択回路２４は、クロック信号Ｔ1，Ｔ2
のいずれかを選択してアドレスカウンタ５に供給するマ
ルチプレクサであり、上記ラッチ回路１３の出力が制御
入力に接続されている。そして、このラッチ回路１３の
出力がＬレベルの場合には周期の長いクロック信号Ｔ1
を送り出し、Ｈレベルになると周期の短いクロック信号
Ｔ2を送り出すようになっている。

【００５９】上記構成の不揮発性半導体記憶装置の制御
部の具体的な動作を図５のタイムチャートに基づいて説
明する。

【００６０】上記図１で説明したように、電源ＯＮ時に
は、初期化信号ＰＯＮが一時Ｈレベルとなるので、アド
レスカウンタ５の生成する内部アドレスＡ0〜Ａnが初期
値にリセットされると共に、リコール要求ラッチ回路１
４がセットされて出力バッファ１６を介しＬレベルのリ
コール要求信号ＲＣバーを出力し、ラッチ回路１３もセ
ットされる。また、このリコール要求信号ＲＣバーが出
力されると、遅延回路１９の遅延時間が経過するまでの
間にリコールカウンタ１１もリセットされる。電源ＯＮ
の直後にはリフレッシュ信号ＲＦＳＨバーが非アクティ
ブであるため、制御信号発生回路１０が生成する内部リ
フレッシュ信号ＲＥＦも非アクティブ（Ｌレベル）とな
り、タイマ回路２３はクロック信号Ｔ1，Ｔ2を発生しな
い。なお、第２制御信号発生回路２１が出力するセルフ
リコール信号ＳＲは初期化によりＨレベルとなる。

【００６１】ここで、図５に示す時刻ｔ0にリフレッシ
ュ信号ＲＦＳＨバーがアクティブ（Ｌレベル）になった
とすると、内部リフレッシュ信号ＲＥＦがアクティブ
（Ｈレベル）になると共に、内部アドレス活性化信号φ
INAもアクティブ（Ｈレベル）となる。

【００６２】上記のように内部リフレッシュ信号ＲＥＦ
がアクティブ（Ｈレベル）になると、タイマ回路２３が
周期の長いクロック信号Ｔ1と周期の短いクロック信号
Ｔ2の発生を開始する。なお、図５では、クロック信号
Ｔ2の周期が不明確であるが、実際には上記例の場合
（１６μ秒周期と５００ｎ秒周期）にクロック信号Ｔ1
の３２分の１の周期となる。ここではラッチ回路１３が
Ｈレベルを出力するので、選択回路２４は周期の短い方
のクロック信号Ｔ2をアドレスカウンタ５に供給する。
従って、このアドレスカウンタ５が生成する内部アドレ
スＡ0〜Ａnのうちの最下位ビットの内部アドレスＡ0
は、クロック信号Ｔ2と同じ周期で変化する。そして、
この内部アドレスＡ0〜Ａnは、内部アドレス遷移検出回
路６及びアドレス選択回路３を介してドライバ／デコー
ダ回路４に送られる。また、この際クロック信号Ｔ2の
変化に伴うこの内部アドレスＡ0〜Ａnのアドレス遷移が
内部アドレス遷移検出回路６で検出されてワード線制御
回路７及びプレート線制御回路８が駆動され、しかもプ
レート線制御回路８はラッチ回路１３のＨレベルの出力
によりイネーブル状態となるので、このクロック信号Ｔ
2の周期でメモリ部１の各メモリセルについて順次リコ
ール動作が行われる。なお、以降ではこのリコール動作
をセルフリコール動作と称する。

【００６３】内部アドレスＡ0〜Ａnのうちの最上位ビッ
トの内部アドレスＡnは、最下位ビットの内部アドレス
Ａ0をｎ回２分周したものであり、クロック信号Ｔ2の周
期よりも極めて長い周期で変化する。なお、ここでは、
タイムスケールを等しく図示する都合上内部アドレスＡ
nの周期を現実のものよりも短く示している。この内部
アドレスＡnは、パルスが立ち下がるごとに内部アドレ
スＡ0〜Ａnが一巡するので、これによって全てのメモリ
セルについての一連のセルフリコール動作が行われるこ
とになる。そして、リコールカウンタ１１は、この内部
アドレスＡnの立ち下がりごとにカウントを行うことに
より、この一連のセルフリコール動作の回数をカウント
する。

【００６４】上記のようにして時刻ｔ2にリコールカウ
ンタ１１が所定回数のカウントを終了すると、ラッチ回
路１３とリコール要求ラッチ回路１４がリセットされ、
リコール要求信号ＲＣバーはＨレベルのリフレッシュ要
求信号ＲＦに変化する。すると、選択回路２４がクロッ
ク信号Ｔ2に代えて周期の長いクロック信号Ｔ1をアドレ
スカウンタ５に供給するようになり、最下位ビットの内
部アドレスＡ0も、このクロック信号Ｔ1と同じ周期で変
化し始める。また、プレート線制御回路８もイネーブル
状態が解除されるので、セルフリコール動作を停止して
揮発性記憶のリフレッシュ動作に移行する。ここでのリ
フレッシュ動作は、擬似ＳＲＡＭにおけるオートリフレ
ッシュやセルフリフレッシュと同様のものであるため、
以降ではセルフリフレッシュ動作と称する。なお、第２
制御信号発生回路２１が出力するセルフリコール信号Ｓ
ＲはＬレベルに変化し、セルフストア信号ＳＳがＨレベ
ルとなる。

【００６５】セルフリフレッシュ動作が開始された後の
時刻ｔ3にリフレッシュ信号ＲＦＳＨバーを非アクティ
ブに戻すと、内部リフレッシュ信号ＲＥＦも非アクティ
ブとなってタイマ回路２３が発振を停止しセルフリフレ
ッシュ動作が中止される。また、内部アドレス活性化信
号φINAが非アクティブとなるので、チップイネーブル
信号ＣＥバーやアウトプットイネーブル信号ＯＥバー又
はライトイネーブルＷＥバー等をアクティブとすること
により外部アドレス活性化信号φEXAをアクティブにす
ると、外部アドレス遷移検出回路２が動作する。そし
て、アドレス選択回路３もこの外部アドレス遷移検出回
路２が出力するアドレスを選択してドライバ／デコーダ
回路４に送るようになる。従って、この間に外部から揮
発性記憶されたデータに対してアクセスを行うことがで
きる。また、時刻ｔ2にセルフリコール動作が完了して
揮発性記憶へのアクセスが可能になったことを外部から
知るには、出力バッファ１６の出力がリコール要求信号
ＲＣバーからリフレッシュ要求信号ＲＦに変化したこと
を検出すればよい。

【００６６】外部からのアクセスを終えて時刻ｔ4にリ
フレッシュ信号ＲＦＳＨバーを再びアクティブにする
と、内部リフレッシュ信号ＲＥＦもアクティブとなって
タイマ回路２３が発振を再開すると共に内部アドレス活
性化信号φINAがアクティブに戻る。そして、このとき
にはラッチ回路１３とリコール要求ラッチ回路１４がリ
セットされてＬレベルを出力し、出力バッファ１６の出
力もリフレッシュ要求信号ＲＦのままなので、セルフリ
コール動作が行われることなく直ちにセルフリフレッシ
ュ動作が再開される。

【００６７】なお、上記時刻ｔ0と時刻ｔ2との間のセル
フリコール動作中に（例えば時刻ｔ1に）リフレッシュ
信号ＲＦＳＨバーが非アクティブに戻ったとすると、タ
イマ回路２３が発振を停止してこのセルフリコール動作
が一時中断される。しかしながら、ラッチ回路１３とリ
コール要求ラッチ回路１４はまだリセットされずＨレベ
ルを出力し出力バッファ１６の出力もリコール要求信号
ＲＣバーが維持されているので、その後リフレッシュ信
号ＲＦＳＨバーがアクティブになったときにセルフリコ
ール動作が再開され、リコールカウンタ１１も前回の続
きからカウントを継続する。なお、従来の擬似ＳＲＡＭ
においてリフレッシュ信号に同期したリフレッシュ動作
をオートリフレッシュ、リフレッシュ信号に同期しない
リフレッシュ動作をセルフリフレッシュと称するよう
に、本実施例では、リフレッシュ信号に同期したリコー
ル動作をオートリコール、リフレッシュ信号に同期しな
いリコール動作をセルフリコールと称する。ただし、こ
こでいうセルフリコール動作にはこれらオートリコール
とセルフリコールの双方の動作を含む。

【００６８】この結果、本実施例の不揮発性半導体記憶
装置によれば、電源ＯＮ時やストア完了時にリコール要
求信号ＲＣバーが発せられるので、その後最初にリフレ
ッシュ信号ＲＦＳＨバーがアクティブに変わると、まず
自動的にセルフリコール動作を行い、不揮発性記憶した
データを呼び出して揮発性記憶とした後にセルフリフレ
ッシュ動作に移行することができる。従って、この不揮
発性半導体記憶装置にアクセスを行うデバイスや回路等
は、リフレッシュ信号ＲＦＳＨバーを制御するだけで、
不揮発性記憶されたデータを揮発性記憶に呼び出しリフ
レッシュすることができ、この揮発性記憶のデータへの
アクセス制御が容易になる。また、セルフリコール動作
時には、周期の短いクロック信号Ｔ2に基づいて高速で
内部アドレスＡ0〜Ａnを生成し迅速にリコール動作を完
了できるようにすると共に、セルフリフレッシュ動作時
には、周期の長いクロック信号Ｔ1に基づいて低速度で
内部アドレスＡ0〜Ａnを生成し過剰なリフレッシュ動作
による消費電力の無駄を省くことができる。ただし、事
情によってはクロック信号Ｔ1をクロック信号Ｔ2と同じ
周期又はこれよりも周期の短いものとすることも可能で
ある。

【００６９】特願平５−２６２６４８には、内部カウン
タによるセルフリフレッシュ動作が所定時間以上継続し
た場合にセルフストア動作を実行しデータを不揮発性記
憶として待避させることにより、長時間アクセスを行わ
れないデータのセルフリフレッシュ動作による電力消費
を抑制する発明が記載されている。そして、本実施例に
おいても、セルフリコール動作からセルフリフレッシュ
動作に移行した場合に図示しないカウンタ等によって所
定時間の経過をカウントし自動的にセルフストア動作を
実行させることによりこの発明を実施することが可能で
ある。上記第２制御信号発生回路２１が出力するセルフ
リコール信号ＳＲとセルフストア信号ＳＳは、このよう
なセルフリコール動作とセルフストア動作の制御を行う
ために用いる。即ち、セルフリコール信号ＳＲがアクテ
ィブな場合にはイネーブル状態のプレート線制御回路８
にリコール動作の駆動を行わせ、セルフストア信号ＳＳ
がアクティブな場合にはイネーブル状態のプレート線制
御回路８にストア動作の駆動を行わせるように制御すれ
ばよい。また、セルフストア動作のための回路は本実施
例のセルフリコール動作のための回路と共用できるもの
が多いので、これら共用する回路の制御にも用いること
ができる。

【００７０】上記セルフストア動作を加えた本実施例の
不揮発性半導体記憶装置では、電源ＯＮ後にリフレッシ
ュ信号ＲＦＳＨバーがアクティブになると、まずセルフ
リコール信号ＳＲがアクティブとなるので、セルフリコ
ール動作が実行されてからセルフリフレッシュ動作に移
行し、次にセルフストア信号ＳＳがアクティブとなるの
で、このセルフリフレッシュ動作が所定時間以上継続さ
れるとセルフストア動作が実行される。セルフストア動
作が実行されると、以降は消費電力の少ないスタンバイ
状態とすることができる。

【００７１】ただし、第２制御信号発生回路２１を上記
のようなＤ型フリップフロップで構成せずにリフレッシ
ュ信号ＲＦＳＨバーの立ち下がりのタイミングでのみリ
コール要求信号ＲＣバー／リフレッシュ要求信号ＲＦを
ラッチするように構成すれば、最初にリフレッシュ信号
ＲＦＳＨバーがアクティブとなったときにはセルフリコ
ール信号ＳＲが継続してアクティブとなるので、セルフ
リコール動作からセルフリフレッシュ動作への移行のみ
が行われる。しかし、リフレッシュ信号ＲＦＳＨバーが
一旦非アクティブに戻った後に再びアクティブになる
と、今度はセルフストア信号ＳＳがアクティブになるの
で、再開されたセルフリフレッシュ動作が所定時間以上
継続したときにセルフストア動作が実行されるようにな
る。

【００７２】なお、上記メモリ部１のデータＩ／Ｏイン
ターフェイスを３ステータスバッファによって構成し、
セルフリコール動作やセルフリフレッシュ動作時にハイ
インピーダンス状態となるように制御すれば、多数の不
揮発性半導体記憶装置のデータＩ／Ｏ端子を直接接続す
ることができるようになる。

【００７３】図６は本発明の他の実施例を示すものであ
って、不揮発性半導体記憶装置の制御部の構成を示すブ
ロック図である。なお、図１に示した第１実施例と同様
の機能を有する構成部材には同じ番号を付記して説明を
省略する。

【００７４】図１に示した第１実施例では、ラッチ回路
１３の出力をＡＮＤ回路１７を介してプレート線制御回
路８に送るが、本実施例の不揮発性半導体記憶装置は、
内部リフレッシュ信号ＲＥＦを直接プレート線制御回路
８に送るようになっていて、この内部リフレッシュ信号
ＲＥＦがアクティブな場合に常にプレート線制御回路８
がイネーブル状態となる。また、プレート線制御回路８
は、第２制御信号発生回路２１が出力するセルフリコー
ル信号ＳＲとセルフストア信号ＳＳによってモードを変
更し、セルフリコール信号ＳＲがアクティブな場合には
セルフリコール動作の駆動を行い、セルフストア信号Ｓ
Ｓがアクティブな場合には揮発性記憶のセルフリフレッ
シュ動作を行うと共に、同じサイクル内でプレート線Ｐ
Ｔの電圧を０Ｖ→５Ｖ→０Ｖと変化させてセルフストア
動作も行うようにしている。

【００７５】上記構成により、リフレッシュ信号ＲＦＳ
Ｈバーがアクティブになると、まずセルフリコール動作
を行った後に揮発性記憶のセルフリフレッシュ動作に移
行するが、このセルフリフレッシュ動作では不揮発性記
憶のセルフストア動作も同時に実行されることになる。
従って、本実施例の場合には、揮発性記憶のリフレッシ
ュと不揮発性記憶のリフレッシュとを同時に行うことが
できるという利点がある。ただし、このように不揮発性
記憶のリフレッシュを行うと強誘電体の分極反転回数の
制限が問題となる。しかしながら、この分極反転回数が
１０の１０乗回以上あれば、各メモリセルが約１０ｍ秒
以上の周期で選択されるようにリフレッシュ周期を設定
することにより１０年間以上の動作を保証することがで
きる。例えばワード線ＷＬの本数が１０００本の場合に
クロック信号Ｔ1の周期を１６μ秒に設定すれば、各メ
モリセルのリフレッシュ周期は１６ｍ秒となり、この条
件を満たすことができる。

【００７６】なお、上記実施例では、セルフリフレッシ
ュ動作の制御にリフレッシュ信号ＲＦＳＨバーを用いて
擬似ＳＲＡＭに似せた制御を行う場合について示した
が、ＤＲＡＭにおけるＣＡＳビフォアＲＡＳリフレッシ
ュ方式におけるＣＡＳバー信号とＲＡＳバー信号のよう
に複数の制御信号の組み合わせによってセルフリフレッ
シュ動作を制御することも可能である。この場合、アド
レスをマルチプレクスして入力するので、パッケージが
小型化できて実装密度を上げることができる。

【００７７】また、上記実施例の不揮発性半導体記憶装
置は、１チップマイクロコンピュータ等に内蔵されるＲ
ＡＭとＰＲＯＭに代えて共通に使用することができるの
で、これらＲＡＭとＰＲＯＭのそれぞれに必要となるデ
コーダ回路やセンスアンプ回路を共用することができ、
チップ面積を縮小したり基板上の回路面積を縮小するこ
とができるようになる。

【００７８】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、リフレッシュ信号を制御するだけで不
揮発性の記憶内容を自動的に揮発性記憶に呼び出しリフ
レッシュすることができるので、この揮発性の記憶内容
へのアクセス制御を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の不揮発性半導体記憶装置の
制御部の構成を示すブロック図である。

【図２】本発明の一実施例の不揮発性半導体記憶装置に
おけるアドレスカウンタの具体的構成を示すブロック図
である。

【図３】本発明の一実施例の不揮発性半導体記憶装置に
おけるアドレス選択回路の具体的構成を示す部分回路ブ
ロック図である。

【図４】本発明の一実施例の不揮発性半導体記憶装置に
おける第２制御信号発生回路の具体的構成を示す回路ブ
ロック図である。

【図５】本発明の一実施例の不揮発性半導体記憶装置の
動作を示すタイムチャートである。

【図６】本発明の他の実施例の不揮発性半導体記憶装置
におけるアドレスカウンタの具体的構成を示すブロック
図である。

【図７】強誘電体のヒステリシス特性を示す図である。

【図８】強誘電体を用いた不揮発性半導体記憶装置の構
成を示すブロック図である。

【図９】強誘電体を用いたメモリセルにストアモードに
よりデータ“０”を書き込む場合の動作を説明する図で
ある。

【図１０】強誘電体を用いたメモリセルにストアモード
によりデータ“１”を書き込む場合の動作を説明する図
である。

【図１１】強誘電体を用いたメモリセルからリコールモ
ードによりデータを読み出す場合の動作を説明する図で
ある。

【符号の説明】

１メモリ部５アドレスカウンタ８プレート線制御回路１０第１制御信号発生回路１１リコールカウンタ１３ラッチ回路１４リコール要求ラッチ回路

Claims

【特許請求の範囲】

【請求項１】記憶内容の維持にリフレッシュ動作を必
要とする揮発性の記憶機能と記憶内容の書き換えが可能
な不揮発性の記憶機能とを有するメモリセルを備えた不
揮発性半導体記憶装置において、リフレッシュ信号を入力するリフレッシュ信号入力手段
と、リコール要求信号を発生するリコール要求信号発生手段
と、各メモリセルのアドレスをクロック信号に基づいて順次
自動生成するアドレス生成手段と、前記リフレッシュ信号入力手段にリフレッシュ信号が入
力され、かつ、前記リコール要求信号発生手段がリコー
ル要求信号を発生している場合に、該アドレス生成手段
が生成したアドレスに基づいて不揮発性記憶された各メ
モリセルの記憶内容を順次同じメモリセルに揮発性記憶
させるリコール動作を行うリコール手段と、該リコール手段が各メモリセルに対して所定回数のリコ
ール動作を実行すると、前記リコール要求信号発生手段
によるリコール要求信号の発生を解除するリコール動作
制御手段と、前記リフレッシュ信号入力手段にリフレッシュ信号が入
力され、かつ、前記リコール要求信号発生手段がリコー
ル要求信号を発生していない場合に、前記アドレス生成
手段が生成したアドレスに基づいて各メモリセルに揮発
性記憶された記憶内容を順次再書き込みすることにより
リフレッシュ動作を行うリフレッシュ手段とを備えた不
揮発性半導体記憶装置。
【請求項２】前記メモリセルが強誘電体を介在させた
容量素子によって構成される請求項１記載の不揮発性半
導体記憶装置。
【請求項３】記憶内容の維持にリフレッシュ動作を必
要とする揮発性のメモリセルと記憶内容の書き換えが可
能な不揮発性のメモリセルとを備えた不揮発性半導体記
憶装置において、リフレッシュ信号を入力するリフレッシュ信号入力手段
と、リコール要求信号を発生するリコール要求信号発生手段
と、各メモリセルのアドレスをクロック信号に基づいて順次
自動生成するアドレス生成手段と、前記リフレッシュ信号入力手段にリフレッシュ信号が入
力され、かつ、前記リコール要求信号発生手段がリコー
ル要求信号を発生している場合に、該アドレス生成手段
が生成したアドレスに基づいて不揮発性のメモリセルの
各記憶内容を揮発性のメモリセルに順次呼び出すリコー
ル動作を行うリコール手段と、該リコール手段が各メモリセルに対して所定回数のリコ
ール動作を実行すると、前記リコール要求信号発生手段
によるリコール要求信号の発生を解除するリコール動作
制御手段と、前記リフレッシュ信号入力手段にリフレッシュ信号が入
力され、かつ、前記リコール要求信号発生手段がリコー
ル要求信号を発生していない場合に、前記アドレス生成
手段が生成したアドレスに基づいて揮発性のメモリセル
の各記憶内容を順次再書き込みすることによりリフレッ
シュ動作を行うリフレッシュ手段とを備えた不揮発性半
導体記憶装置。
【請求項４】前記記憶内容の維持にリフレッシュ動作
を必要とする揮発性のメモリセルがＤＲＡＭによって構
成されると共に、記憶内容の書き換えが可能な不揮発性
のメモリセルがＥＥＰＲＯＭによって構成される請求項
３記載の不揮発性半導体記憶装置。
【請求項５】ＣＡＳバー信号がアクティブとなった後
にＲＡＳバー信号がアクティブとなってから、このＣＡ
Ｓバー信号が非アクティブに戻った後にＲＡＳバー信号
が非アクティブとなるまでの期間について前記リフレッ
シュ信号を生成するリフレッシュ信号発生手段が設けら
れた請求項１から４のいずれかに記載の不揮発性半導体
記憶装置。
【請求項６】前記アドレスを自動生成するために周期
の異なる２種類のクロック信号を供給するクロック信号
供給手段と、前記リコール手段がリコール動作を行う場合に該クロッ
ク信号供給手段から周期の短い方のクロック信号を供給
させ、前記リフレッシュ手段がリフレッシュ動作を行う
場合に該クロック信号供給手段から周期の長い方のクロ
ック信号を供給させるクロック信号切替手段とが設けら
れた請求項１から５のいずれかに記載の不揮発性半導体
記憶装置。
【請求項７】前記リフレッシュ手段が、前記アドレス生成手段が生成したアドレスに基づいて各
メモリセルに揮発性記憶された記憶内容を順次再書き込
みすることによりリフレッシュ動作を行うと共に、各メ
モリセルのリフレッシュの際に当該揮発性記憶された記
憶内容を同じメモリセルに不揮発性記憶させるストア動
作を行う請求項１，２，５または６記載の不揮発性半導
体記憶装置。
【請求項８】前記リフレッシュ手段が、前記アドレス生成手段が生成したアドレスに基づいて揮
発性の各メモリセルに記憶された記憶内容を順次再書き
込みすることによりリフレッシュ動作を行うと共に、各
メモリセルのリフレッシュの際に当該揮発性のメモリセ
ルに記憶された記憶内容を不揮発性のメモリセルに記憶
させるストア動作を行う請求項３から６のいずれかに記
載の不揮発性半導体記憶装置。