KR19980027178A - 센스앰프의 전력 차단 회로 - Google Patents

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KR19980027178A
KR19980027178A KR1019960045872A KR19960045872A KR19980027178A KR 19980027178 A KR19980027178 A KR 19980027178A KR 1019960045872 A KR1019960045872 A KR 1019960045872A KR 19960045872 A KR19960045872 A KR 19960045872A KR 19980027178 A KR19980027178 A KR 19980027178A
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Abstract

본 발명은 반도체 메모리 장치의 센스앰프 회로에 관한 것으로, 특히 센스앰프에 센싱이 완료되는 시점을 자체 회로에서 감지하여, 자동적으로 전류를 차단시킬 수 있도록 하여 저전력 반도체 메모리 회로에 적합하도록 된 반도체 메모리 장치의 센스앰프의 자동 전력 차단 회로에 관한 것이다.
이를 위하여 본 발명은 센스앰프 회로에서 센싱되어 출력된 데이타를 비교하는 데이타 비교부와, 상기 비교된 센스앰프 출력을 랫치하기 위한 데이타 랫치부와, 상기 랫치된 데이타를 인에이블 시킴으로써 그 데이타를 출력시키거나 리세트시키는 데이타 인에이블 및 리세트부와, 상기 데이타 인에이블 및 리세트부에서 출력된 값에 따라 센스앰프 회로를 온 또는 오프시키는 전력 차단부를 포함하여 구성된다.

Description

센스앰프의 전력 차단 회로
제 1도는 종래의 반도체 메모리 장치의 센스앰프 회로도.
제 2도는 제1도에서의 각 부의 신호 파형도로서,
(A)는 어드레스 천이 감지(Address Transition Detection, 이하 ATD) 신호에 대한 파형도,
(B)는 자동 전력 차단(Auto Power Down, 이하 APD) 신호에 대한 파형도,
(C)는 센스앰프 인에이블(Sense Amp Enable, 이하 SEN) 신호에 대한 파형도,
(D)는 이퀄라이제이션(Equalization, 이하 EQN) 신호에 대한 파형도,
(E)는 데이타(Data, 이하 D)와 반전 데이타(Data bar, 이하 DB) 신호에 대한 파형도,
(F)는 센스앰프 출력 신호(Sense Amp Output, 이하 SENOUT와, 센스앰프 반전출력 Sense Amp Output bar, 이하 SENOUTB)에 대한 파형도.
제 3도는 본 발명에 따른 반도체 메모리 장치의 센스앰프의 자동 전력 차단 회로도.
제 4도는 제3도에서의 각 부의 신호 파형도로서,
(A)는 센스앰프 인에이블 신호에 대한 파형도,
(B)는 이퀄라이제이션 신호에 대한 파형도,
(C)는 데이타와 반전 데이타 신호에 대한 파형도,
(D)는 센스앰프 출력 신호에 대한 파형도,
(E)는 데이타 비교부의 출력 신호에 대한 파형도,
(F)는 데이타 랫치부의 출력 신호에 대한 파형도,
(G)는 데이타 인에블 및 리세트부의 출력에 대한 파형도.
*도면의 주요 부분에 대한 부호의 설명*
40.데이타 비교부50.데이타 랫치부
60.데이타 인에이블 및 리세트부
70.전력 차단 트랜지스터부
본 발명은 반도체 메모리 장치의 센스앰프에 관한 것으로, 특히 센스앰프의 센싱 동작 완료 시점에서 전력 차단부에 의해 센스앰프 전류의 흐름을 차단시킴으로써, 메모리 회로에서의 불필요한 전력 소모를 방지할 수 있는 저전력 반도체 메모리 장치에 적합한 센스앰프의 전력 차단 회로에 관한 것이다.
종래의 반도체 메모리 장치의 센스앰프 회로는 제 1도에 도시한 바와 같이, 어드레스 천이 감지기(미도시)에서 출력된 어드레스 천이 감지신호(ATD)를 입력 받아 센스 앰프 인에이블(SEN) 신호를 출력하는 자동 전력 차단부(1)와, 상기 자동 전력 차단부(1)에서 출력된 센스앰프 인에이블(SEN) 신호를 입력 받아 센싱 동작을 하는 일차 센스앰프부(2)와, 상기 일차 센스앰프부(2)에서 센싱된 데이타를 더욱 완전하게 센싱하는 이차 센스앰프부(3)로 구성된다.
상기 일차 센스앰프부(2)는 전원 전압(Vcc)을 각각의 소스로 입력 받고, 게이트는 서로 공통으로 연결되어 전류 미러(Current mirror)를 형성하는 피모스 트랜지스터(20, 21)와, 소스가 상기 피모스 트랜지스터(20)의 게이트와 드레인이 공통으로 접속된 노드에 연결되고, 드레인은 상기 피모스(21)의 드레인에 연결되고, 게이트에는 이퀄라이제이션(EQN) 신호가 인가되는 피모스 트랜지스터(22)와, 드레인에 상기 피모스 트랜지스터(22)의 소스가 연결되고, 게이트에 반전 데이타(DB)가 인가되는 엔모스 트랜지스터(23)와, 드레인에 상기 피모스 트랜지스터(22)의 드레인이 연결되고, 게이트에 데이타(D)가 인가되고, 소스가 상기 엔모스(23)의 소스와 연결되는 엔모스 트랜지스터(24)와, 상기 피모스 트랜지스터(20, 21, 22) 및 상기 엔모스 트랜지스터(28, 29)와 동일한 방법으로 연결된 피모스 트랜지스터(25, 26, 27) 및 엔모스 트랜지스터(28, 29)와, 상기 엔모스 트랜지스터(23, 24, 28, 29)의 서로 연결되어 있는 소스와 접지 단자 사이에 연결되어 있는 엔모스 트랜지스터(30)로 구성된다.
이차 센스앰프부(3)는 일차 센스앰프부(2)의 피모스 트랜지스터(20, 21, 22) 및 엔모스 트랜지스터(23, 24)와 동일한 방법으로 연결된 피모스 트랜지스터(31, 32, 33) 및 엔모스 트랜지스터(34, 35)와, 드레인이 상기의 엔모스 트랜지스터(34, 35)의 서로 연결되어 있는 소스에 연결되고, 게이트에 센스앰프 인에이블 신호가 인가되고, 소스가 접지된 엔모스 트랜지스터(36)로 구성된다.
이와 같이 구성된 종래의 반도체 메모리 장치의 센스앰프의 동작을 제 1도 및 제 2도를 참조하여 설명하면 다음과 같다.
먼저, 어드레스 신호(미도시)의 천이에 따라 어드레스 천이 감지기(미도시)에서 출력된 제 2도(A)와 같은 어드레스 천이 감지 신호가 제 2(B)와 같이 자동 전력 차단부(1)에 입력되면, 상기의 자동 전력 차단부(1)는 제 2도(C)와 같은 소정 폭 신장된 센스앰프 인에이블 신호를 출력한다.
다음으로, 제 2도(D)와 같이, 이퀄라이제이션(EQN) 신호가 로우로 인에이블 되면, 피모스 트랜지스터(22)가 턴온되어 노드(N1)와 노드(N2), 노드(N3)와 노드( N4), 노드(N5)와 노드(N6)의 전위는 같게 되고, 이후, 상기 이퀄라이제이션(EQN) 신호가 하이 레벨로 디스에이블 되면, 상기의 피모스(22)는 턴오프 되므로 이퀄라이제이션은 완료된다.
상기와 같이, 이퀄라이제이션이 완료된 시점, 즉 이퀄라이제이션 신호가 하이 레벨이고, 센스앰프 신호가 하이 레벨인 상태가 되면 센스앰프는 다음과 같은 센싱을 시작한다.
먼저 하이인 센스앰프 인에이블(SEN) 신호에 의해 센스앰프 인에이블 트랜지스터(30, 36)가 턴온되고, 하이인 이퀄라이제이션(EQN) 신호에 의해 피모스(22, 27, 33)가 턴오프 된다. 이때, 데이타(D) 신호와 반전 데이타(DB) 신호가 제 2도(E)와 같이 입력되면, 엔모스 트랜지스터(24)가 엔모스 트랜지스터(23)보다 더 확실하게 턴온되므로 상기 엔모스 트랜지스터(24) 쪽으로 더욱 많은 전류가 흐르게 되어 노드(N2)의 전위는 노드( N1)의 전위보다 더 로우로 떨어진다.
같은 방법으로 엔모스 트랜지스터(28)의 게이트에는 데이타(D) 신호가 입력되고, 엔모스 트랜지스터(29)의 게이트에는 반전 데이타(DB) 신호가 입력되어, 엔모스 트랜지스터(28)에 엔모스 트랜지스터(29)보다 더욱 많은 전류가 흐르게 되므로 노드(N3)는 노드(N4)보다 전위가 떨어지게 된다.
이차 센스앰프부(3)의 엔모스 트랜지스터(35)의 게이트에 상기의 노드(N2)의 로우 레벨이 인가되고, 엔모스 트랜지스터(34)의 게이트에 노드(N4)의 하이 레벨이 인가되어 노드(N5)의 전위가 노드(N6)의 전위보다 낮게 된다.
이에 따라, 이차 센스앰프부(3)에서는 완전한 하이 레벨과 완전한 로우 레벨로 인식되기 어려운 데이타(D)와 반전 데이타 신호(DB)를 제 2도(F)에 도시한 바와 같이, 완전한 하이 레벨(SAOUT)과 완전한 로우 레벨(SAOUTB)로 인식되어 질 수 있는 신호로 출력하게 된다.
그러나, 종래의 반도체 메모리 장치의 센스앰프는 자동 전력 차단부(1)에서 출력된 센스앰프 인에이블 펄스가 하이 레벨인 동안은 센스앰프가 계속 동작되어, 짧은 시간에 센싱이 완료되는 경우에 있어서도 불필요한 센싱 전류가 계속 흐르게 되므로 전력 소모가 많은 문제점이 있었다.
따라서, 본 발명의 목적은 센스앰프에서 센싱이 완료되었을때, 그 센스앰프의 센싱 완료 시점을 회로에서 자체적으로 감지하여, 그 감지된 신호에 따라 전력이 차단되게 함으로써, 불필요한 전류의 흐름을 방지하는 반도체 메모리 장치의 전력 차단 회로를 제공하는데 있다.
이하, 본 발명을 첨부된 제 3도 및 제 4도를 참조하여 상세히 설명하면 다음과 같다.
본 발명에 의한 센스앰프 전력 차단 회로는 제 3도에서 도시되는 바와 같이, 일차 및 이차 센스앰프부(2, 3)와, 상기 센스앰프에서의 출력을 비교 검토하는 데이타 비교부(40)와, 상기 비교된 센스앰프 출력을 랫치하는 데이타 랫치부(50)와, 상기 랫치된 데이타를 인에이블 시킴으로써 그 데이타를 출력시키거나 리세트시키는 데이타 인에이블 및 리세트부(60)와, 상기 데이타 인에이블 및 리세트부(60)에서 출력된 값에 따라 일차 및 이차 센스앰프(2, 3)를 온 또는 오프시키는 전력 차단부(70)로 구성된다.
본 발명의 일차 센스앰프 회로(2)와 이차 센스앰프 회로(3)는 종래의 센스앰프 회로의 일차 및 이차 센스앰프(2, 3)와 동일하므로, 종래의 센스앰프 회로와 동일한 부호가 부여된다.
본 발명의 센스앰프 회로(2, 3)는 종래의 센스앰프 회로와 같은 동작으로 센싱이 완료된 후, 센스앰프 출력 신호(SAOUT, SAOUTB)를 출력한다.
상기 데이타 비교부(40)는 상기의 센스앰프 출력 신호(SAOUT)를 인버팅하는 인버터(41)와, 상기의 센스앰프 출력 신호(SAOUTB)를 인버팅하는 인버터(42)와, 상기 인버터(41, 42)의 출력을 익스클루시브 오아링하는 익스클루시브 오아 게이트(43)로 구성된다.
상기 데이타 랫치부(50)는 상기 익스클루시브 오아 게이트(43)의 출력(OUT40)을 인버팅하는 인버터(51)와, 그 인버터(51)의 출력을 전송하는 전송 게이트(52)와, 그 전송 게이트(52)에서 전송된 출력(OUT50)을 랫치하는 랫치(53)와, 드레인에 상기 전송게이트(52)의 출력(OUT50)이 입력되고, 소스가 접지 전압인 엔모스 트랜지스터(54)로 구성된다.
여기서, 상기 전송 게이트(52)의 피모스 트랜지스터(52P)의 게이트에는 상기 데이타 비교부(40)의 익스클루시브 오아 게이트(43)의 출력(OUT40)이 인가되고, 그 전송게이트(52)의 엔모스 트랜지스터(52N)의 게이트에는 상기 인버터(51)의 출력이 인가된다.
상기 게이타 인에이블 및 리세트부(60)는 상기 데이타 랫치부(50)의 전송 게이타(52)의 출력(OUT50)과 이퀄리아제이션(EQN) 신호를 낸딩하는 낸드 게이트(61)와, 그 낸드 게이트(61)의 출력을 전송하는 전송 게이트(63)와, 그 전송 게이트(63)의 출력(OUT60)이 드레인에 입력되고, 소스에 전원 전압(Vcc)이 인가되고, 게이트에 이퀄라이제이션(EQN) 신호가 인가되는 피모스 트랜지스터(64)로 구성된다.
여기서, 상기 전송 게이트(63)의 피모스 트랜지스터(63P)의 게이트에는 이퀄라이제이션(EQN) 신호가 인버터(62)를 통하여 인가되고, 그 전송 게이트(63)의 엔모스 트랜지스터(63N)의 게이트에는 이퀄라이제이션(EQN) 신호가 인가된다.
상기 전력 차단부(70)는 게이트에 동일하게 상기 전송 게이트(63)에서 전송된 출력(OUT60)이 입력되고, 소스가 접지된 엔모스 트랜지스터(71, 72)로 구성되고, 엔모스 트랜지스터(71)의 드레인은 엔모스 트랜지스터(30)의 소스에 연결되고, 엔모스 트랜지스터(72)의 드레인은 엔모스 트랜지스터(63)의 소스에 연결된다.
이와 같이 구성된 본 발명에 의한 센스앰프의 전력 차단 회로의 동작을 제 4도에 의거하여 상세히 설명하면 다음과 같다.
먼저, 데이타 홀드 영역(R1)에서는 제 4도(A)와 같이, 로우 레벨인 센스앰프 인에이블 신호(SEN)와, 제 4도(B)와 같이, 하이 레벨인 이퀄라이제이션(EQN) 신호에 의해 피모스 트랜지스터(22, 27, 33)와 엔모스 트랜지스터(30, 36)가 모두 턴오프 되어, 데이타의 이퀄라이제이션이 이루어지지 않으므로, 엔모스 트랜지스터(71, 72)의 온, 오프에 관계없이 센스앰프가 오프되어 센싱도 이루어지지 않는다.
두 번째로, 데이타 이퀄 영역(R2)은 제 4도(A)와 같이, 센스앰프 인에이블 신호( SEN)가 하이 레벨로 천이되고, 제 4도(B)의 센스앰프 이퀄라이제이션(EQN) 신호가 로우 레벨로 인에이블 된 상태에서, 제 4도(C)와 같이 데이타(D)와 반전 데이타(DB) 신호가 입력되는 경우이다.
이때, 센스앰프는 종래의 센스앰프 회로와 동일하게 로우 레벨의 이퀄라이제이션(EQN) 신호에 의해 피모스 트랜지스터(22, 27, 33)가 턴온되고, 하이 레벨의 센스앰프 인에이블(SEN) 신호에 의해 엔모스 트랜지스터(30, 36)가 턴온되어, 엔모스 트랜지스터(71, 72)는 턴온된 피모스 트랜지스터(64)에 의한 하이 레벨의 출력(OUT60)을 입력으로 하여 턴온된다.
따라서 노드(N1)와 노드(N2), 노드(N3)와 노드(N4), 노드(N5)와 노드(N6)에 각각 같은 크기의 전류가 흐르므로 각 노드는 동일한 전위로 이퀄라이제이션이 이루어진다.
상기와 같이 각 노드의 이퀄라이제이션이 끝난 후, 센싱 영역(R3)에서는 하이 레벨의 이퀄라이제이션(EQN)에 의해 피모스 트랜지스터(22, 27, 33)가 턴오프 되고, 이때, 제 4도(C)와 같은 데이타(D) 신호와 반전 데이타(DB)신호가 입력되면, 센스앰프는 종래의 센스앰프와 동일하게 동작하여 제 4도(D)와 같은 센스앰프 출력 신호(SAOUT, SAOUTB)를 발생시킨다.
이후, 데이타 비교부(40)와, 데이타 랫치부(50)와, 데이타 인에이블 및 리세트부(60)에서 상기 센스앰프에서 센싱이 완료되었음을 아래에 설명할 동작으로 감지하여 센싱 전류를 차단하여 준다.
먼저, 센싱이 완료된 후, 상기 하이 레벨의 센스앰프 출력(SAOUT)과 로우 레벨의 센스앰프 출력(SAOUTB)이 인버터(41, 42)를 통하여 익스클루시브 오아 게이트(43)에 의해 익스클루시브 오아링 되면, 그 출력(OUT40)은 제 4도(E)와 같이, 로우 레벨이 된다. 만약, 센스앰프의 출력이 서로 같은 레벨이면 상기 익스클루시브 오아 게이트는 하이 레벨을 출력하게 될 것이다.
상기 로우 레벨의 출력(OUT40)은 인버터(51)를 거쳐 하이 레벨이 된 후, 전송 게이트(52)로 입력된다. 그 인버터를 거친 하이 레벨의 신호가 상기 전송 게이트의 피모스(52P)로 입력되고, 상기 로우 레벨의 출력(OUT40)이 전송 게이트(52)의 엔모스(52N) 게이트에 입력되므로, 상기 전송 게이트(52)는 턴온되어 상기의 하이 레벨 신호가 그 전송 게이트(52)를 통하여 제 4도(F)와 같은 출력(OUT50)으로 전송된다.
이때, 데이타 랫치부(50)에서 랫치된 출력(OUT50)은 데이타 인에이블 및 리세트부(60)의 낸드 게이트(61)에 입력되고, 그 낸드 게이트(61)는 상기 하이 레벨의 데이타 랫치부의 출력(OUT50)과 하이 레벨의 이퀄라이제이션(EQN) 신호를 낸딩하여 로우 레벨을 출력한다.
상기 데이타 인에이블 및 리세트부(60)의 로우 레벨의 출력 신호는 전송 게이트(63)로 입력되는데, 상기의 전송 게이트(63)의 피모스 트랜지스터(63P)의 게이트에는 하이 레벨의 이퀄라이제이션(EQN) 신호가 인버터(62)를 통하여 로우 레벨로 입력되고, 엔모스 트랜지스터(63N)의 게이트에는 하이 레벨의 이퀄라이제이션(EQN) 신호가 입력이 되므로 제 4도(G)와 같은 로우 레벨의 출력이 상기의 전송 게이트에 의해 전송(OUT60)된다.
이때, 하이 레벨의 이퀄라이제이션(EQN) 신호에 의해 피모스 트랜지스터(64)는 턴오프 되고, 로우 레벨의 출력(OUT60)에 의해 엔모스 트랜지스터(71, 72)는 턴오프 되어 세느앰프 회로는 더 이상의 센싱 동작을 하지 못하게 된다.
이와 같이, 본 발명은 일, 이차 센스앰프 회로부(2, 3)에 데이타 비교부(40)와, 데이타 랫치부(50)와, 데이타 인에이블 및 리세트부(60)와, 전력 차단부(70)를 연결하여 센스앰프 회로에서 센싱이 완료된 후, 즉 반도체 메모리 셀의 데이타가 충분히 하이 레벨이고, 그 반전 데이타가 충분히 로우 레벨인지가 인식될 수 있는 경우, 회로에서 자체적으로 센싱이 완료되었음을 감지하여 센스앰프를 오프 시킴으로써, 필요 없는 전력 소모를 줄이기 위한 센스앰프 회로를 제공하여 저전력 반도체 메모리 회로에 적합하도록 하였다.

Claims (5)

  1. 센스앰프 회로에서 센싱이 완료된 시점을 감지하여 회로에서 자동적으로 센스앰프 전류를 차단하도록 센스앰프의 출력을 비교하는 데이타 비교부와, 상기 데이타 비교부에서 비교된 데이타를 랫치하는 데이타 랫치부와, 상기 랫치된 데이타를 인에이블 시킴으로써 그 데이타를 출력시키거나, 리세트시키는 데이타 인에이블 및 리세트부와, 상기 데이타 인에이블 및 리세트부에서 출력된 값에 따라 센스앰프 회로를 온 또는 오프시키는 전력 차단부로 구성되는 센스앰프의 전력 차단 회로.
  2. 제 1항에 있어서, 상기 데이타 비교부는 센스앰프 회로에서의 출력 신호를 각각 인버팅하는 복수 개의 인버터들과, 상기 인버터들의 출력을 익스클루시브 오아링하여 출력하는 익스클루비스 오아 게이트를 포함하여 구성되는 센스앰프의 전력 차단 회로.
  3. 제 1항에 있어서, 상기 데이타 랫치부는 상기 데이타 비교부에서의 출력을 입력으로 하여 인버팅하는 인버터와, 그 인버터의 출력을 전송하는 전송 게이트와, 그 전송 게이트의 출력을 랫치하는 랫치와, 그 전송 게이트의 출력 레벨을 낮추어주는 엔모스 트랜지스터를 포함하여 구성되는 센스앰프의 전력 차단 회로.
  4. 제 1항에 있어서, 상기 데이타 인에이블 및 리세트부는 상기의 데이타 랫치부의 출력과 이퀄라이제이션 신호를 낸딩하여 출력하는 낸드 게이트와, 그 낸드 게이트의 출력을 전송하는 전송 게이트와, 소스가 전원 전압이고 게이트에 이퀄라이제이션 신호가 입력되는 피모스 트랜지스터를 포함하여 구성되는 센스앰프의 전력 차단 회로.
  5. 제 1항에 있어서, 상기 전력 차단부는 상기 데이타 인에이블 및 리세트부의 출력이 게이트에 인가되는 복수 개의 엔모스 트랜지스터들을 포함하여 구성되는 센스앰프의 전력 차단 회로.
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