KR19980084077A - 반도체소자의 읽기회로 - Google Patents

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KR19980084077A
KR19980084077A KR1019970019703A KR19970019703A KR19980084077A KR 19980084077 A KR19980084077 A KR 19980084077A KR 1019970019703 A KR1019970019703 A KR 1019970019703A KR 19970019703 A KR19970019703 A KR 19970019703A KR 19980084077 A KR19980084077 A KR 19980084077A
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Abstract

본 발명의 반도체소자의 읽기회로는 래치 센스엠프와 전류미러형 센스엠프를 함께 사용하여 두 센스 엠프의 출력이 다르게 되면 두 센스엠프의 출력을 조합하여 래치 센스엠프를 제어하므로써, 칩이 정상적인 데이타를 읽을 수 있게 한다. 따라서, 빠른 래치 센스엠프의 특성을 살리면서 입력 노이즈에 대해 안정적으로 동작한다.

Description

반도체소자의 읽기회로
본 발명은 반도체소자의 읽기회로에 관한 것으로, 특히 래치 센스엠프와 전류미러형 센스엠프를 함께 사용하여 빠른 래치 센스엠프의 특성을 살리면서 입력 노이즈에 대해 안정적으로 동작하도록 한 반도체소자의 읽기회로에 관한 것이다.
도 1 에 도시된 바와 같은 종래 기술의 반도체소자의 읽기회로는 어드레스 신호(ADD0,ADD1)가 입력되는 디코더(1)와, 상기 디코더(1)의 출력(CA0,CA1)에 의해 억세스 되는 셀 어레이(2)와, 상기 어드레스신호(ADD0,ADD1)의 천이를 검출한 어드레스천이검출신호(ATD0,ATD1)가 입력되는 제어부(3)와, 상기 제어부(3)의 출력(EQ,EN) 및 상기 메모리 셀 어레이(2)에서 출력된 출력데이타(DATA,DATAB)가 입력되어 출력신호(SO)를 출력하는 래치 센스엠프(4)로 구성된다.
이와 같이 구성된 종래 기술의 반도체소자의 읽기회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 2 에 도시된 바와 같이 디코더(1)에 어드레스신호(ADD0)가 입력되면, 셀억세스신호(CA0)가 발생하여 메모리 셀 어레이(2)로 출력된다.
메모리 셀 어레이(2)는 상기 셀억세스신호(CA0)가 입력되어 억세스된 출력데이타(DATA,DATAB)를 래치 센스엠프(4)로 출력한다.
한편, 제어부(3)는 어드레스천이 검출신호(ATD0)가 입력되어 센스엠프 인에이블신호(EN) 및 센스엠프 균등화신호(EQ)를 출력한다.
상기 래치 센스엠프(4)는 상기 제어부(3)에서 출력된 센스엠프 제어신호(EN,EQ)가 입력되어 균등화(equalize)된 후, 인에이블 되므로, 상기 출력데이타(DATA,DATAB)가 입력되어 출력신호(SO)로 출력한다.
종래 기술의 반도체소자의 읽기회로에서는 읽기 동작의 스피드를 증가시키기 위해 래치 센스엠프(4)를 사용하는데, 도 3 에 도시된 바와 같은 칩의 입력에 노이즈 신호인 짧은 펄스신호(ADD1)가 들어 왔을 경우, 이러한 노이즈에 대해서도 셀 억세스신호(CA1)가 발생하여 부정확한 셀이 선택되어 원하는 셀 억세스신호(CA0)가 입력되더라도 원하는 셀이 선택되지 않는 현상이 발생한다. 즉, 부정확한 셀 데이타가 비트라인에 실리게 되거나, 원하는 데이타가 충분하게 비트라인에 실리기 전에 센스엠프 균등화신호(EQ)에 의해 균등화가 끝나게 된다.
또한, 센스엠프 인에이블신호(EN)에 의해 래치 센스엠프(4)가 인에이블될 때, 래치 센스엠프(4)는 부정확한 데이타를 래치하고 있기 때문에, 나중에 정확한 데이타가 래치 센스엠프(4)에 입력되더라도 다시 정확한 데이타를 출력하지 못하고 부정확한 데이타를 계속 출력하므로써 칩이 오 동작을 하는 문제점이 발생한다.
따라서, 본 발명의 목적은 빠른 래치 센스엠프의 특성을 살리면서 칩의 입력으로 원하지 않는 노이즈가 입력되더라도 칩이 안정적으로 동작할 수 있도록하는데 있다.
이와 같은 목적을 달성하기 위해 본 발명의 반도체소자의 읽기회로는 메모리 셀 어레이에서 출력된 출력데이타가 입력되는 래치 센스엠프 및 전류미러형 센스엠프와, 상기 래치 센스엠프의 출력이 지연되는 신호지연수단과, 그 신호지연수단의 출력과 전류미러형 센스엠프의 출력이 비교되는 비교수단과, 그 비교수단의 출력이 입력되어 펄스신호를 출력하는 펄스발생기와, 상기 전류미러형 센스엠프를 구동하는 센스엠프 제어신호를 출력하는 제어부와, 상기 래치 센스엠프를 구동하는 래치 센스엠프 제어신호를 출력하는 조합회로로 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 반도체소자의 읽기회로의 블록도.
도 2 는 도 1 에 있어서, 정상 동작할 때, 동작신호의 타이밍도.
도 3 은 도 1 에 있어서, 노이즈가 발생할 때, 동작신호의 타이밍도.
도 4 는 본 발명의 반도체소자의 읽기회로의 블록도.
도 5 는 도 4 에 있어서, 래치 센스엠프의 상세 회로도.
도 6 은 도 4 에 있어서, 전류미러형 센스엠프의 상세 회로도.
도 7a 및 도 7b 는 도 4 에 있어서, 지연부의 실시예의 회로도.
도 8a 와 도 8b 는 도 4 에 있어서, 비교기의 실시예의 회로도.
도 9 는 도 4 에 있어서, 펄스발생기의 상세 회로도.
도 10 은 도 4 에 있어서, 조합회로의 상세 회로도.
도 11 은 제 4 도에 있어서, 정상 동작할 때, 동작신호의 타이밍도.
도 12 는 제 4 도에 있어서, 노이즈가 발생할 때, 동작신호의 타이밍도.
*****도면의 주요부분에대한부호설명*****
10 : 디코더20 : 메모리 셀 어레이
30 : 제어부40 : 래치 센스엠프
50 : 신호지연수단60 : 전류미러형 센스엠프
70 : 비교수단80 : 펄스발생기
90 : 조합회로
MP41-MP44, MP51-MP5n, MP61, MP62, MP71, MP71', MP72' : 피모스 트랜지스터
MN41-MN45, MN51-MN5n, MN61-MN63, MN71, MN72, MN71', MN72' : 엔모스 트랜지스터
IN41, IN51-IN5n, IN51'-IN5n', IN61-IN63, IN71, IN81-IN8n-1, IN91, IN92 : 인버터
TG61 : 전송게이트
EXOR : 익스쿨루시브 오아게이트
NAND71, NAND72, NAND81, NAND91, NAND92 : 낸드게이트
NOR : 노아게이트
도 4 에 도시된 바와 같은 본 발명의 반도체소자의 읽기회로는 어드레스신호(ADD0,ADD1)가 입력되는 디코더(10)와, 그 디코더(10)의 출력이 입력되어 억세스 되는 메모리 셀 어레이(20)와, 상기 어드레스신호(ADD0,ADD1)의 천이를 검출한 어드레스천이 검출신호(ATD0,ATD1)가 입력되어 센스엠프 제어신호가 출력되는 제어부(30)와, 상기 메모리 셀 어레이(20)에서 출력된 출력데이타(DATA,DATAB)가 입력되는 래치 센스엠프(40) 및 전류미러형 센스엠프(60)와, 상기 래치 센스엠프(40)의 출력(SO)이 지연되는 신호지연수단(50)과, 그 신호지연수단(50)의 출력(DEO)과 전류미러형 센스엠프(60)의 출력(SOM)이 비교되는 비교수단(70)과, 그 비교수단(70)의 출력(COM)이 입력되어 펄스신호(DLD)를 출력하는 펄스발생기(80)와, 상기 전류미러형 센스엠프(60)를 구동하는 센스엠프 제어신호를 출력하는 제어부(30)와, 상기 래치 센스엠프(40)를 구동하는 래치 센스엠프 제어신호를 출력하는 조합회로(60)로 구성된다. 여기서, 상기 센스엠프 제어신호는 센스엠프 균등화신호(EQ)와 센스엠프 인에이블신호(EN)이며, 상기 래치 센스엠프 제어신호는 래치 센스엠프 균등화신호(SAEQ)와 래치 센스엠프 인에이블신호(SAEN)이다.
상기 래치 센스엠프(40)는 도 5 에 도시된 바와 같이 공통연결된 게이트에 래치 센스엠프 균등화신호(SAEQ)가 입력되고, 소오스에 외부전압(VCC)이 입력되는 피모스 트랜지스터들(MP41,MP42)과, 게이트가 상기 피모스 트랜지스터들(MP41,MP42)의 드레인에 각각 연결되고, 소오스에 외부전압(VCC)이 각각 입력된 피모스 트랜지스터들(MP43,MP44)과, 드레인이 상기 피모스 트랜지스터(MP43)의 드레인에 연결되고, 게이트가 상기 피모스 트랜지스터(MP41)의 드레인, 상기 피모스 트랜지스터(MP43)의 게이트 및 상기 피모스 트랜지스터(MP44)의 드레인에 공통연결된 엔모스 트랜지스터(MN41)와, 드레인이 상기 피모스 트랜지스터(MP44)의 드레인에 연결되고, 게이트가 상기 피모스트랜지스터(MP42)의 드레인, 상기 피모스트랜지스터(MP44)의 게이트, 상기 피모스 트랜지스터(MP43)의 드레인 및 상기 엔모스 트랜지스터(MN41)의 드레인에 공통으로 연결된 엔모스 트랜지스터(MN42)와, 게이트에 출력데이타(DATA,DATAB)가 각각 입력되고, 드레인이 상기 엔모스 트랜지스터들(MN41,MN42)의 소오스에 각각 연결된 엔모스 트랜지스터들(MN43,MN44)과, 게이트에 상기 래치 센스엠프 인에이블신호(SAEN)가 입력되고, 드레인이 상기 엔모스 트랜지스터들(MN43,MN44)의 소오스에 공통연결되고, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN41)와, 입력이 상기 엔모스 트랜지스터(MN42)의 게이트에 연결되어 출력신호(SO)를 출력하는 인버터(IN41)로 구성된다.
상기 전류미러형 센스엠프(60)는 도 6 에 도시된 바와 같이 게이트가 드레인과 연결되고, 소오스에 외부전압(VCC)이 입력되는 피모스 트랜지스터(MP61)와, 게이트가 상기 피모스 트랜지스터(MP61)의 게이트에 연결되고, 소오스에 외부전압(VCC)이 입력된 피모스 트랜지스터(MP62)와, 상기 센스엠프 균등화신호(EQ)를 반전시키는 인버터(IN61)와, 상기 센스엠프 균등화신호(EQ) 및 그의 반전된 신호에 의해 제어되고, 상기 피모스 트랜지스터들(MP61,MP62)의 드레인 사이에 연결된 전송게이트(TG61)와, 게이트에 출력데이타(DATA,DATAB)가 각각 입력되고, 상기 피모스 트랜지스터들(MP61,MP62)의 드레인에 각각 연결된 엔모스 트랜지스터들(MN61,MN62)과, 게이트에 센스엠프 인에이블신호(EN)가 입력되고, 드레인이 엔모스 트랜지스터들(MN61,MN62)의 소오스에, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN63)와, 입력이 상기 피모스 트랜지스터(MP62) 및 엔모스 트랜지스터(MN62)의 드레인에 공통연결되어 이를 순차반전시켜 출력신호(SOM)를 출력하는 인버터들(IN62,IN63)로 구성된다.
상기 신호지연수단(50)의 제 1 실시예는 도 7a 에 도시된 바와 같이 직렬연결된 복수 개의 인버터(IN51-IN5n)와, 게이트에 각 인버터(IN51-IN5n)의 출력이 입력되고, 소스와 드레인이 공통으로 접지전압(VSS)에 연결된 복수 개의 엔모스 트랜지스터(MN51-MN5n)로 구성된다.
상기 신호지연수단(50)의 또다른 실시예는 도 7b 에 도시된 바와 같이 직렬연결된 복수 개의 인버터(IN51'-IN5n')와, 게이트에 각 인버터(IN51'-IN5n')의 출력이 입력되고, 소스와 드레인이 공통으로 외부전압(VCC)에 연결된 복수 개의 피모스 트랜지스터(MP51'-MP5n')로 구성된다.
상기 비교수단(70)의 제 1 실시예는 도 8a 에 도시된 바와 같이 게이트에 제어신호(ATDL)가, 소오스에 외부전압(VCC)이 입력된 피모스 트랜지스터(MP71)와, 게이트에 상기 제어신호(ATDL)의 반전된 신호가 입력되고, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN71)와, 입력으로 상기 피모스 트랜지스터(MP71)의 드레인 및 상기 엔모스 트랜지스터(MN71)의 드레인이 연결되고, 상기 신호지연수단(50)의 출력(DEO) 및 상기 전류미러형 센스엠프(60)의 출력(SOM)이 입력되어 출력신호(COM)를 출력하는 익스쿨루시브 오아게이트(EXOR)와, 게이트에 상기 제어신호(ATDL)가, 드레인에 상기 익스쿨루시브 오아게이트(EXOR)의 출력(COM)이 입력되고, 소오스에 접지전압(VSS)이 연결된 엔모스 트랜지스터(MN72)로 구성된다.
상기 비교수단(70)의 또다른 실시예는 도 8b 에 도시된 바와 같이 상기 신호지연수단(50)의 출력(DEO) 및 상기 전류미러형 센스엠프(60)의 출력(SOM)이 입력되는 낸드게이트(NAND71) 및 노아게이트(NOR71)와, 상기 노아게이트(NOR71)의 출력이 반전되는 인버터(IN71)와, 상기 낸드게이트(NAND71)의 출력과 상기 인버터(IN71)의 출력이 입력되는 낸드게이트(NAND72)와, 외부전압(VCC)과 접지전압(VSS) 사이에 직렬로 연결되어 게이트에 각각 제어신호(ATDL)와 상기 낸드게이트(NAND72)의 출력이 입력되는 피모스 트랜지스터들(MP71',MP72') 및 게이트에 각각 상기 낸드게이트(NAND72)의 출력과 상기 제어신호(ATDL)의 반전된 신호가 입력되는 엔모스 트랜지스터들(MN71',MN72')과, 게이트에 상기 제어신호(ATDL)가 입력되고, 소오스에 접지전압(VSS)이, 드레인에 상기 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN1)의 드레인이 공통으로 연결되어 출력신호(COM)를 출력하는 엔모스 트랜지스터(MN73')로 구성된다. 여기서, 상기 제어신호(ATDL)은 상기 어드레스천이 검출신호(ATD)가 지연된 신호이다.
상기 펄스발생기(80)는 도 9 에 도시된 바와 같이 상기 비교수단(70)의 출력(COM)이 지연되는 지연수단(DE1)과, 상기 비교수단(70)의 출력과 상기 지연수단(DE1)의 출력이 입력되는 낸드게이트(NAND81)로 구성된다. 여기서, 상기 지연수단(DE1)은 홀수 개의 인버터(IN81-IN8n-1)로 구성된다.
상기 조합회로(90)는 도 10 에 도시된 바와 같이 상기 센스엠프 균등화신호(EQ) 및 상기 펄스발생기(80)의 출력(DLD)이 입력되는 낸드게이트(NAND91)와, 그 낸드게이트(NAND91)의 출력이 반전되어 래치 센스엠프 균등화신호(SAEQ)를 출력하는 인버터(IN91)와, 센스엠프 인에이블신호(EN) 및 상기 펄스발생기(80)의 출력(DLD)이 입력되는 낸드게이트(NAND92)와, 그 낸드게이트(NAND92)의 출력이 반전되어 래치 센스엠프 인에이블신호(SAEN)를 출력하는 인버터(IN92)로 구성된다.
이와 같이 구성된 본 발명의 반도체소자의 읽기회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 11 에 도시된 바와 같이 정상적인 어드레스신호(ADD0)만 입력되었을 경우의 동작을 설명하면 다음과 같다.
상기 어드레스신호(ADD0)가 디코더(10)에 입력되어 천이할 때, 어드레스천이 검출신호(ATD0)가 발생한다.
따라서, 상기 어드레스천이 검출신호(ATD0)에 의해 셀 억세스신호(CA0)가 발생하여 원하는 셀이 억세스 되므로, 정확한 출력데이타(DATA,DATAB)가 출력된다.
한편, 상기 어드레스천이 검출신호(ATD0)가 제어부(30)에 입력되어 센스엠프 제어신호, 즉 센스엠프 균등화신호(EQ) 및 센스엠프 인에이블신호(EN)가 출력된다. 상기 센스엠프 제어신호(EQ,EN)에 의해 래치 센스엠프(40) 및 전류미러형 센스엠프(60)는 균등하게 된 후, 인에이블되어, 상기 메모리 셀 어레이(20)에서 출력된 출력데이타(DATA,DATAB)의 값에 따라 각각의 출력신호(SO,SOM)를 출력한다.
이어서, 상기 신호지연수단(50)은 래치 센스엠프(40)의 출력(SO)의 타이밍을 전류미러형 센스엠프(60)의 출력(SOM)의 타이밍과 맞추기 위해 래치 센스엠프(40)의 출력(SO)을 지연시킨다.
또한, 비교수단(70)은 래치 센스엠프(40)의 출력(SO)의 지연된 신호(DEO)와 전류미러형 센스엠프(60)의 출력(SOM)이 입력되어 비교하게 된다. 여기서, 래치 센스엠프(40)의 출력(SO)의 지연된 신호(DEO)와 전류미러형 센스엠프(60)의 출력(SOM)이 같으므로, 상기 비교수단(70)의 출력(COM)은 로우레벨이 된다. 따라서, 펄스발생기(80)의 출력(DLD)은 하이레벨을 유지하므로, 래치 센스엠프(40)의 출력(SO)이 변함없이 계속 같은 신호가 출력된다.
둘째로, 도 12 에 도시된 바와 같이 정상적인 어드레스신호(ADD0)와 노이즈인 짧은 펄스신호(ADD1)가 입력되었을 경우의 동작은 다음과 같다.
상기 정상적인 어드레스신호(ADD0)가 입력된 후, 일정 시간이 지나 노이즈인 짧은 펄스신호(ADD1)가 디코더(10)에 입력되면, 정상적인 어드레스신호(ADD0)에 의해 어드레스천이 검출신호(ATD0)가 발생되지만, 노이즈인 짧은 펄스신호(ADD1)에 의해서는 어드레스천이 검출신호(ATD1)가 발생되지 않는다. 그러나, 노이즈인 짧은 펄스신호(ADD1)에 의해 원하는 셀 억세스신호(CA0)는 지연되어 센스엠프 제어신호(EQ,EN)와 맞지 않게 된다.
이러한 경우, 상기 래치 센스엠프(40)는 노이즈인 짧은 펄스신호(ADD1)에 의해 선택된 부정확한 셀 데이타를 감지하여 래치하고 있지만, 전류미러형 센스엠프(60)의 출력(SOM)은 다른 셀 데이타를 감지하여 래치하게 되므로 상기 래치 센스엠프(40)의 출력과 다르게 나타난다.
따라서, 상기 비교수단(70)의 출력(COM)이 하이레벨이 되고, 이에 따라, 상기 펄스발생기(80)에 의해 펄스신호(DLD)가 발생된다.
이어서, 상기 조합회로(90)는 상기 펄스신호(DLD)와 상기 제어부(30)에서 출력된 센스엠프 제어신호(EQ,EN)를 조합하여 래치 센스엠프 제어신호, 즉 래치 센스엠프 균등화신호(SAEQ) 및 래치 센스엠프 인에이블신호(SAEN)를 상기 래치 센스엠프(40)에 출력한다.
상기 래치 센스엠프(40)는 상기 래치 센스엠프 제어신호(SAEQ,SAEN)가 입력되어 균등화된 후, 디스에이블(disable) 되었다가 다시 인에이블 된다. 이때, 정확한 데이타가 데이타 라인에 실리게 되므로, 래치 센스엠프(40)는 정확한 데이타를 감지하여 출력하게 된다.
여기서, 래치 센스엠프(40)에 연결된 신호지연수단(50)은 래치 센스엠프(40)와 전류미러형 센스엠프(60) 사이의 출력 속도 차에 의한 오 동작을 막기 위한 것이고, 비교수단(70)을 제어하는 제어신호(ATDL)는 래치 센스엠프(40)와 전류미러형 센스엠프(60)의 출력이 완전히 셋업되어 정확한 비교를 보장하기 위한 신호이다.
따라서, 노이즈인 짧은 펄스신호(ADD1)가 입력되어 센스엠프 제어신호(EQ,EN)와 원하는 셀 억세스신호(CA0)가 맞지 않더라도 칩은 오 동작을 하지 않게 된다.
본 발명의 반도체소자의 읽기회로는, 노이즈 신호인 짧은 펄스신호(ADD1)가 입력되어, 래치 센스엠프(40)가 부정확한 데이타를 래치하게 되더라도, 래치 센스엠프(40)와 전류미러형 센스엠프(60)를 함께 사용하기 때문에 두 센스엠프의 출력을 조합하여 래치 센스엠프(40)를 제어하므로써, 칩이 정상적인 데이타를 읽을 수 있게 한다. 따라서, 빠른 래치 센스엠프의 특성을 살리면서 입력 노이즈에 대해 안정적으로 동작할 수 있는 효과가 있다.

Claims (16)

  1. 메모리 셀 어레이(20)에서 출력된 출력데이타(DATA,DATAB)가 입력되는 래치 센스엠프(40) 및 전류미러형 센스엠프(60)와, 상기 래치 센스엠프(40)의 출력(SO)이 지연되는 신호지연수단(50)과, 그 신호지연수단(50)의 출력(DEO)과 전류미러형 센스엠프(60)의 출력(SOM)이 비교되는 비교수단(70)과, 그 비교수단(70)의 출력(COM)이 입력되어 펄스신호(DLD)를 출력하는 펄스발생기(80)와, 상기 전류미러형 센스엠프(60)를 구동하는 센스엠프 제어신호를 출력하는 제어부(30)와, 상기 래치 센스엠프(40)를 구동하는 래치 센스엠프 제어신호를 출력하는 조합회로(60)를 포함하여 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  2. 제 1 항에 있어서, 상기 센스엠프 제어신호는 센스엠프 균등화신호(EQ)와 센스엠프 인에이블신호(EN)로 이루어진 것을 특징으로 하는 반도체소자의 읽기회로.
  3. 제 1 항에 있어서, 상기 래치 센스엠프 제어신호는 래치 센스엠프 균등화신호(SAEQ)와 래치 센스엠프 인에이블신호(SAEN)로 이루어진 것을 특징으로 하는 반도체소자의 읽기회로.
  4. 제 1 항에 있어서, 상기 래치 센스엠프(40)는 공통연결된 게이트에 래치 센스엠프 균등화신호(SAEQ)가 입력되고, 소오스에 외부전압(VCC)이 입력되는 피모스 트랜지스터들(MP41,MP42)과, 게이트가 상기 피모스 트랜지스터들(MP41,MP42)의 드레인에 각각 연결되고, 소오스에 외부전압(VCC)이 각각 입력된 피모스 트랜지스터들(MP43,MP44)과, 드레인이 상기 피모스 트랜지스터(MP43)의 드레인에 연결되고, 게이트가 상기 피모스 트랜지스터(MP41)의 드레인, 상기 피모스 트랜지스터(MP43)의 게이트 및 상기 피모스 트랜지스터(MP44)의 드레인에 공통연결된 엔모스 트랜지스터(MN41)와, 드레인이 상기 피모스 트랜지스터(MP44)의 드레인에 연결되고, 게이트가 상기 피모스트랜지스터(MP42)의 드레인, 상기 피모스트랜지스터(MP44)의 게이트, 상기 피모스트랜지스터(MP43)의 드레인 및 상기 엔모스 트랜지스터(MN41)의 드레인에 공통으로 연결된 엔모스 트랜지스터(MN42)와, 게이트에 출력데이타(DATA,DATAB)가 각각 입력되고, 드레인이 상기 엔모스 트랜지스터들(MN41,MN42)의 소오스에 각각 연결된 엔모스 트랜지스터들(MN43,MN44)과, 게이트에 상기 래치 센스엠프 인에이블신호(SAEN)가 입력되고, 드레인이 상기 엔모스 트랜지스터들(MN43,MN44)의 소오스에 공통연결되고, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN41)와, 입력이 상기 엔모스 트랜지스터(MN42)의 게이트에 연결되어 출력신호(SO)를 출력하는 인버터(IN41)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  5. 제 1 항에 있어서, 상기 전류미러형 센스엠프(60)는 게이트가 드레인과 연결되고, 소오스에 외부전압(VCC)이 입력되는 피모스 트랜지스터(MP61)와, 게이트가 상기 피모스 트랜지스터(MP61)의 게이트에 연결되고, 소오스에 외부전압(VCC)이 입력된 피모스 트랜지스터(MP62)와, 상기 센스엠프 균등화신호(EQ)를 반전시키는 인버터(IN61)와, 상기 센스엠프 균등화신호(EQ) 및 그의 반전된 신호에 의해 제어되고, 상기 피모스 트랜지스터들(MP61,MP62)의 드레인 사이에 연결된 전송게이트(TG61)와, 게이트에 출력데이타(DATA,DATAB)가 각각 입력되고, 상기 피모스 트랜지스터들(MP61,MP62)의 드레인에 각각 연결된 엔모스 트랜지스터들(MN61,MN62)과, 게이트에 센스엠프 인에이블신호(EN)가 입력되고, 드레인이 엔모스 트랜지스터들(MN61,MN62)의 소오스에, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN63)와, 입력이 상기 피모스 트랜지스터(MP62) 및 엔모스 트랜지스터(MN62)의 드레인에 공통연결되어 이를 순차반전시켜 출력신호(SOM)를 출력하는 인버터들(IN62,IN63)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  6. 제 1 항에 있어서, 상기 신호지연수단(50)은 직렬연결된 복수 개의 인버터(IN51-IN5n)와, 게이트에 각 인버터(IN51-IN5n)의 출력이 입력되고, 소스와 드레인이 공통으로 접지전압(VSS)에 연결된 복수 개의 엔모스 트랜지스터(MN51-MN5n)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  7. 제 1 항에 있어서, 상기 신호지연수단(50)은 직렬연결된 복수 개의 인버터(IN51'-IN5n')와, 게이트에 각 인버터(IN51'-IN5n')의 출력이 입력되고, 소스와 드레인이 공통으로 외부전압(VCC)에 연결된 복수 개의 피모스 트랜지스터(MP51'-MP5n')로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  8. 제 1 항에 있어서, 상기 비교수단(70)은 게이트에 제어신호(ATDL)가, 소오스에 외부전압(VCC)이 입력된 피모스 트랜지스터(MP71)와, 게이트에 상기 제어신호(ATDL)의 반전된 신호가 입력되고, 소오스가 접지전압(VSS)에 연결된 엔모스 트랜지스터(MN71)와, 입력으로 상기 피모스 트랜지스터(MP71)의 드레인 및 상기 엔모스 트랜지스터(MN71)의 드레인이 연결되고, 상기 신호지연수단(50)의 출력(DEO) 및 상기 전류미러형 센스엠프(60)의 출력(SOM)이 입력되어 출력신호(COM)를 출력하는 익스쿨루시브 오아게이트(EXOR)와, 게이트에 상기 제어신호(ATDL)가, 드레인에 상기 익스쿨루시브 오아게이트(EXOR)의 출력(COM)이 입력되고, 소오스에 접지전압(VSS)이 연결된 엔모스 트랜지스터(MN72)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  9. 제 1 항에 있어서, 상기 비교수단(70)은 상기 신호지연수단(50)의 출력(DEO) 및 상기 전류미러형 센스엠프(60)의 출력(SOM)이 입력되는 낸드게이트(NAND71) 및 노아게이트(NOR71)와, 상기 노아게이트(NOR71)의 출력이 반전되는 인버터(IN71)와, 상기 낸드게이트(NAND71)의 출력과 상기 인버터(IN71)의 출력이 입력되는 낸드게이트(NAND72)와, 외부전압(VCC)과 접지전압(VSS) 사이에 직렬로 연결되어 게이트에 각각 제어신호(ATDL)와 상기 낸드게이트(NAND72)의 출력이 입력되는 피모스 트랜지스터들(MP71',MP72') 및 게이트에 각각 상기 낸드게이트(NAND72)의 출력과 상기 제어신호(ATDL)의 반전된 신호가 입력되는 엔모스 트랜지스터들(MN71',MN72')과, 게이트에 상기 제어신호(ATDL)가 입력되고, 소오스에 접지전압(VSS)이, 드레인에 상기 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN1)의 드레인이 공통으로 연결되어 출력신호(COM)를 출력하는 엔모스 트랜지스터(MN73')로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 비교수단(70)은 상기 전류미러형 센스엠프(60)와 상기 신호지연수단(50)의 출력이 서로 같으면 로우레벨의 신호를, 같지 않으면 하이레벨의 신호를 각각 출력하는 것을 특징으로 하는 반도체소자의 읽기회로.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 제어신호(ATDL)는 상기 어드레스천이검출신호(ATD)를 지연시킨 신호인 것을 특징으로 하는 반도체소자의 읽기회로.
  12. 제 1 항에 있어서, 상기 펄스발생기(80)는 상기 비교수단(70)의 출력(COM)이 지연되는 지연수단(DE1)과, 상기 비교수단(70)의 출력과 상기 지연수단(DE1)의 출력이 입력되는 낸드게이트(NAND81)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  13. 제 12 항에 있어서, 상기 지연수단(DE1)은 홀수 개의 인버터(IN81-IN8n-1)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  14. 제 12 항에 있어서, 상기 펄스발생기(80)는 상기 비교수단(70)의 출력이 로우레벨일 경우에는 하이레벨의 출력을 유지하는 것을 특징으로 하는 반도체소자의 읽기회로.
  15. 제 1 항에 있어서, 상기 조합회로(90)는 상기 센스엠프 균등화신호(EQ) 및 상기 펄스발생기(80)의 출력(DLD)이 입력되는 낸드게이트(NAND91)와, 그 낸드게이트(NAND91)의 출력이 반전되어 래치 센스엠프 균등화신호(SAEQ)를 출력하는 인버터(IN91)와, 센스엠프 인에이블신호(EN) 및 상기 펄스발생기(80)의 출력(DLD)이 입력되는 낸드게이트(NAND92)와, 그 낸드게이트(NAND92)의 출력이 반전되어 래치 센스엠프 인에이블신호(SAEN)를 출력하는 인버터(IN92)로 구성된 것을 특징으로 하는 반도체소자의 읽기회로.
  16. 제 1 항에 있어서, 상기 조합회로(90)는 상기 펄스발생기(80)의 출력이 하이레벨일 경우에는 상기 센스엠프 제어신호를 그대로 출력하고, 로우레벨일 경우에는 상기 펄스 발생기(80)의 출력신호(DLD)를 그대로 출력하는 것을 특징으로 하는 반도체소자의 읽기회로.
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