KR20040050534A - 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법 - Google Patents

반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법 Download PDF

Info

Publication number
KR20040050534A
KR20040050534A KR1020020078387A KR20020078387A KR20040050534A KR 20040050534 A KR20040050534 A KR 20040050534A KR 1020020078387 A KR1020020078387 A KR 1020020078387A KR 20020078387 A KR20020078387 A KR 20020078387A KR 20040050534 A KR20040050534 A KR 20040050534A
Authority
KR
South Korea
Prior art keywords
data input
precharge
level
output line
output
Prior art date
Application number
KR1020020078387A
Other languages
English (en)
Inventor
이승훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020078387A priority Critical patent/KR20040050534A/ko
Publication of KR20040050534A publication Critical patent/KR20040050534A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

데이터 입출력라인 쌍에 대한 프리차지 시간을 감소시켜 반도체 메모리장치의 데이터 입출력 속도를 향상시킬 수 있는 데이터 입출력라인 프리차지 회로 및 프리차지 방법이 개시된다. 상기 데이터 입출력라인 프리차지 회로는, 반도체 메모리장치의 프리차지 구간동안 데이터 입출력라인 쌍의 레벨이 소정의 기준레벨보다 낮은지 높은지를 비교하는 비교회로, 상기 비교회로의 출력신호들이 제1논리상태일 때는 상기 데이터 입출력라인 쌍을 외부 전원전압 레벨로 프리차지하는 제1프리차지 부, 및 상기 비교회로의 출력신호들이 제2논리상태일 때는 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 제2프리차지 부를 구비하는 것을 특징으로 한다. 상기 소정의 기준레벨은 상기 외부 전원전압 레벨보다 낮은 레벨을 갖는다.

Description

반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및 프리차지 방법{Circuit and method for precharging data input/output line of semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및 프리차지 방법에 관한 것이다.
반도체 메모리장치의 동작속도가 고속화됨에 따라 데이터 입출력에 대한 고속화 요구가 증가하고 있다. 데이터 입출력을 고속화하기 위해 여러 가지 방법들이 개발되고 있으며 그중의 하나가 데이터 입출력라인 쌍을 빠른 속도로 디벨럽(Develop)시키고 빠른 속도로 프리차지시키는 것이다.
다시말해 데이터 입출력라인 쌍을 디벨럽시키는 시간과 데이터 입출력라인 쌍을 프리차지시키는 시간을 합한 시간에 의해 데이터 입출력 속도가 결정된다. 따라서 데이터 입출력라인 쌍에 대한 프리차지 시간을 줄이면 데이터 입출력 속도가 향상된다.
도 1은 종래의 데이터 입출력라인 프리차지 회로를 나타내는 도면이고 도 2는 도 1의 종래의 프리차지 회로의 동작 타이밍도이다. 도 1을 참조하면, 데이터 입출력라인 쌍(IO,IOB)은 칼럼선택 신호(CSL)에 의해 제어되는 칼럼선택 트랜지스터 쌍(N1,N2)을 통해 메모리셀 어레이(10)에 연결되고 데이터 입출력라인 쌍(IO,IOB)에 프리차지 회로(12)가 연결된다.
도 2의 타이밍도에 도시된 바와 같이, 종래의 프리차지 회로(12)는 데이터 입출력라인 쌍에 대한 디벨럽 시간(T0) 후에, 프리차지 구간동안 즉 프리차지 신호(PCH)가 논리"로우"일 때 데이터 입출력라인 쌍(IO, IOB)을 외부 전원전압 레벨(EVC)로 프리차지 및 등화시킨다.
그런데 상기 종래의 데이터 입출력라인 프리차지 회로는 데이터 입출력라인 쌍에 대한 프리차지 시간을 만족스러울 만큼 감소시키지 못하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 데이터 입출력라인 쌍에 대한 프리차지 시간을 감소시켜 반도체 메모리장치의 데이터 입출력 속도를 향상시킬 수 있는 데이터 입출력라인 프리차지 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 데이터 입출력라인 쌍에 대한 프리차지 시간을 감소시켜 반도체 메모리장치의 데이터 입출력 속도를 향상시킬 수 있는 데이터 입출력라인 프리차지 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 데이터 입출력라인 프리차지 회로를 나타내는 도면이다.
도 2는 도 1의 종래의 프리차지 회로의 동작 타이밍도이다.
도 3은 본 발명의 제1실시예에 따른 데이터 입출력라인 프리차지 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 비교기의 회로도이다.
도 5는 도 3의 본 발명의 제1실시예에 따른 데이터 입출력라인 프리차지 회로의 동작 타이밍도이다.
도 6은 본 발명의 제2실시예에 따른 데이터 입출력라인 프리차지 회로를 나타내는 도면이다.
도 7은 도 6의 본 발명의 제2실시예에 따른 데이터 입출력라인 프리차지 회로의 동작 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 데이터 입출력라인 프리차지 회로는, 반도체 메모리장치의 프리차지 구간동안 데이터 입출력라인 쌍의 레벨이 소정의 기준레벨보다 낮은지 높은지를 비교하는 비교회로, 상기 비교회로의 출력신호들이 제1논리상태일 때는 상기 데이터 입출력라인 쌍을 외부 전원전압 레벨로 프리차지하는 제1프리차지 부, 및 상기 비교회로의 출력신호들이 제2논리상태일 때는 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 제2프리차지 부를 구비하는 것을 특징으로 한다.
상기 본 발명의 일실시예에 따른 데이터 입출력라인 프리차지 회로는, 상기소정의 기준레벨을 발생하는 기준레벨 발생회로, 상기 비교회로의 출력신호들을 반전시켜 상기 제2프리차지 부로 제공하는 반전부, 및 상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 승압전압 발생회로를 더 구비한다.
상기 소정의 기준레벨은 상기 외부 전원전압 레벨보다 낮은 레벨을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 입출력라인 프리차지 회로는, 반도체 메모리장치의 프리차지 구간동안 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 프리차지 부, 및 상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 승압전압 발생회로를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 데이터 입출력라인 프리차지 방법은, 반도체 메모리장치의 프리차지 구간동안 데이터 입출력라인 쌍의 레벨이 소정의 기준레벨보다 낮은지 높은지를 비교하는 단계, 상기 비교결과 상기 데이터 입출력라인 쌍의 레벨이 상기 기준레벨보다 낮을 때에는 상기 데이터 입출력라인 쌍을 외부 전원전압 레벨로 프리차지하는 단계, 및 상기 비교결과 상기 데이터 입출력라인 쌍의 레벨이 상기 기준레벨보다 높을 때에는 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명의 일실시예에 따른 데이터 입출력라인 프리차지 방법은, 상기 소정의 기준레벨을 발생하는 단계 및 상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 단계를 더 구비한다.
상기 소정의 기준레벨은 상기 외부 전원전압 레벨보다 낮은 레벨을 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 입출력라인 프리차지 방법은, 외부 전원전압을 수신하여 상기 외부 전원전압 레벨보다 높은 소정의 승압전압을 발생하는 단계, 및 반도체 메모리장치의 프리차지 구간동안 상기 데이터 입출력라인 쌍을 상기 승압전압 레벨로 프리차지하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 데이터 입출력라인 프리차지 회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 데이터 입출력라인 프리차지 회로는, 비교회로(31), 제1프리차지 부(32), 제2프리차지 부(33), 기준레벨 발생회로(34), 및 반전부(35)를 구비한다.
데이터 입출력라인 쌍(IO,IOB)은 칼럼선택 신호(CSL)에 의해 제어되는 칼럼선택 트랜지스터 쌍(N31,N32)을 통해 메모리셀 어레이(30)에 연결된다. 데이터 입출력라인 쌍(IO,IOB)은 반도체 메모리장치의 기입동작시 외부에서 인가되는 데이터를 메모리셀 어레이(30)로 전달하고 반도체 메모리장치의 독출동작시 메모리셀 어레이(30)로부터 독출된 데이터를 외부로 전달한다.
비교회로(31)는 반도체 메모리장치의 프리차지 구간동안 데이터 입출력라인 쌍(IO,IOB)의 레벨이 소정의 기준레벨(VREF)보다 낮은지 높은지를 비교한다. 제1프리차지 부(32)는 비교회로(31)의 출력신호들이 논리"로우"일 때는 즉 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 낮을 때에는 데이터 입출력라인 쌍(IO,IOB)을 외부 전원전압 레벨(EVC)로 프리차지한다. 제2프리차지 부(33)는 비교회로(31)의 출력신호들이 논리"하이"일 때는 즉 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 높을 때에는 데이터 입출력라인 쌍(IO,IOB)을 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨(VPP)로 프리차지한다.
승압전압 레벨(VPP)은 일반적인 승압전압 발생회로(미도시)에 의해 발생되며 승압전압 발생회로는 외부 전원전압(EVC)을 수신하여 승압전압(VPP)을 발생한다. 기준레벨 발생회로(34)는 소정의 기준레벨(VREF)을 발생하고 기준레벨(VREF)은 외부 전원전압 레벨(EVC)보다 낮은 레벨을 갖는다. 여기에서 기준레벨 발생회로(34)는 소오스에 외부 전원전압(EVC)이 인가되고 게이트와 드레인이 공통 연결된 하나의 피모스 트랜지스터(341)로 구성된 경우가 도시되어 있다. 따라서 이러한 경우에는 기준레벨(VREF)는 외부 전원전압 레벨(EVC)에서 피모스 트랜지스터(341)의 문턱전압을 뺀 값이 된다. 반전부(35)는 레벨 쉬프터들(351,352)을 포함하며 비교회로(31)의 출력신호들을 반전시켜 제2프리차지 부(33)로 제공한다.
좀더 상세하게는 비교회로(31)는 제1비교기(311)와 제2비교기(312)를 포함한다. 제1비교기(311)는 데이터 입출력라인(IO)의 레벨과 기준레벨(VREF)을 비교하여 데이터 입출력라인(IO)의 레벨이 기준레벨(VREF)보다 낮을 때에는 출력신호를 논리"로우"로 만들고 높을 때에는 출력신호를 논리"하이"로 만든다. 제2비교기(312)는 데이터 입출력라인의 상보라인(IOB)의 레벨과 기준레벨(VREF)을 비교하여 상보라인(IOB)의 레벨이 기준레벨(VREF)보다 낮을 때에는 출력신호를 논리"로우"로 만들고 높을 때에는 출력신호를 논리"하이"로 만든다.
제1프리차지 부(32)는 피모스 트랜지스터들(321-325)을 포함하여 구성된다. 피모스 트랜지스터(321)는 소오스에 외부 전원전압(EVC)이 인가되고 게이트에 프리차지 신호(PCH)가 인가된다. 피모스 트랜지스터(322)는 소오스에 피모스 트랜지스터(321)의 드레인이 연결되고 게이트에 제1비교기(311)의 출력신호가 인가되며 드레인에 데이터 입출력라인(IO)이 연결된다.
피모스 트랜지스터(323)는 소오스에 외부 전원전압(EVC)이 인가되고 게이트에 프리차지 신호(PCH)가 인가된다. 피모스 트랜지스터(324)는 소오스에 피모스 트랜지스터(323)의 드레인이 연결되고 게이트에 제2비교기(312)의 출력신호가 인가되며 드레인에 데이터 입출력라인의 상보라인(IOB)이 연결된다. 피모스 트랜지스터(325)는 등화 트랜지스터로서 데이터 입출력라인(IO)과 데이터 입출력라인의 상보라인(IOB) 사이에 연결되고 게이트에 프리차지 신호(PCH)가 인가된다. 프리차지 신호(PCH)는 반도체 메모리장치의 프리차지 구간동안 논리"로우"로 활성화되는 신호이다.
제2프리차지 부(33)는 피모스 트랜지스터들(331-335)을 포함하여 구성된다.피모스 트랜지스터(331)는 소오스에 승압전압(VPP)이 인가되고 게이트에 프리차지 신호(PCH)가 인가된다. 피모스 트랜지스터(332)는 소오스에 피모스 트랜지스터(331)의 드레인이 연결되고 게이트에 제1비교기(311)의 출력신호의 반전신호, 즉 레벨 쉬프터(351)의 출력신호가 인가되며 드레인에 데이터 입출력라인(IO)이 연결된다.
피모스 트랜지스터(333)는 소오스에 승압전압(VPP)이 인가되고 게이트에 프리차지 신호(PCH)가 인가된다. 피모스 트랜지스터(334)는 소오스에 피모스 트랜지스터(333)의 드레인이 연결되고 게이트에 제2비교기(312)의 출력신호의 반전신호, 즉 레벨 쉬프터(352)의 출력신호가 인가되며 드레인에 데이터 입출력라인의 상보라인(IOB)이 연결된다. 피모스 트랜지스터(335)는 등화 트랜지스터로서 데이터 입출력라인(IO)과 데이터 입출력라인의 상보라인(IOB) 사이에 연결되고 게이트에 프리차지 신호(PCH)가 인가된다.
도 4는 도 3에 도시된 비교기(311,312)의 회로도이다.
도 4를 참조하면, 비교기는 차동증폭부(41), 반전부(43), 및 풀다운 트랜지스터(45)를 구비한다. 차동증폭부(41)는 피모스 트랜지스터들(411,412,413) 및 엔모스 트랜지스터들(414,415)을 포함하여 구성되며 기준레벨(VREF)과 입력신호(IN)를 차동증폭하여 출력한다. 반전부(43)는 피모스 트랜지스터들(431,432) 및 엔모스 트랜지스터(433)를 포함하여 구성되며 차동증폭부(41)의 출력신호를 반전시켜 출력한다.
풀다운 트랜지스터(45)는 프리차지 구간동안에는 즉 프리차지 신호(PCH)가논리"로우"일 때는 턴오프되고 프리차지이외의 구간동안에는 즉 프리차지 신호(PCH)가 논리"하이"일 때는 턴온되어 출력신호(OUT)를 접지전압(VSS) 레벨로 풀다운시킨다.
도 5는 도 3의 본 발명의 제1실시예에 따른 데이터 입출력라인 프리차지 회로의 동작 타이밍도이다. 이하 도 5의 타이밍도를 참조하여 제1실시예에 따른 데이터 입출력라인 프리차지 회로의 동작 및 프리차지 방법이 좀더 설명된다.
먼저 프리차지 동작구간에서는 프리차지 신호(PCH)가 논리"로우"가 되고 이에 따라 제1프리차지 회로(32)의 피모스 트랜지스터들(321,323,325)이 턴온되고 제2프리차지 회로(33)의 피모스 트랜지스터들(331,333,335)이 턴온된다. 데이터 입출력라인 쌍에 대한 디벨럽 시간(T0) 후에, T1 구간동안에는 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 낮으므로 비교기들(311,312)의 출력신호들이 논리"로우"가 된다. 이에 따라 제1프리차지 회로(32)의 피모스 트랜지스터들(322,324)은 턴온되고 제2프리차지 회로(33)의 피모스 트랜지스터들(332,334)은 턴오프되며 그 결과 데이터 입출력라인 쌍(IO,IOB)이 외부 전원전압 레벨(EVC)로 프리차지된다.
다음에 T2 구간동안에는 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 높으므로 비교기들(311,312)의 출력신호들이 논리"하이"가 된다. 이에 따라 제1프리차지 회로(32)의 피모스 트랜지스터들(322,324)은 턴오프되고 제2프리차지 회로(33)의 피모스 트랜지스터들(332,334)은 턴온되며 그 결과 데이터 입출력라인 쌍(IO,IOB)이 승압전압 레벨(VPP)로 프리차지된다.
이상에서와 같이 본 발명의 제1실시예에 따른 프리차지 회로는, 먼저 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 낮을 때에는(T1 구간) 데이터 입출력라인 쌍(IO,IOB)을 외부 전원전압 레벨(EVC)로 프리차지하고 다음에 데이터 입출력라인 쌍(IO,IOB)의 레벨이 기준레벨(VREF)보다 높아지면(T2 구간) 데이터 입출력라인 쌍(IO,IOB)을 외부 전원전압 레벨(EVC)보다 높은 승압전압 레벨(VPP)로 프리차지한다.
따라서 외부 전원전압(EVC)으로만 데이터 입출력라인 쌍(IO,IOB)을 프리차지 하던 종래기술에 비하여 데이터 입출력라인 쌍에 대한 프리차지 시간이 감소되며 그 결과 반도체 메모리장치의 데이터 입출력 속도가 향상된다.
도 6은 본 발명의 제2실시예에 따른 데이터 입출력라인 프리차지 회로를 나타내는 도면이고 도 7은 도 6의 본 발명의 제2실시예에 따른 데이터 입출력라인 프리차지 회로의 동작 타이밍도이다.
도 6을 참조하면, 본 발명의 제2실시예에 따른 데이터 입출력라인 프리차지 회로(62)는 피모스 트랜지스터들(621-623)을 포함하여 구성된다.
피모스 트랜지스터(621)는 소오스에 승압전압(VPP)이 인가되고 게이트에 프리차지 신호(PCH)가 인가되며 드레인에 데이터 입출력라인(IO)이 연결된다. 피모스 트랜지스터(622)는 소오스에 승압전압(VPP)이 인가되고 게이트에 프리차지 신호(PCH)가 인가되며 드레인에 데이터 입출력라인의 상보라인(IOB)이 연결된다. 피모스 트랜지스터(623)는 데이터 입출력라인(IO)과 데이터 입출력라인의 상보라인(IOB) 사이에 연결되고 게이트에 프리차지 신호(PCH)가 인가된다.
제2실시예에 따른 데이터 입출력라인 프리차지 회로(62)에서는, 반도체 메모리장치의 프리차지 구간동안 즉 프리차지 신호(PCH)가 논리"로우"일 때 피모스 트랜지스터들(621-623)이 모두 턴온되어 T1 구간동안 데이터 입출력라인 쌍(IO,IOB)이 외부 전원전압 레벨(EVC)보다 높은 승압전압 레벨(VPP)로 프리차지된다.
따라서 외부 전원전압(EVC)으로 데이터 입출력라인 쌍(IO,IOB)을 프리차지 하던 종래기술에 비하여 데이터 입출력라인 쌍에 대한 프리차지 시간이 감소되며 그 결과 반도체 메모리장치의 데이터 입출력 속도가 향상된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 입출력라인 프리차지 회로 및 프리차지 방법은 데이터 입출력라인 쌍에 대한 프리차지 시간을 감소시켜 반도체 메모리장치의 데이터 입출력 속도를 향상시키는 장점이 있다.

Claims (15)

  1. 반도체 메모리장치에서 기입동작시 외부에서 인가되는 데이터를 메모리셀 어레이로 전달하고 독출동작시 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 전달하는 데이터 입출력라인 쌍을 프리차지하는 프리차지 회로에 있어서,
    상기 반도체 메모리장치의 프리차지 구간동안 상기 데이터 입출력라인 쌍의 레벨이 소정의 기준레벨보다 낮은지 높은지를 비교하는 비교회로;
    상기 비교회로의 출력신호들이 제1논리상태일 때는 상기 데이터 입출력라인 쌍을 외부 전원전압 레벨로 프리차지하는 제1프리차지 부; 및
    상기 비교회로의 출력신호들이 제2논리상태일 때는 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 제2프리차지 부를 구비하는 것을 특징으로 하는 프리차지 회로.
  2. 제1항에 있어서,
    상기 소정의 기준레벨을 발생하는 기준레벨 발생회로를 더 구비하는 것을 특징으로 하는 프리차지 회로.
  3. 제1항 또는 제2항에 있어서, 상기 소정의 기준레벨은 상기 외부 전원전압 레벨보다 낮은 것을 특징으로 하는 프리차지 회로.
  4. 제1항에 있어서,
    상기 비교회로의 출력신호들을 반전시켜 상기 제2프리차지 부로 제공하는 반전부를 더 구비하는 것을 특징으로 하는 프리차지 회로.
  5. 제1항에 있어서,
    상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 승압전압 발생회로를 더 구비하는 것을 특징으로 하는 프리차지 회로.
  6. 제1항에 있어서, 상기 비교회로는,
    상기 데이터 입출력라인의 레벨과 상기 기준레벨을 비교하여 상기 데이터 입출력라인의 레벨이 상기 기준레벨보다 낮을 때에는 출력신호를 상기 제1논리상태로 만들고 높을 때에는 상기 제2논리상태로 만드는 제1비교기; 및
    상기 데이터 입출력라인의 상보라인의 레벨과 상기 기준레벨을 비교하여 상기 상보라인의 레벨이 상기 기준레벨보다 낮을 때에는 출력신호를 상기 제1논리상태로 만들고 높을 때에는 상기 제2논리상태로 만드는 제2비교기를 구비하는 것을 특징으로 하는 프리차지 회로.
  7. 제6항에 있어서, 상기 제1프리차지 부는,
    소오스에 상기 외부 전원전압이 인가되고 게이트에 프리차지 신호가 인가되는 제1모스 트랜지스터;
    소오스에 상기 제1모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제1비교기의 출력신호가 인가되며 드레인에 상기 데이터 입출력라인이 연결되는 제2모스 트랜지스터;
    소오스에 상기 외부 전원전압이 인가되고 게이트에 상기 프리차지 신호가 인가되는 제3모스 트랜지스터;
    소오스에 상기 제3모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제2비교기의 출력신호가 인가되며 드레인에 상기 데이터 입출력라인의 상보라인이 연결되는 제4모스 트랜지스터; 및
    상기 데이터 입출력라인과 상기 데이터 입출력라인의 상보라인 사이에 연결되고 게이트에 상기 프리차지 신호가 인가되는 제5모스 트랜지스터를 구비하는 것을 특징으로 하는 프리차지 회로.
  8. 제6항에 있어서, 상기 제2프리차지 부는,
    소오스에 상기 승압전압이 인가되고 게이트에 프리차지 신호가 인가되는 제1모스 트랜지스터;
    소오스에 상기 제1모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제1비교기의 출력신호의 반전신호가 인가되며 드레인에 상기 데이터 입출력라인이 연결되는 제2모스 트랜지스터;
    소오스에 상기 승압전압이 인가되고 게이트에 상기 프리차지 신호가 인가되는 제3모스 트랜지스터;
    소오스에 상기 제3모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제2비교기의 출력신호의 반전신호가 인가되며 드레인에 상기 데이터 입출력라인의 상보라인이 연결되는 제4모스 트랜지스터; 및
    상기 데이터 입출력라인과 상기 데이터 입출력라인의 상보라인 사이에 연결되고 게이트에 상기 프리차지 신호가 인가되는 제5모스 트랜지스터를 구비하는 것을 특징으로 하는 프리차지 회로.
  9. 반도체 메모리장치에서 기입동작시 외부에서 인가되는 데이터를 메모리셀 어레이로 전달하고 독출동작시 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 전달하는 데이터 입출력라인 쌍을 프리차지하는 프리차지 회로에 있어서,
    상기 반도체 메모리장치의 프리차지 구간동안 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 프리차지 부; 및
    상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 승압전압 발생회로를 구비하는 것을 특징으로 하는 프리차지 회로.
  10. 제9항에 있어서, 상기 프리차지 부는,
    소오스에 상기 승압전압이 인가되고 게이트에 프리차지 신호가 인가되며 드레인에 상기 데이터 입출력라인이 연결되는 제1모스 트랜지스터;
    소오스에 상기 승압전압이 인가되고 게이트에 프리차지 신호가 인가되며 드레인에 상기 데이터 입출력라인의 상보라인이 연결되는 제2모스 트랜지스터; 및
    상기 데이터 입출력라인과 상기 데이터 입출력라인의 상보라인 사이에 연결되고 게이트에 상기 프리차지 신호가 인가되는 제3모스 트랜지스터를 구비하는 것을 특징으로 하는 프리차지 회로.
  11. 반도체 메모리장치에서 기입동작시 외부에서 인가되는 데이터를 메모리셀 어레이로 전달하고 독출동작시 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 전달하는 데이터 입출력라인 쌍을 프리차지하는 방법에 있어서,
    상기 반도체 메모리장치의 프리차지 구간동안 상기 데이터 입출력라인 쌍의 레벨이 소정의 기준레벨보다 낮은지 높은지를 비교하는 단계;
    상기 비교결과 상기 데이터 입출력라인 쌍의 레벨이 상기 기준레벨보다 낮을 때에는 상기 데이터 입출력라인 쌍을 외부 전원전압 레벨로 프리차지하는 단계; 및
    상기 비교결과 상기 데이터 입출력라인 쌍의 레벨이 상기 기준레벨보다 높을 때에는 상기 데이터 입출력라인 쌍을 상기 외부 전원전압 레벨보다 높은 소정의 승압전압 레벨로 프리차지하는 단계를 구비하는 것을 특징으로 하는 프리차지 방법.
  12. 제11항에 있어서,
    상기 소정의 기준레벨을 발생하는 단계를 더 구비하는 것을 특징으로 하는 프리차지 방법.
  13. 제11항 또는 제12항에 있어서, 상기 소정의 기준레벨은 상기 외부 전원전압 레벨보다 낮은 것을 특징으로 하는 프리차지 방법.
  14. 제11항에 있어서,
    상기 외부 전원전압을 수신하여 상기 승압전압을 발생하는 단계를 더 구비하는 것을 특징으로 하는 프리차지 방법.
  15. 반도체 메모리장치에서 기입동작시 외부에서 인가되는 데이터를 메모리셀 어레이로 전달하고 독출동작시 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 전달하는 데이터 입출력라인 쌍을 프리차지하는 방법에 있어서,
    외부 전원전압을 수신하여 상기 외부 전원전압 레벨보다 높은 소정의 승압전압을 발생하는 단계; 및
    상기 반도체 메모리장치의 프리차지 구간동안 상기 데이터 입출력라인 쌍을 상기 승압전압 레벨로 프리차지하는 단계를 구비하는 것을 특징으로 하는 프리차지 방법.
KR1020020078387A 2002-12-10 2002-12-10 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법 KR20040050534A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020078387A KR20040050534A (ko) 2002-12-10 2002-12-10 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020078387A KR20040050534A (ko) 2002-12-10 2002-12-10 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법

Publications (1)

Publication Number Publication Date
KR20040050534A true KR20040050534A (ko) 2004-06-16

Family

ID=37344711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020078387A KR20040050534A (ko) 2002-12-10 2002-12-10 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법

Country Status (1)

Country Link
KR (1) KR20040050534A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762905B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
KR100762906B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
US7391644B2 (en) 2005-11-30 2008-06-24 Samsung Electronics Co., Ltd. Phase-changeable memory device and read method thereof
US7539064B2 (en) 2006-05-10 2009-05-26 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus
US7668007B2 (en) 2005-11-30 2010-02-23 Samsung Electronics Co., Ltd. Memory system including a resistance variable memory device
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391644B2 (en) 2005-11-30 2008-06-24 Samsung Electronics Co., Ltd. Phase-changeable memory device and read method thereof
US7668007B2 (en) 2005-11-30 2010-02-23 Samsung Electronics Co., Ltd. Memory system including a resistance variable memory device
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US7539064B2 (en) 2006-05-10 2009-05-26 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus
KR100762905B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
KR100762906B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
US7525857B2 (en) 2006-06-30 2009-04-28 Hynix Semiconductor Inc. Input/output line precharge circuit and semiconductor memory device including input/output line precharge circuit

Similar Documents

Publication Publication Date Title
KR100396897B1 (ko) 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법
KR960011206B1 (ko) 반도체메모리장치의 워드라인구동회로
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
KR100406548B1 (ko) 반도체메모리장치의 비트라인프리차지 회로 및 방법
JPH07130175A (ja) 半導体記憶装置
US8354863B2 (en) Control signal generation circuit and sense amplifier circuit using the same
US7161860B2 (en) Local input/output line precharge circuit of semiconductor memory device
US20050122792A1 (en) Method and apparatus for enhanced sensing of low voltage memory
KR0167295B1 (ko) 저전력용 센스앰프회로
US7539064B2 (en) Precharge circuit of semiconductor memory apparatus
US5677886A (en) Sense amplifier circuit in semiconductor memory device
KR20000020558A (ko) 반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리
KR100319597B1 (ko) 반도체메모리의독출회로
US5841718A (en) Use of voltage equalization in signal-sensing circuits
KR100259338B1 (ko) 반도체소자의 읽기회로
KR20040050534A (ko) 반도체 메모리장치의 데이터 입출력라인 프리차지 회로 및프리차지 방법
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
US6127878A (en) Driver circuit with negative lower power rail
KR100483026B1 (ko) 반도체 메모리 장치
KR20000074505A (ko) 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치
KR100764384B1 (ko) 비트라인 이퀄라이징 구동 장치
KR100239885B1 (ko) Sram 장치의 비트라인 프리챠지 회로
KR100335269B1 (ko) 워드라인구동장치
KR100691017B1 (ko) 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법
KR100224789B1 (ko) 고전위 발생 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination