KR920020498A - 내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram장치 - Google Patents

내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram장치 Download PDF

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Abstract

내용 없음

Description

내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 DRAM장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 DRAM장치의 회로 배열을 도시하는 블럭도,
제2도는 제1도에 도시된 DRAM장치에 채택된 분주회로의 배열을 도시하는 블럭도.

Claims (5)

  1. 표준 동작 모드와 오토리프레싱 동작 모드를 갖는 DRAM장치에 있어서, a) 행렬로 배열되어 있는 다수의 메모리 셀(M11 내지 Mnm); b) 상기 표준 모드에서 판독 싸이클과 기입 싸이클을 지원하기 위해 동작하고, 상기 오토리프레싱 동작 모드에서 셀프-리프레싱 싸이클을 실행하기 위해 내부 행 어드레스 스트로브 신호(IRAS)에 응답하는 주변 회로 (3), 및 c) 지정된 순서로 순차적으로 활성 레벨로 쉬프트된 외부 행 어드레스 신호(RAS)뿐만 아니라 외부 열 어드레스 신호(CAS)에 응답하고, 상기 주변 회로들이 상기 셀프-리프레싱 싸이클을 반복하도록 하기 위한 상기 내부 행 어드레스 스트로브 신호를 주기적으로 발생시키기 위해 동작하는 오토리프레싱 유니트(4)를 포함하는 것을 특징으로 하는 DRAM장치.
  2. 제1항에 있어서, 상기 외부 열 어드레스 스트로브 신호가 상기 내부 행 어드레스 스트로브 신호를 발생시키기 전에 불활성 레벨로 복귀되면 계속해서 상기 오토리프레싱 모드를 유지하기 위하여 상기 오토리프레싱 유니트는 상기 외부 열 어드레스 스트로브 신호에 기초하여 내부 열 어드레스 스트로브 신호(ICAS)을 발생시키는 것을 특징으로 하는 DRAM장치.
  3. 제2항에 있어서, 상기 오토리프레싱 유니트(4)가 c-1) 상기 오토리프레싱 모드에 들어갈 때 제1 제어 신호(CTL1)을 발생시키도록 동작하는 타이머 제어회로 (4h) c-2) 상기 제1제어신호에 응답하고 기본 클럭 신호(CLK0)을 발생시키는 펄스 발진회로(4e), c-3) 상기 제1제어신호로 활성화되고, 상기 기본 클럭 신호를 기초로 하여 펄스 폭이 서로 다른 제1, 제2 및 제3 클럭신호 (CLK1/CLK2/CLK/3)을 발생시키는 분주회로(4f) c-4) 제1또는 제3클럭 신호(CLK1/CLK3)을 선택하기 위하여 제2제어신호(CTL2)에 응답하고 제3제어신호(CTL3)을 발생시키는 타이머(4g), c-5) 상기 주변 회로들에서 수행된 감지 증폭의 완료를 나타내는 종료 신호(FNS)뿐만 아니라 상기 제1 및 제3제어신호가 공급되고, 제4제어신호(CTL4)를 발생시키는 셀프-리프레쉬 제어회로(4d), c-6) 상기 외부 행 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 어드레스 스트로브 신호와 제5 제어 신호(CTL5)를 발생시키는 내부 행 어드레스 스트로브 발생회로(4a), c-7) 상기 외부 열 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 열 어드레스 스트로브 신호를 발생시키는 내부 열 어드레스 스트로브 발생회로 (4b) 및 c-8) 상기 내부 열 어드레스 스트로브 신호가 공급되고, 제8제어신호(CTL8)을 발생시키고, 이 제8제어신호는 상기 주변 회로들에 공급되고, 상기 타이머 제어회로는 상기 제5 및 제8제어 신호들이 둘다 있을 때 상기 오토리프레싱 모드를 분별하는 CBR카운터 제어회로(4c)를 포함하는 것을 특징으로 하는 DRAM장치.
  4. 제2항에 있어서, 상기 오토리프레싱 유니트가 c-1) 상기 오토리프레싱 모드에 들어가서 제1 제어신호 (CTL1)을 발생시키기 위해 동작하는 타이머 제어회로(4h), c-2) 상기 제1제어신호에 응답하고, 기본 클럭 신호(CLK0)을 발생시키는 펄스 발진회로(4e), c-3) 상기 제1제어신호로 활성화되고, 상기 기본 클럭 신호를 기초로하여 펄스 폭이 서로 다른 제1, 제2 및 제3클럭신호(CLK1/CLK2/CLK3)을 발생시키는 분주회로(4f), c-4) 제1또는 제3클럭 신호(CLK1/CLK3)을 선택하기 위하여 제2제어신호(CTL2)에 응답하고 제3 제어신호(CTL3)을 발생시키는 타이머(4g), c-5) 상기 제1 및 제3제어신호, 상기 주변 회로들에서 수행된 감지 증폭의 완료를 나타내는 종료 신호(FNS) 및 상기 외부 열 및 행 어드레스 스트로브 신호전에 외부 기입 가능 신호(WE)의 쉬프트를 나타내는 제9제어신호(CTL9)가 공급되고, 제4제어신호(CTL4)를 발생시키는 셀프-리프레쉬 제어회로(4d), c-6) 상기 외부 행 어드레스 스트로브 신호와 상기 제4 제어신호가 공급되고, 내부 어드레스 스트로브 신호와 제5 제어 신호(CTL5)를 발생시키는 내부 행 어드레스 스트로브 발생회로(4a), c-7) 상기 외부 열 어드레스 스트로브 신호와 상기 제4 제어 신호가 공급되고, 내부 열 어드레스 스트로브 신호를 발생시키는 내부 열 어드레스 스트로브 발생회로(4b) 및 c-8) 상기 내부 열 어드레스 스트로브 신호가 공급되고, 제8 제어신호(CTL8)을 발생시키고, 이 제8제어신호는 상기 주변 회로들에 공급되고, 상기 타이머 제어회로는 상기 제5 및 제8제어 신호들이 둘다 있을 때 상기 오토리프레싱 모드를 분별하는 CBR카운터 제어회로(4c)을 포함하는 것을 특징으로 하는 DRAM 장치.
  5. 제1항에 있어서, 상기 DRAM장치가 반도체 기판의 백-바이어스 전압 레벨을 제어하기 위한 백-바이어스발생회로(16)과, 목표 레벨보다 더 높은 상기 백-바이어스 전압 레벨을 나타내는 제10제어신호(CTL10)에 응답하고 상기 백-바이어스 발생회로를 활성화시키기 위한 상기 내부 행 어드레스 스트로브 신호와 동기된 제11 제어신호(CTL11)을 발생시키는 백-바이어스 제어회로(15)를 포함하는 것을 특징으로 하는 DRAM장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920006080A 1991-04-11 1992-04-11 내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram 장치 KR950006305B1 (ko)

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