JP2006309935A - 電力消費量が最適化されているリフレッシュ回路 - Google Patents

Abstract

【課題】ＤＲＡＭの保留モード中の電力消費量をできる限り低減する。
【解決手段】ランダムアクセスメモリデバイスは、メモリアレイと、リフレッシュ速度生成器回路とを備えている。メモリアレイは、電荷を保持するように構成された複数のメモリセルを備えている。メモリアレイは、アクティブモードと待機モードとを有している。リフレッシュ速度生成器回路は、メモリアレイと結合されており、速度を有するリフレッシュ信号を生成するように構成されている。リフレッシュ信号は、メモリセルを定期的にリフレッシュするために使用される。メモリデバイスは、メモリアレイが待機モードからアクティブモードにいつ変化するのかを検出し、メモリアレイが待機モードからアクティブモードに変化する場合は、リフレッシュ信号の速度を上げる。
【選択図】図２

Description

[背景]
本発明は、リフレッシュ信号を用いた回路に関するものである。一形態では、この回路は、メモリデバイスのリフレッシュ信号の速度を調整できる。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、メモリセルに格納されたデータを保存するために、定期的な時間間隔ごとにメモリセルをリフレッシュする。通常のＤＲＡＭメモリセルでは、情報またはデータは、キャパシタの電荷として格納されている。これらの容量性の電荷は漏れ電流の影響を受けやすいので、ＤＲＡＭ内のキャパシタに格納された電荷を繰り返し更新することにより、電荷およびデータを保存する必要がある。

通常のＤＲＡＭは、ワード線とビット線とによってアクセス可能な複数のメモリセルを含んでいる。メモリセルは、通常、さらにメモリバンクに分割されている。ＤＲＡＭにおけるメモリセルのメモリ内容のリフレッシュは、通常、内部リフレッシュ回路を用いてワード線またはビット線ごとに行われる。電力消費量を低減することにより蓄電池の寿命がより長くなる、低電力または移動可能なＤＲＡＭを使用するために、大量の電流を消費するこれらのリフレッシュ動作を最小限に抑えるための、様々な技術が用いられている。
米国特許第６，４０４，６９０号明細書 米国特許第４，９３３，９０７号明細書 米国特許第５，３３１，６０１号明細書 米国特許第５，７９６，６６９号明細書 米国特許第５，８７５，１４３号明細書 米国特許第６，０７９，０２３号明細書 米国特許第６，２２６，７０９号明細書 米国特許第６，２３３，１９２号明細書 米国特許第４，９１４，６３０号明細書 米国特許第６，３７３，７６９号明細書 米国特許第６，８６２，２３８号明細書 米国特許第６，４１８，０６７号明細書 米国特許第６，５８０，６５１号明細書 米国特許第６，５９７，６２２号明細書 米国特許第６，６０３，６９４号明細書 米国特許第６，６０３，７０４号明細書 米国特許第６，６８０，８７５号明細書 米国特許第６，７０４，２３４号明細書 米国特許第６，７７９，１３６号明細書 米国特許第６，３６３，０２４号明細書

現在のＤＲＡＭのアプリケーションの多くにおいては、ＤＲＡＭも含め、アプリケーションによって消費される電力の全体量が主要な検討課題となっている。このことは、モバイルアプリケーションによって牽引される市場では、特に重要である。ＤＲＡＭを用いることにより消費される電力の大部分は、リフレッシュ動作中に消費される。ＤＲＡＭのリフレッシュ動作は、メモリセルに格納された情報を保持するために必要であり、リフレッシュをしなければメモリセルは情報を失ってしまう。したがって、ＤＲＡＭの保留モード中の電力消費量をできる限り低減することが重要である。

リフレッシュ動作によって消費される電力量を決定する重要な要素は、リフレッシュ動作の頻度、つまり、どのくらいの間隔でリフレッシュ動作を行う必要があるかということである。通常、ＤＲＡＭのリフレッシュ速度は、待機モードでの速度よりも、アクティブモードにおいて増大する必要がある。

リフレッシュ速度の大きさは、ＤＲＡＭ製品のアクティブモードに最適化される場合が多い。このように、待機中のリフレッシュ速度は不必要に速い。ＤＲＡＭ製品の中には、アクティブモードでの電力の仕様が幾分穏やかなので、このことが問題にならないものもある。しかしながら、電力消費量が重要であるデバイスについては、このことは難題である。例えば、ハンドヘルドアプリケーションまたはモバイルアプリケーションでは、長い間使用しない場合はデータを保存する必要がある。

この理由および他の理由から、本発明が必要なのである。

[概要]
本発明の一側面は、メモリアレイを有するランダムアクセスメモリデバイスおよびリフレッシュ速度生成器回路を提示することにある。このメモリアレイは、電荷を保持するように構成された複数のメモリセルを備えている。また、このメモリアレイにはアクティブモードと待機モードとがある。リフレッシュ速度生成器回路は、メモリアレイに連結されており、ある速度のリフレッシュ信号を生成するために構成されている。このリフレッシュ信号は、メモリセルを定期的にリフレッシュするために用いられる。メモリデバイスは、メモリアレイが待機モードからアクティブモードにいつ変わるかを検出し、次に、メモリアレイが待機モードからアクティブモードに変わるとリフレッシュ信号の速度を上げる。

[図面の簡単な説明]
図１は、リフレッシュ速度生成器を含むメモリ素子の一部を示す図である。

図２は、本発明の一実施形態にかかる分周器回路を備えたリフレッシュ速度生成器を含む、メモリ素子の一部を示す図である。

図３は、本発明の一実施形態にかかるリフレッシュ速度制御回路を示す図である。

[詳細な説明]
以下の詳細な説明では、本発明の一部を構成し、かつ、本発明を実行できる特定の実施形態を示す、添付図面を参照されたい。これについて、図示した方向に基づいて、「上端」、「下端」、「前方」、「後方」、「先端の」、「背向」などの方向を示す用語を使用する。本発明の実施形態の構成部材が様々な方向に配置されているので、方向を示す用語は図示するために使用され、限定を加えるものではない。また、他の実施形態を用いてもよく、本発明の範囲から離れずに構造的または論理的に変更を加えてもよいことが、理解されるべきである。したがって、以下の詳細な説明は限定的に捉えられるものではなく、本発明の範囲は、特許請求の範囲によって規定されている。

図１は、メモリ素子１０の一部を示している。メモリシステム１０は、メモリアレイ１２と、行アドレス計数器１４と、リフレッシュ速度生成器１６と、マルチプレクサ１７とを含んでいる。一実施形態では、メモリシステム１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）半導体チップの一部である。動作時に、メモリシステム１０はデータを受信し格納できる。

メモリアレイ１２は、複数のワード線と、複数のビット線と、データが格納された複数のメモリセルを規定する交点とを含んでいる。動作時に、メモリセルからの読み出し動作およびメモリセルへの書き込み動作が、マルチプレクサ１７が受信した外部アドレスコマンドによって行われる。個々のメモリセルへのアクセスは、マルチプレクサ１７が受信した外部アドレス信号によって制御される。次に、該マルチプレクサが、適切なアドレス制御をメモリアレイ１２のワード線およびビット線に発行することにより、データを格納し、取り出す。メモリシステム１０には、通常、アクティブモードおよび待機モードという２つのモードがある。アクティブモードでは、マルチプレクサ１７が外部アドレスコマンドを受信することにより、メモリセルへのアクセスが行われ、待機モードでは、マルチプレクサ１７が外部アドレスコマンドを受信しないことにより、メモリセルへのアクセスは行われない。

アクティブモードであっても、待機モードであっても、メモリアレイ１２内のデータを保存するために、メモリアレイ１２内の様々なメモリセルを定期的にリフレッシュする必要がある。通常、ワード線ごとにまたは行ごとにリフレッシュすることにより、メモリアレイ１２はリフレッシュされる。このように、選択されたワード線にリフレッシュ信号パルスを供給すると、該ワード線に連結された全てのメモリセルがリフレッシュされる。一実施形態では、各ワード線に数千のメモリセルが連結されており、リフレッシュ信号パルスを各ワード線に供給すると、数千のメモリセルのそれぞれがリフレッシュされる。

リフレッシュ生成器１６は、リフレッシュメモリアレイ１２に用いられるリフレッシュ信号を生成する。該リフレッシュ速度生成器１６は、自己リフレッシュ発振器１８を含んでいる。該自己リフレッシュ発振器１８は、（メモリセルをリフレッシュするためにメモリアレイ１２が用いるリフレッシュ速度を生成するための）リフレッシュ速度生成器１６が用いる基本速度信号を生成する。この自己リフレッシュ発振器１８によって生成された基本速度を、必要に応じて分周してもよい。そうすることにより、適切なリフレッシュ速度がメモリアレイ１２に供給される。この適切なリフレッシュ速度は、メモリアレイ１２の状態に強く依存している。

リフレッシュ速度生成器１６によって生成されるリフレッシュ信号は、さらに、行アドレス計数器１４に供給される。該行アドレス計数器１４は、メモリアレイ１２内のワード線または行を探知し、どの行またはワード線がリフレッシュされているかを監視する。例えば、行アドレス計数器１４は、メモリアレイ１２の第１ワード線がリフレッシュされると、００００で開始し、次に、メモリアレイ１２の最後のワード線がリフレッシュされると、それまでの増分は１１１１に達する。次に、行アドレス計数器１４が作動し、メモリアレイ１２の第１ワード線が再びリフレッシュされると、再び００００で数え始める。行アドレス計数器は、最後の行から第１行になると、オーバーフロー信号をも出力する。

ＤＲＡＭデバイスでは、複数のワード線が同時にリフレッシュされる場合も多い。例えば、各リフレッシュ信号パルスまたはリフレッシュイベントが一気に８つのワード線をリフレッシュする（ことにより、これら８つのワード線に連結されたメモリセル全てをリフレッシュする）場合がある。全てのメモリアレイをリフレッシュするために、メモリアレイ１２の全体的な大きさに応じて、このようなリフレッシュイベントが数千回生じる必要があるだろう。行アドレス計数器１４は、メモリアレイ１２全体がリフレッシュされるまで、メモリアレイ１２において行を、１行ごとに、または、複数の行ごとに、探知する。

メモリアレイ１２の各ワード線を通過し、これにより各ワード線に対して単一のリフレッシュ信号パルスを与えると、「リフレッシュサイクル」は完了する。次に、このリフレッシュサイクルは、メモリセルにデータを確実に保存するために、定期的に繰り返される。ＤＲＡＭデバイスの中には、メモリセルのデータを保存するために、リフレッシュ信号パルスを１６マイクロ秒毎に与えるものもある。

図２は、本発明の一実施形態にかかるメモリシステム２０の一部を示している。メモリシステム２０はメモリアレイ２２と、行アドレス計数器２４と、リフレッシュ速度生成器２６と、マルチプレクサ２７とを含んでいる。さらに、リフレッシュ速度生成器２６は、自己リフレッシュ発振器２８および分周器３０を含んでいる。メモリシステム２０の一実施形態の動作中、リフレッシュ速度生成器２６は、メモリシステム２０の待機モードに適した速度を有するリフレッシュ信号を生成するように構成されている。次に、メモリシステム２０では、リフレッシュ速度生成器２６は、いつアクティブモードが入力されたかを検出できるようにする。これにより、リフレッシュ速度生成器２６は、このアクティブモード用のリフレッシュ信号の速度を上げることができる。

このように、待機動作中の低いリフレッシュ速度を用いて、電力消費量はメモリシステム２０によって低減される。

一実施形態では、メモリアレイ２２は、複数のメモリバンクを含んでいる。各メモリバンクは、外部アドレスコマンドがマルチプレクサ２７によって受信されると、ワード線およびビット線によってアドレス指定される。複数のメモリバンクのいずれかにアクセスする度に、メモリアレイ２２内には雑音が生じる。この雑音が、隣接するメモリセルに悪影響を及ぼしてしまう。この潜在的な影響を補償するために、メモリシステム２０のリフレッシュ速度は、アクティブモード時に（つまり、複数のメモリバンクのうちのいずれかにアクセスされると）上昇する。次に、メモリシステム２０が待機モードにあると、比較的低い速度が用いられる。

一実施形態では、メモリシステム２０がアクティブモードに入ると、バンクアイドル信号が「ハイ」から「ロー」に変わる。メモリシステム２０がアクティブモードから待機モードに入ると、このバンクアイドル信号は「ロー」から「ハイ」に変わる。このようにして、メモリアレイ２２内のバンクが活動しているように、外部アドレスコマンドがマルチプレクサ２７によって受信されるときはいつでも、バンクアイドル信号はローになる。したがって、一実施形態では、バンクアイドル信号は、リフレッシュ信号の速度の自動的な調整の引き金として用いられる。

図２に示したように、メモリアレイ２２のバンクアイドル信号は、速度生成器２６をリフレッシュするために供給される。このように、リフレッシュ速度生成器２６は、リフレッシュ信号の速度をバンクアイドル信号の状態に応じて調整できる。一実施形態では、リフレッシュ速度生成器２６内の分周器は、バンクアイドル信号を受信するように構成されている。分周器３０はまた、自己リフレッシュ発振器２８から基本速度信号を受信する。次に、分周器３０は、この基本速度信号を用いて、一実施形態ではメモリシステム２０の待機モードに最適化されたリフレッシュ信号を生成する。次に、バンクアイドル信号がメモリアレイ２２において活動を表示すると、分周器３０は自己リフレッシュ発振器２８から受信された基本速度を上昇させる。したがって、メモリアレイ２２がアクティブモードに入ると、分周器３０によって生成されたリフレッシュ信号の周波数は高くなる。一実施形態では、バンクアイドル信号が「ロー」になると、分周器３０はリフレッシュ信号の周波数を二倍にする。

一実施形態では、リフレッシュ速度生成器２６において生成されたリフレッシュ信号は、行アドレス計数器２４およびメモリアレイ２２に供給される。上記メモリシステム１０の行アドレス計数器１４と同様に、行アドレス計数器２４は、メモリアレイ２２のメモリバンクの行を探知する。行アドレス計数器１４について示したように、行アドレス計数器２４は、リフレッシュサイクルの間にメモリアレイ２２の行を探知して、いつ全メモリアレイ２２がリフレッシュされたかを監視する。ここでも、メモリアレイ２２の様々なバンクを有する各行は、リフレッシュサイクルの間に全ての行がリフレッシュされるまで、リフレッシュ信号パルスを行ごとに（または、同時に複数の行によって）受信する。

メモリアレイ２２の行またはワード線を通過し、これにより、単一のリフレッシュ信号パルスを各ワード線に与えると、リフレッシュサイクルが完了する。最後の行がリフレッシュされると、行アドレス計数器２４は、メモリアレイ２２の最後の行に達したことを示すキャリーポートにおいてオーバーフロー信号を生成する。したがって、オーバーフロー信号は、１つの完全なリフレッシュサイクルの終了を示している。一実施形態では、行アドレス計数器２４のキャリーポートでのオーバーフロー信号が、リフレッシュ速度生成器２６の分周器３０に送信される。このようにして、リフレッシュ信号の速度をある環境下でオーバーフロー信号に応じて低減できる。

一実施形態では、オーバーフロー信号を用いて、メモリアレイ２２がアクティブモードから待機モードに戻った後のリフレッシュ速度が上昇した状態であるとき、少なくとも１つのリフレッシュサイクル全体を確実に生じさせる。例えば、アクティブモードがバンクアイドル信号を介して検出されるとき、メモリシステム２０がアクティブモードである限り、リフレッシュ速度生成器２６は増大した周波数リフレッシュ信号を生成する。この増大した周波数リフレッシュ信号は、メモリシステムが待機モードに戻った後、メモリアレイ２２の少なくとも１つのリフレッシュサイクルの間続く。メモリアレイ２２全体の全ての行がリフレッシュされるまで、メモリアレイ２２は、行ごとに（または、同時に複数の行によって）リフレッシュされる。全ての行の終わりに達すると、行アドレス計数器２４はキャリーポートにおいてオーバーフロー信号を生成する。

しかし、リフレッシュサイクルの途中でアクティブモードから待機モードに変わると、リフレッシュサイクルの残りの間だけ、増大した周波数リフレッシュ信号を使用するだけでは不十分だろう。なぜなら、リフレッシュ速度生成器２６がオーバーフロー信号を受信するときに、１つのリフレッシュサイクル全体が達成されていないからである。したがって、一実施形態では、リフレッシュ速度生成器２６は、第２オーバーフロー信号を受信するまで、周波数が増加したリフレッシュ信号を供給し続けるだろう。これにより、アクティブモードから待機モードに戻った後、少なくとも１つの完全なリフレッシュサイクルを完了することができる。そして、メモリアレイ２２が待機モードであるということをバンク信号が示す限り、周波数が低減されたリフレッシュ信号がリフレッシュ速度生成器２６によって継続的に生成され、これにより、メモリシステム２０の電力消費量が低減される。

ほとんどの場合、メモリアレイ２２内のどの行またはどのバンクが現在リフレッシュされているのかを正確に決定する（ことによってアクティブモードを示すローバンクアイドル信号の生成を引き起こす）ことは、非常に困難である。したがって、メモリシステム２０の一実施形態は、モードが変わるときに行がリフレッシュされているとしても、バンクアイドル信号が受信されるサイクルを超えた１つの完全なメモリサイクルをリフレッシュする。したがって、（メモリアレイ２２の第１行がリフレッシュされているときにモードが変わると、）上昇したリフレッシュ速度は、メモリアレイ２２を介してほぼ２つの完全なサイクルをリフレッシュするために用いられる場合があり、それ以外の場合は、（メモリアレイ２２の最後の行がリフレッシュされているときにモードが変わると、）上昇したリフレッシュ速度は、メモリアレイ２２を介してちょうど１つのメモリサイクルの間用いられる。通常は、これら２つの極端な場合の間の事が生じるだろう。

図３に、本発明の一実施形態に基づくリフレッシュ速度生成器回路５０の一実施形態を示す。リフレッシュ速度生成器回路５０は、自己リフレッシュ発振器５２と、分周器ＰＡＳＲ５４と、トリミング分周器５６と、温度分周器５８とを備えている。自己リフレッシュ発振器５２は、基本速度信号を生成する。この基本速度信号は、分周器５４〜５８によってさらに分周されて、リフレッシュメモリアレイ（例えば、上記メモリアレイ１２・２２）において使用される自己リフレッシュパルスを生成する。

一実施形態では、温度分周器５８は、リフレッシュ速度生成器回路５０が使用されている、メモリシステムの温度に基づいて、自己リフレッシュ信号を調整する。典型的には、データをメモリセルに保持するために必要なリフレッシュ速度は、周囲の温度にも依存して変化するであろう。このように、微調整器６４と大まかな調整器６６とを有する温度センサー６２は、様々なメモリセルの周囲の温度を測定し、これらの測定結果を使用して、配線で接続された接続部６０を介して制御信号を温度分周器５８に提供する。このように、温度分周器５８は、自己リフレッシュ信号をメモリシステムの温度に基づいて調整するように制御される。また、自己リフレッシュ信号は、トリマー分周器５６を介して、既知のデジタルトリミング技術によって調整されてもよい。最後に、分周器ＰＡＳＲ５４が、メモリシステムのアクティブモードと待機モードとに基づいて、以下でさらに説明するように、自己リフレッシュ信号を調整する。

一実施形態では、自己リフレッシュ発振器５２は、５００〜７５０ナノ秒台のパルスを有する基本信号を生成する。一般的に、５００〜７５０ナノ秒毎にパルスを生成している信号は、大抵のＤＲＡＭデバイスのメモリアレイをリフレッシュするための自己リフレッシュパルスとして必要とされる信号よりも非常に速い。したがって、この信号は、自己リフレッシュ信号として使用するためにより適した速度となるよう分周される。

分周器ＰＡＳＲ５４は、自己リフレッシュ発振器５２から基本信号を受け取り、この基本信号を特定の条件下で分周して、自己リフレッシュ信号の所望の周波数を供給する。一実施形態では、分周器ＰＡＳＲ５４は、さらに、行アドレス計数器からＲＡＣオーバーフロー信号を受け取り、メモリアレイからバンクアイドル信号を受け取る。次に、分周器ＰＡＳＲ５４は、図２に示すメモリシステム２０に関する上記の記載と同様に、受け取ったこれらの信号に応じて、自己リフレッシュ信号の周波数を調整する。

例えば、バンクアイドル信号によりアクティブモードであることが検出される場合、分周器ＰＡＳＲ５４は、基本信号をさらに分周し、メモリアレイの少なくとも１つのリフレッシュサイクルの間に、自己リフレッシュ信号の周波数を上げる。ＲＡＣオーバーフロー信号によって（または、実施形態に応じて２つのこともあるＲＡＣオーバーフロー信号によって）示されるように、リフレッシュサイクルが一旦終了した後、分周器ＰＡＳＲ５４は、自己リフレッシュ信号の周波数を、待機モードに適したレベルに下げる。

一実施形態では、分周器ＰＡＳＲ５４は、２つのＲＡＣオーバーフロー信号によって決定される２つのリフレッシュサイクルの間に、速度の上がった自己リフレッシュ信号を使用するというよりは、むしろ、設定された期間で、速度を上げるように構成されている。例えば、分周器ＰＡＳＲ５４は、アクティブ信号（例えば、バンクアイドル信号）を受信した場合、一定の短い期間（例えば、１２８マイクロ秒）で、自己リフレッシュ信号の周波数を上げる。設定された期間は、大抵のアクティブモードが継続するであろう期間をカバーするように定められていることもある。このような構成では、ＲＡＣオーバーフローは不要となるであろう。

具体的な実施形態を記載し、説明してきたが、当業者には、様々な別のおよび／または均等物の実施が、本発明の範囲に反することなく、図示し、説明してきた具体的実施形態の代用となってもよいことが分かるであろう。本願は、本願で説明した具体的な実施形態の任意の応用形または変化形を含むことを意図するものである。したがって、本発明は、請求項およびその均等物によってのみ制限されることを意味している。

リフレッシュ速度生成器を含むメモリ素子の一部を示す図である。 本発明の一実施形態にかかる分周器回路を備えたリフレッシュ速度生成器を含む、メモリ素子の一部を示す図である。 本発明の一実施形態にかかるリフレッシュ速度制御回路を示す図である。

Claims (28)

1. 電荷を保持するように構成されている複数のメモリセルを備え、アクティブモードおよび待機モードを有するメモリアレイと、
   上記メモリアレイに結合されており、速度を有するリフレッシュ信号を生成するように構成されており、上記リフレッシュ信号は、上記メモリセルを定期的にリフレッシュするために用いられるリフレッシュ速度生成器回路と、
   上記メモリアレイが待機モードからアクティブモードにいつ変化するのかを検出し、上記メモリアレイが待機モードからアクティブモードに変化する場合は上記リフレッシュ信号の上記速度を上げる手段とを備えるランダムアクセスメモリデバイス。
2. 上記メモリアレイは、複数のメモリバンクをさらに備え、
   上記複数のメモリバンクのいずれかがアクセスされる場合、上記メモリアレイは、待機モードからアクティブモードに変化する請求項１に記載のランダムアクセスメモリデバイス。
3. 上記メモリアレイがアクティブモードから待機モードにいつ変化するのかを検出し、上記メモリアレイがアクティブモードから待機モードに変化した後、少なくとも１つのリフレッシュサイクルの間に、上記リフレッシュ信号の上記速度を上げる手段をさらに備える請求項１に記載のランダムアクセスメモリデバイス。
4. 上記メモリアレイの上記メモリセルの全ては、１つのリフレッシュサイクルにおいてリフレッシュされる請求項３に記載のランダムアクセスメモリデバイス。
5. 上記メモリアレイがアクティブモードから待機モードに変化した後、上記リフレッシュ信号の速度を下げる手段をさらに備える請求項３に記載のランダムアクセスメモリデバイス。
6. 上記メモリアレイの上記メモリセルは、複数のワード線およびビット線によってアドレス指定可能であり、
   上記リフレッシュ信号は、各ワード線に結合されている上記メモリセルの全てをリフレッシュし、
   上記メモリアレイは、バンクアイドル信号を生成し、
   上記バンクアイドル信号は、上記メモリアレイがいつアクティブモードになっているのか、および、上記メモリアレイがいつ待機モードになっているのかを表す請求項１に記載のランダムアクセスメモリデバイス。
7. 複数のメモリセルを備え、バンクアイドル信号を生成するように構成されているメモリアレイと、
   上記メモリアレイに結合されており、上記メモリセルをリフレッシュサイクルの間にリフレッシュするために用いられる速度でリフレッシュ信号を生成するように構成されているリフレッシュ速度生成器回路と、
   上記メモリアレイに結合されており、行アドレス情報を監視するように、および、上記リフレッシュサイクルの終了を表すオーバーフロー信号を生成するように構成されているアドレス計数器と、
   上記リフレッシュ速度生成器回路に結合されており、上記バンクアイドル信号及び上記オーバーフロー信号を受け取るように、および、リフレッシュ信号の上記速度を上記バンクアイドル信号と上記オーバーフロー信号とに基づいて調整するように構成されている分周器回路とを備える半導体メモリデバイス。
8. 上記バンクアイドル信号は、アクティブメモリモードと待機メモリモードとを含むメモリバンク動作を示す請求項７に記載の半導体メモリデバイス。
9. 上記リフレッシュ速度生成器および分周器回路は、上記待機メモリモード中に上記メモリセルをリフレッシュするように最適化されている上記リフレッシュ信号を、第１速度で生成する請求項８に記載の半導体メモリデバイス。
10. 上記リフレッシュ速度生成器および分周器回路は、上記メモリアレイが上記アクティブメモリモードであることを示す上記バンクアイドル信号に応じて、上記第１速度よりも周波数が上がっている第２速度で上記リフレッシュ信号を生成する請求項９に記載の半導体メモリデバイス。
11. 上記リフレッシュ速度生成器および分周器回路は、上記メモリアレイが上記待機モードに戻った後、上記オーバーフロー信号が、１つのリフレッシュサイクル全体が完了したことを示すまで、上記リフレッシュ信号を、上記第２速度で生成し続ける請求項１０に記載の半導体メモリデバイス。
12. 上記リフレッシュ速度生成器および分周器回路は、上記メモリアレイが上記待機モードに戻った後、設定された期間が経過するまで、上記リフレッシュ信号を、上記第２速度で生成し続ける請求項１０に記載の半導体メモリデバイス。
13. ランダムアクセスメモリデバイスのメモリアレイをリフレッシュするために使用するリフレッシュ速度生成器回路であって、
    基本速度を有する発振信号を生成する信号生成器と、
    上記信号生成器からの上記発振信号、上記メモリアレイからのアイドル信号、および、アドレス計数器信号を受け取るように構成されており、応答としてリフレッシュ信号を生成する第１周波数分周器とを備え、
    上記第１周波数分周器は、
    上記メモリアレイからの上記アイドル信号が第１状態である場合は、第１速度で上記リフレッシュ信号を生成し、
    上記メモリアレイからの上記アイドル信号が第２状態である場合は、第２速度で上記リフレッシュ信号を生成するリフレッシュ速度生成器回路。
14. 上記メモリアレイは、上記リフレッシュ信号によって定期的にリフレッシュされる複数のメモリセルを備え、
    上記メモリアレイからの上記アイドル信号は、上記メモリアレイがいつアクティブモードになるのか、および、上記メモリアレイがいつ待機モードになるのかを示す請求項１３に記載のリフレッシュ速度生成器回路。
15. 上記第１周波数分周器は、さらに、アドレス係数器からオーバーフロー信号を受け取るように構成されており、上記オーバーフロー信号は、上記メモリアレイのリフレッシュサイクルの終了を示している請求項１４に記載のリフレッシュ速度生成器回路。
16. 上記メモリアレイの上記第１状態は、待機モードであり、
    上記メモリアレイの上記第２状態は、アクティブモードであり、
    上記第１速度は、上記第２速度よりも低い周波数を有している請求項１５に記載のリフレッシュ速度生成器回路。
17. ダイナミックメモリデバイスにおける電力消費量を低減する方法であって、
    電荷を保持するように構成されている複数のメモリセルを有する少なくとも１つのメモリアレイを備える半導体メモリデバイスを設ける工程と、
    上記電荷を保持するためにリフレッシュ信号によって上記メモリセルを定期的にリフレッシュする工程と、
    上記メモリアレイのアクティブモードを示すアイドル信号を生成する工程と、
    上記アイドル信号に基づいて上記リフレッシュ信号の上記速度を調整する工程とを含む方法。
18. 上記メモリアレイが、待機モードから上記アクティブモードに変化する場合は上記リフレッシュ信号の上記速度を上げる工程をさらに含み、
    上記メモリアレイにアクセスするということは、上記アクティブモードのことであり、
    上記メモリアレイにアクセスしないということは、上記待機モードのことである請求項１７に記載の方法。
19. 上記メモリアレイが、上記アクティブモードから上記待機モードに変化する場合は、上記リフレッシュ信号の速度を下げる工程をさらに含む請求項１８に記載の方法。
20. 上記メモリアレイの上記メモリセルの全てを１つのリフレッシュサイクルでリフレッシュする工程をさらに含む請求項１９に記載の方法。
21. 上記メモリアレイが上記アクティブモードから上記待機モードにいつ変化するのかを検出する工程と、
    上記メモリアレイの上記メモリセルの全てを１つのリフレッシュサイクルでリフレッシュする工程と、
    上記リフレッシュ信号の速度を下げる工程とをさらに含む請求項２０に記載の方法。
22. 半導体メモリデバイスにおいてリフレッシュ信号を調整する方法であって、
    複数のメモリセルを有するメモリアレイを設ける工程と、
    上記メモリアレイからのバンクアイドル信号を生成する工程と、
    リフレッシュサイクル中に上記メモリセルをリフレッシュするために使用される速度でリフレッシュ信号を生成する工程と、
    上記メモリアレイの上記リフレッシュサイクルの終了を表すオーバーフロー信号を生成する工程と、
    上記バンクアイドル信号と上記オーバーフロー信号とに基づいてリフレッシュ信号の上記速度を調整する工程とを含む方法。
23. 上記メモリアレイがアクセスされる場合は、上記リフレッシュ信号の上記速度を上げる工程と、
    上記メモリアレイがアクセスされない場合は、上記リフレッシュ信号の上記速度を下げる工程とをさらに含む請求項２２に記載の方法。
24. リフレッシュ速度を調整する方法であって、
    メモリアレイがいつアクセスされるかを表すアイドル信号を上記メモリアレイから生成する工程と、
    基本速度を有する発振信号を生成する工程と、
    信号生成器からの上記発振信号を、上記アイドル信号に基づいて分周し、上記リフレッシュ速度を生成する工程とを含む方法。
25. 上記リフレッシュ速度を、上記メモリアレイに供給し、上記メモリアレイ内のメモリセルをリフレッシュする工程をさらに含む請求項２４に記載の方法。
26. 上記メモリアレイがアクセスされる場合は、上記リフレッシュ信号の上記速度を上げる工程と、
    上記メモリアレイがアクセスされない場合は、上記リフレッシュ信号の上記速度を下げる工程とをさらに含む請求項２５に記載の方法。
27. ダイナミックランダムアクセスメモリデバイスであって、
    電荷を保持するように構成されている複数のメモリセルをそれぞれ備え、アクティブモードおよび待機モードを共通して有する複数のメモリアレイと、
    上記メモリアレイに結合されており、速度を有するリフレッシュ信号を生成するように構成されているリフレッシュ速度生成器回路と、
    上記リフレッシュ速度生成器回路内に結合されている分周器回路とを備え、
    上記分周器回路は、上記メモリアレイが待機モードからアクティブモードにいつ変化するのかという表示を受け取るように構成されており、さらに、上記メモリアレイが待機モードからアクティブモードに変化する場合は上記リフレッシュ信号の速度を上げるように構成されているダイナミックランダムアクセスメモリデバイス。
28. 上記複数のメモリアレイおよび上記分周器回路を含む上記リフレッシュ速度生成器回路は、１つのチップパッケージに組み込まれている請求項２７に記載のダイナミックランダムアクセスメモリデバイス。

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