KR101190741B1 - 반도체 메모리 장치의 셀프 리프레시 제어회로 및 제어 방법 - Google Patents

반도체 메모리 장치의 셀프 리프레시 제어회로 및 제어 방법 Download PDF

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Abstract

셀프 리프레시 제어회로가 개시된다. 셀프 리프레시 제어회로는, 주기파를 카운팅하여 코드를 생성하고, 상기 코드 값이 기설정된 값에 도달하면 초기화되는 코드 생성부, 상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부 및 상기 다수의 뱅크 액티브 신호들은 순차적으로 활성화되고, 상기 다수의 뱅크 액티브 신호 모두가 한번씩 활성화되면 로우 어드레스를 변경시키는 어드레스 생성부를 포함한다.

Description

반도체 메모리 장치의 셀프 리프레시 제어회로 및 제어 방법{CIRCUIT AND METHOD FOR SELF REFRESH OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에서 셀프 리프레시 동작시의 전류 소모를 분산시키기 위한 셀프 리프레시 제어회로 및 제어 방법에 관한 것이다.
반도체 메모리 장치 중 DRAM(Dynamic Random Access Memory)은 SRAM(Static Random Access Memory)이나 플래시 메모리(Flash Memory)와 달리 시간의 흐름에 따라 메모리 셀에 저장된 정보가 손실되는 현상이 발생한다. 이는 DRAM의 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 구성되어, 커패시터에 저장되어 있는 데이터의 자연적인 누설(leadage)이 일어나기 때문이다. 따라서 데이터의 손실을 방지하기 위해 일정 시간마다 메모리 셀에 저장된 정보를 다시 기입해 주는 동작을 수행하도록 하는데, 이를 리프레시(Refresh)라고 한다. 리프레시는 메모리 뱅크(Bank) 내의 각 메모리 셀들이 가지는 리텐션 타임(Retention time) 안에 적어도 한 번씩 워드라인을 액티브 상태로 활성화하여 데이터를 증폭시켜 주는 방식으로 행해진다. 여기에서 리텐션 타임이란 메모리 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 유지될 수 있는 시간을 말한다.
리프레시 동작 모드에는 오토 리프레시(Auto Refresh) 모드와 셀프 리프레시(Self Refresh) 모드가 있는데, 오토 리프레시는 DRAM을 포함하는 시스템에서 인가되는 명령어에 의해 수행되는 방식이고, 셀프 리프레시는 시스템이 일정 시간 동안 동작을 하지 않을 때 DRAM 자체적으로 수행하는 방식을 의미한다.
도 1은 종래기술에 의한 셀프 리프레시 제어회로의 구성도이고, 도 2는 도 1의 셀프 리프레시 제어회로 내부 신호들의 타이밍도이다.
도 1을 참조하면, 종래기술에 의한 셀프 리프레시 제어회로는 카운터(101), 액티브 신호 생성부(103) 및 어드레스 생성부(105)를 포함한다.
카운터(101)는 셀프 리프레시 신호(SREF)가 활성화되면 주기적으로 리프레시 펄스(PSRF)를 생성한다. 여기에서 셀프 리프레시 신호(SREF)는 DRAM의 셀프 리프레시 모드 구간에서 '하이(high)'로 활성화되는 신호이다. 리프레시 펄스(PSRF)가 생성되는 주기는 7.8㎲일 수 있다.
액티브 신호 생성부(103)는 리프레시 펄스(PSRF)가 인가되면 코어 영역의 뱅크들(도면에 미도시)을 액티브 상태로 활성화시키기 위한 뱅크 액티브 신호(BKACT<0:7>)를 생성한다. 코어 영역은 8개의 뱅크를 포함하는 것으로 가정한다.
어드레스 생성부(105)는 각 뱅크의 워드라인을 활성화시키기 위해 로우 어드레스(XADD)를 생성하고, 리프레시 펄스(PSRF)가 인가되면 로우 어드레스(XADD)를 순차적으로 증가시켜 뱅크 내의 모든 워드라인이 활성화될 수 있도록 한다.
그런데, 도 2에 도시된 바와 같이, 종래기술에 의한 셀프 리프레시 동작은 메모리 셀로 이루어진 다수의 뱅크를 동시에 활성화시키기 때문에 높은 피크(peak) 전류를 발생시키게 된다. 오토 리프레시와 같이 시스템이 랭크(Rank)별로 동작을 구분하는 경우에는 시스템의 피크 전류 관리가 어느정도 용이하나, 셀프 리프레시와 같이 내부 오실레이터에 의해 동작이 이루어지는 경우에는 한 모듈에 있는 모든 DRAM이 동시에 리프레시 동작을 수행할 수 있어 순간적인 전류 소모량이 오토 리프레시의 몇 배가 될 수 있다. 특히 최근의 DDR3 및 DDR4 제품의 경우 공급되는 외부전압의 레벨이 매우 낮아, 셀프 리프레시에 의한 파워 소모량이 외부전압 레벨을 초과하는 경우 리프레시 동작이 불안정해질 수 있는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 셀프 리프레시에 의한 피크 전류 소모를 분산시켜 안정적인 리프레시 동작을 수행하도록 하는 셀프 리프레시 제어회로 및 제어 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 셀프 리프레시 제어회로는, 주기파를 카운팅하여 코드를 생성하고, 상기 코드 값이 기설정된 값에 도달하면 초기화되는 코드 생성부, 상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부 및 상기 다수의 뱅크 액티브 신호 전체가 1회 활성화될 때마다 로우 어드레스를 변경시키는 어드레스 생성부를 포함한다.
상기 코드 생성부는, 일정 주기에 따라 토글링하는 상기 주기파를 생성하는 발진부 및 상기 일정 주기마다 상기 주기파의 카운팅 결과에 대응하는 상기 코드를 생성하고, 상기 코드 값이 상기 기설정된 값에 도달하면 상기 코드 값을 초기화하는 카운터부를 포함할 수 있다.
상기 뱅크 액티브 신호 생성부는, 뱅크의 개수가 N인 경우, 생성되는 코드 중 N개의 서로 다른 코드에 각각 대응하는 N개의 뱅크 액티브 신호를 활성화하고, 상기 N개의 뱅크 액티브 신호는 상기 N개의 서로 다른 코드가 생성되는 각각의 시점에서 활성화되도록 할 수 있다.
또한, 본 발명에 의한 셀프 리프레시 제어 방법은, 주기파를 카운팅하여 코드를 생성하는 단계, 상기 코드 값이 기설정된 값에 도달하면 상기 코드 값을 초기화하는 단계, 상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 단계 및 상기 다수의 뱅크 액티브 신호 전체가 1회 활성화될 때마다 로우 어드레스를 변경시키는 단계를 포함한다.
본 발명에 의하면, 주기파를 카운팅한 결과를 이용하여 코드를 생성하고, 생성된 코드를 디코딩하여 서로 다른 코드 값에서 다수의 뱅크 액티브 신호를 활성화하는 방법으로 뱅크들의 리프레시 시점을 분산시킴으로써, 셀프 리프레시 동작시 전류 소모가 한순간에 집중되는 문제를 해결할 수 있다.
도 1은 종래기술에 의한 셀프 리프레시 제어회로의 구성도.
도 2는 도 1의 셀프 리프레시 제어회로 내부 신호들의 타이밍도.
도 3은 본 발명에 의한 셀프 리프레시 제어회로의 일 실시예 구성도.
도 4는 도 3의 코드 생성부(301)의 내부 구성도.
도 5는 도 4의 카운터부(403)의 내부 회로도.
도 6은 도 4의 카운터부(403)에서 생성되는 코드(CODE<5:0>)의 파형을 나타낸 그래프.
도 7은 도 3의 뱅크 액티브 신호 생성부(303)의 내부 회로도.
도 8은 도 3의 어드레스 생성부(305)의 내부 회로도.
도 9는 도 3의 셀프 리프레시 제어회로 내부 신호들의 타이밍도.
도 10은 8개의 뱅크(BANK0 ~ BANK7)를 포함하는 코어 영역의 일 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 의한 셀프 리프레시 제어회로의 일 실시예 구성도이다.
도 3을 참조하면, 셀프 리프레시 제어회로는, 주기파(도면에 미도시)를 카운팅하여 코드(CODE<5:0>)를 생성하고, 코드 값(CODE_V)이 기설정된 값에 도달하면 초기화되는 코드 생성부(301), 코드(CODE<5:0>)를 디코딩하여, 서로 다른 코드 값(CODE_V)에서 활성화되는 다수의 뱅크 액티브 신호(BKACT<0:7>)를 생성하는 뱅크 액티브 신호 생성부(303) 및 다수의 뱅크 액티브 신호(BKACT<0:7>) 전체가 1회 활성화될 때마다 로우 어드레스(XADD)를 변경시키는 어드레스 생성부(305)를 포함한다.
코드 생성부(301)는 셀프 리프레시 신호(SREF)가 '하이'로 활성화되면 주기파를 카운팅하여 코드(CODE<5:0>)를 생성한다. 여기에서 셀프 리프레시 신호(SREF)는 반도체 메모리의 셀프 리프레시 모드 구간에서 '하이'로 활성화되는 신호이다. 코드(CODE<5:0>)는 주기파를 카운팅한 결과를 6자리의 이진수로 나타낸 것이고, 코드 값(CODE_V)은 카운팅 결과를 십진수 그대로 나타낸 값이다. 예를 들어, 카운팅 결과가 3이라면 코드(CODE<5:0>)는 000011이고, 코드 값(CODE_V)은 3이 된다. 본 실시예에서 코드 생성부(301)는 초기값(0)으로 초기화된 상태에서부터 38까지의 카운팅 결과에 대응하는 총 39개의 코드(000000 ~ 100110)를 매 주기마다 하나씩 생성하고, 코드 값(CODE_V)이 기설정된 값, 즉 38이 되면 다시 0으로 초기화된다. 이하 도 4 내지 도 6을 통해 상술한다.
뱅크 액티브 신호 생성부(303)는 생성된 코드(CODE<5:0>)를 입력받고, 이를 디코딩하여 서로 다른 코드 값(CODE_V)에 각각 대응하는 다수의 뱅크 액티브 신호(BKACT<0:7>)를 '하이'로 활성화한다. 이렇게 주기파의 카운팅 결과를 이용하여 다수의 뱅크 액티브 신호(BKACT<0:7>)가 서로 다른 시점에서 활성화되도록 함으로써, 리프레시 동작 구간에서 전류 소모를 분산시켜 종래와 같이 한 순간에 매우 높은 피크 전류가 발생하는 것을 막을 수 있게 된다. 이하 도 7을 통해 상술한다.
어드레스 생성부(305)는 리프레시를 수행할 워드라인을 선택하기 위한 로우 어드레스(XADD)를 생성하며, 다수의 뱅크 액티브 신호(BKACT<0:7>) 전체가 1회 활성화될 때마다, 즉 모든 뱅크에서 동일한 로우 어드레스(XADD)의 워드라인이 활성화되고 난 이후에 다음 워드라인을 활성화시키기 위해 로우 어드레스(XADD)를 순차적으로 증가시키는 형태로 구현될 수 있다.
도 4는 도 3의 코드 생성부(301)의 내부 구성도이다.
도 4를 참조하면, 코드 생성부(301)는 발진부(401) 및 카운터부(403)를 포함한다.
발진부(401)는 일정 주기를 가지고 토글링(Toggling)하는 주기파(OSC)를 생성한다. 이러한 발진부(401)는 다수의 인버터가 직렬 연결된 인버터 체인(Inverter Chain)을 포함하는 링오실레이터(Ring oscillator) 형태일 수 있다. 본 실시예에서 일정 주기는 200ns이고, 한 주기 내에서 하이(high) 구간과 로우(low) 구간은 각각 100ns이다.
카운터부(403)는 초기값(0)에서 시작하여 일정 주기마다 주기파(OSC)가 토글링한 횟수를 카운팅하고, 카운팅 결과에 대응하는 코드(CODE<5:0>)를 생성한다. 즉, 주기파(OSC)가 한번 토글링할 때마다 코드 값(CODE_V)은 1씩 증가한다. 코드 값(CODE_V)이 기설정된 값(38)에 도달하면 카운터부(403)는 코드 값(CODE_V)을 0으로 초기화한다. 따라서 주기파가 39번 토글링할 때마다 카운터부(403)는 한 번 초기화되고, 주기파의 한 주기가 200ns이므로 카운터부(403)는 7.8㎲마다 한 번씩 초기화된다. 이러한 초기화 싸이클(cycle)은 뱅크 액티브 신호(BKACT<0:7>)가 활성화되는 시간 간격을 결정한다. 즉, 셀프 리프레시 모드에서 하나의 뱅크 액티브 신호(BKACT<0>)이 활성화된 이후 다시 활성화되기까지 걸리는 시간은 7.8㎲가 된다.
도 5는 도 4의 카운터부(403)의 내부 회로도이고, 도 6은 도 4의 카운터부(403)에서 생성되는 코드(CODE<5:0>)의 파형을 나타낸 그래프이다.
도 5에 도시된 바와 같이, 카운터부(403) 내의 카운터(501)는 입력되는 주기파(OSC)를 카운팅하여 도 6과 같은 파형의 CODE<0> ~ CODE<5>를 출력한다. CODE<0>이 6자리 코드(CODE<5:0>)의 첫번째(LSB) 자리수가 되고, CODE<1>이 두번째, CODE<2>가 세번째, CODE<3>이 네번째, CODE<4>가 다섯번째, CODE<5>가 여섯번째(MSB) 자리수가 된다. 이렇게 매주기마다 생성되는 CODE<0> ~ CODE<5>의 값이 모여 하나의 코드(CODE<5:0>)를 이루게 되며, 코드(CODE<5:0>)가 100110일 때, 즉 코드 값(CODE_V)이 38일 때 카운트 완료신호(CT38)가 활성화된다. 카운트 완료신호(CT38)가 활성화되면 카운터(501)는 초기값(0)으로 초기화된다. 셀프 리프레시 신호(SREF)가 '로우'로 비활성화되는 경우에도 리셋 신호(RESET)가 활성화되어 카운터(501)는 초기화된다. 초기화 이후 코드(CODE<5:0>)는 000000부터 000001, 000010, 000011, 000100 … 순으로 다시 생성된다.
도 7은 도 3의 뱅크 액티브 신호 생성부(303)의 내부 회로도이다.
본 발명에 의한 셀프 리프레시 제어회로가 사용되는 반도체 메모리 장치에서, 코어 영역의 뱅크의 개수가 N인 경우, 뱅크 액티브 신호 생성부(303)는 생성되는 코드(CODE<5:0>)의 코드 값(CODE_V) 중 N개의 서로 다른 코드 값(1~N)에 각각 대응하는 N개의 뱅크 액티브 신호(BKACT<0> ~ BKACT<N-1>)를 활성화하도록 구현될 수 있다. 이 때 N개의 서로 다른 코드(CODE<5:0>)가 생성되는 각각의 시점에서 대응하는 뱅크 액티브 신호(BKACT<0> ~ BKACT<N-1>)가 활성화된다. N개의 서로 다른 코드(CODE<5:0>)는 코드 생성부(301)의 초기화 시점부터 순차적으로 생성되는 N개의 코드일 수 있다.
본 실시예에서 N=8이므로, 뱅크 액티브 생성부(303)는 코드 생성부(301)의 초기화 시점부터 순차적으로 생성되는 8개의 서로 다른 코드(000001 ~ 000100)에 각각 대응하는 8개의 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)를 활성화하는 형태로 구현될 수 있으며, 도 7에 도시된 바와 같이 인버터와 AND 게이트의 조합들로 구성될 수 있다.
코드(CODE<5:0>)와 활성화되는 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)의 관계를 다음의 표 1에 정리하였다.
CODE<5:0> 활성화되는 뱅크 액티브 신호 CODE<5:0> 활성화되는 뱅크 액티브 신호
000001 BKACT<0> 000101 BKACT<4>
000010 BKACT<1> 000110 BKACT<5>
000011 BKACT<2> 000111 BKACT<6>
000100 BKACT<3> 001000 BKACT<7>
도 8은 도 3의 어드레스 생성부(305)의 내부 회로도이다.
도 8을 참조하면, 어드레스 생성부(305)는 로우 어드레스(XADD)를 순차적으로 증가시키기 위한 어드레스 카운터(801)를 포함할 수 있으며, 코드 값(CODE_V)이 다수의 뱅크 액티브 신호(BKACT<0:7>)가 모두 활성화된 시점의 코드 값(CODE_V)보다 큰 특정 코드 값(CODE_V)에서 로우 어드레스(XADD)를 변경시키도록 구현될 수 있다.
본 실시예에서와 같이 뱅크의 개수가 8인 경우, 동일한 로우 어드레스에서 8개의 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)가 모두 활성화된 이후에 로우 어드레스(XADD)를 1만큼 증가시키도록 설계될 수 있다. 도 8의 회로는 코드 값(CODE_V)이 9인 경우, 즉 코드(CODE<5:0>)가 001001일 때 어드레스 증가 신호(XADD_UP)가 활성화되도록 구현되었으며, 이렇게 어드레스 증가 신호(XADD_UP) 신호가 활성화될 때마다 어드레스 카운터(801)는 로우 어드레스(XADD)를 순차적으로 증가시켜 출력한다. 출력되는 로우 어드레스(XADD)는 래치에 의해 다음 어드레스 증가 신호(XADD_UP)가 활성화될 때까지 유지된다.
도 9는 도 3의 셀프 리프레시 제어회로 내부 신호들의 타이밍도이다.
도 9에 도시된 바와 같이, 셀프 리프레시 신호(SREF)가 '하이'로 활성화되면 200ns의 주기를 가지는 주기파(OSC)가 생성되고, 매 주기마다 주기파(OSC)의 카운팅 결과에 대응하는 코드(CODE<5:0>)가 생성된다. 주기파의 카운팅 결과는 코드 값(CODE_V)을 의미한다. 생성되는 코드(CODE<5:0>) 중 서로 다른 8개의 코드(000001 ~ 001000), 즉 코드 값(CODE_V)이 1 ~ 8인 코드(CODE<5:0>)가 생성되는 각각의 시점에서 대응되는 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)가 활성화되므로, 8개의 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)의 활성화 시점이 서로 겹치지 않게 된다.
도 10은 8개의 뱅크(BANK0 ~ BANK7)를 포함하는 코어 영역의 일 실시예 구성도이다.
본 실시예에서는 8개의 뱅크(BANK0 ~ BANK7)를 포함하는 경우를 예시하였으나, 본 발명의 개념은 4 뱅크, 16 뱅크 등의 경우에도 물론 적용될 수 있다.
도 10에 도시된 바와 같이, 어드레스 생성부(305)로부터 생성된 로우 어드레스(XADD)는 코어 영역 내의 모든 뱅크(BANK0 ~ BANK7)로 전달된다. 그리고 뱅크 액티브 신호 생성부(303)에서 코드(CODE<5:0>)의 디코딩 결과 활성화된 8개의 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)는 각각 BANK0 ~ BANK7로 전달된다. 각 뱅크들(BANK0 ~ BANK7)은 자신에게 입력된 뱅크 액티브 신호(BKACT<0> ~ BKACT<7>)가 활성화되면 로우 어드레스(XADD)에 의해 선택된 워드라인을 활성화한다.
전술한 바와 같이, 본 발명에서는 주기파를 카운팅한 결과를 이용하여 코드를 생성하고, 생성된 코드를 디코딩하여 서로 다른 코드 값에서 다수의 뱅크 액티브 신호를 활성화하는 방법으로 뱅크들의 리프레시 시점을 분산시킴으로써, 전류 소모가 한순간에 집중되는 문제를 해결하고 안정적인 리프레시 동작이 가능하도록 하는 셀프 리프레시 제어회로 및 제어 방법을 제안하였다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (23)

  1. 주기파를 카운팅하여 코드를 생성하고, 상기 코드 값이 기설정된 값에 도달하면 초기화되는 코드 생성부;
    상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 및
    상기 다수의 뱅크 액티브 신호들은 순차적으로 활성화되고, 상기 다수의 뱅크 액티브 신호 모두가 한번씩 활성화되면 로우 어드레스를 변경시키는 어드레스 생성부
    를 포함하는 셀프 리프레시 제어회로.
  2. 제 1항에 있어서,
    상기 코드 생성부는
    일정 주기에 따라 토글링하는 상기 주기파를 생성하는 발진부; 및
    상기 일정 주기마다 상기 주기파의 카운팅 결과에 대응하는 상기 코드를 생성하고, 상기 코드 값이 상기 기설정된 값에 도달하면 상기 코드 값을 초기화하는 카운터부를 포함하는
    셀프 리프레시 제어회로.

  3. 제 1항에 있어서,
    상기 뱅크 액티브 신호 생성부는
    뱅크의 개수가 N인 경우, 생성되는 코드 중 N개의 서로 다른 코드에 각각 대응하는 N개의 뱅크 액티브 신호를 활성화하는
    셀프 리프레시 제어회로.
  4. 제 3항에 있어서,
    상기 N개의 뱅크 액티브 신호는
    상기 N개의 서로 다른 코드가 생성되는 각각의 시점에서 활성화되는
    셀프 리프레시 제어회로.
  5. 제 3항에 있어서,
    상기 N개의 서로 다른 코드는
    상기 코드 생성부의 초기화 시점부터 순차적으로 생성되는 N개의 코드인
    셀프 리프레시 제어회로.

  6. 제 1항에 있어서,
    상기 어드레스 생성부는
    상기 로우 어드레스를 순차적으로 증가시키기 위한 어드레스 카운터를 포함하는
    셀프 리프레시 제어회로.
  7. 제 3항에 있어서,
    상기 어드레스 생성부는
    상기 N개의 뱅크 액티브 신호가 모두 활성화된 시점의 코드 값보다 큰 특정 코드 값에서 상기 로우 어드레스를 변경시키는
    셀프 리프레시 제어회로.
  8. 제 7항에 있어서,
    상기 어드레스 생성부는
    입력되는 코드 값이 상기 특정 코드 값을 가질 때마다 상기 로우 어드레스를 순차적으로 증가시키는
    셀프 리프레시 제어회로.
  9. 주기파를 카운팅하여 코드를 생성하고, 상기 코드 값이 기설정된 값에 도달하면 초기화되는 코드 생성부;
    상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부;
    상기 다수의 뱅크 액티브 신호들은 순차적으로 활성화되고, 상기 다수의 뱅크 액티브 신호 모두가 한번씩 활성화되면 로우 어드레스를 변경시키는 어드레스 생성부; 및
    상기 다수의 뱅크 액티브 신호 및 상기 로우 어드레스에 응답하여 리프레시 동작을 수행하는 다수의 뱅크
    를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 코드 생성부는
    일정 주기에 따라 토글링하는 상기 주기파를 생성하는 발진부; 및
    상기 일정 주기마다 상기 주기파의 카운팅 결과에 대응하는 상기 코드를 생성하고, 상기 코드 값이 기설정된 값에 도달하면 상기 코드 값을 초기화하는 카운터부를 포함하는
    반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 뱅크 액티브 신호 생성부는
    상기 뱅크의 개수가 N인 경우, 생성되는 코드 중 N개의 서로 다른 코드에 각각 대응하는 N개의 뱅크 액티브 신호를 활성화하는
    반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 N개의 뱅크 액티브 신호는
    상기 N개의 서로 다른 코드가 생성되는 각각의 시점에서 활성화되는
    반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 N개의 서로 다른 코드는
    상기 코드 생성부의 초기화 시점부터 순차적으로 생성되는 N개의 코드인
    반도체 메모리 장치.

  14. 제 9항에 있어서,
    상기 어드레스 생성부는
    상기 로우 어드레스를 순차적으로 증가시키기 위한 어드레스 카운터를 포함하는
    반도체 메모리 장치.
  15. 제 11항에 있어서,
    상기 어드레스 생성부는
    상기 N개의 뱅크 액티브 신호가 모두 활성화된 시점의 코드 값보다 큰 특정 코드 값에서 상기 로우 어드레스를 변경시키는
    반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 어드레스 생성부는
    입력되는 코드 값이 상기 특정 코드 값을 가질 때마다 상기 로우 어드레스를 순차적으로 증가시키는
    반도체 메모리 장치.
  17. 주기파를 카운팅하여 코드를 생성하는 단계;
    상기 코드 값이 기설정된 값에 도달하면 상기 코드 값을 초기화하는 단계;
    상기 코드를 디코딩하여, 서로 다른 코드 값에서 활성화되는 다수의 뱅크 액티브 신호를 생성하는 단계; 및
    상기 다수의 뱅크 액티브 신호들은 순차적으로 활성화되고, 상기 다수의 뱅크 액티브 신호 모두가 한번씩 활성화되면 로우 어드레스를 변경시키는 단계
    를 포함하는 셀프 리프레시 제어 방법.
  18. 제 17항에 있어서,
    상기 코드를 생성하는 단계는
    일정 주기에 따라 토글링하는 상기 주기파를 생성하는 단계; 및
    상기 일정 주기마다 상기 주기파의 카운팅 결과에 대응하는 상기 코드를 생성하는 단계를 포함하는
    셀프 리프레시 제어 방법.
  19. 제 17항에 있어서,
    상기 다수의 뱅크 액티브 신호를 생성하는 단계는
    뱅크의 개수가 N인 경우, 생성되는 코드 중 N개의 서로 다른 코드 값에 각각 대응하는 N개의 뱅크 액티브 신호를 활성화하는 단계를 포함하는
    셀프 리프레시 제어 방법.
  20. 제 19항에 있어서,
    상기 N개의 뱅크 액티브 신호는
    상기 N개의 서로 다른 코드가 생성되는 각각의 시점에서 활성화되는
    셀프 리프레시 제어 방법.
  21. 제 19항에 있어서,
    상기 N개의 서로 다른 코드는
    상기 코드 값을 초기화한 시점부터 순차적으로 생성되는 N개의 코드인
    셀프 리프레시 제어 방법.
  22. 제 19항에 있어서,
    상기 로우 어드레스를 변경시키는 단계는
    상기 N개의 뱅크 액티브 신호가 모두 활성화된 시점의 코드 값보다 큰 특정 코드 값에서 상기 로우 어드레스를 변경시키는 단계를 포함하는
    셀프 리프레시 제어 방법.
  23. 제 22항에 있어서,
    상기 로우 어드레스를 변경시키는 단계는
    상기 특정 코드가 생성되는 시점마다 상기 로우 어드레스를 순차적으로 증가시키는 단계를 포함하는
    셀프 리프레시 제어 방법.
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