KR20080091135A - 엔-형 도펀트 확산을 최소화하기 위한 증착된 반도체 구조및 이의 제조 방법 - Google Patents

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Abstract

증착된 실리콘에서, 인 및 비소와 같은 n-형 도펀트들은 실리콘의 표면을 향하는 경향이 있어서, 층이 증착될 때, 상승한다. 제2 도핑되지 않거나 p-도핑된 실리콘 층이 n-형 도펀트가 제공됨이 없이 n-도핑된 실리콘 상에 증착될 때, 이 제2 실리콘 층의 제1 두께는 그럼에도 불구하고, 하부 레벨들로부터 상부로 확산하는 희망하지 않는 n-형 도펀트를 포함하는 경향이 있다. 이러한 표면을 향하는 거동은 게르마늄이 실리콘과 합금될 때 감소한다. 일부 장치들에서, 제2 층이 상당한 게르마늄 함유량을 가지는 것이 유용하지 않을 수 있다. 본 발명에서, 제1 고농도로 n-도핑된 반도체 층(바람직하게는 게르마늄이 적어도 10 at%임)이 증착되고, n-형 도펀트를 거의 갖지 않거나 전혀 갖지 않는 실리콘-게르마늄 캡핑 층이 그 다음에 오고, n-형 도펀트를 거의 갖지 않거나 전혀 갖지 않고, 게르마늄이 10 at% 이하인 층이 그 다음에 온다. 캡핑 층 및 제1 층 내 게르마늄은 상부의 게르마늄이 부족한 층 내로의 n-형 도펀트의 확산을 최소화한다.
실리콘, 도펀트, 반도체 층, 캡핑 층, 게르마늄.

Description

엔-형 도펀트 확산을 최소화하기 위한 증착된 반도체 구조 및 이의 제조 방법{DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING}
본 출원은 2004년 9월 29일자로 출원되고, 이하에서 '577 출원이라 칭하며, 전체적으로 본원에 참조되어 있는 Herner 등의 미국 출원 번호 제10/954,577호 "Junction Diode Comprising Varying Semiconductor Compositions"의 부분 연속 출원이다.
본 발명은 n-형 도펀트들의 서팩턴트 거동(surfactant behavior)을 최소화하는 역할을 하는 증착된 수직 반도체 층스택(layerstack), 및 상기 층스택을 제조하는 방법에 관한 것이다.
실리콘의 증착 동안, 인 및 비소와 같은 n-형 도펀트들은 표면을 향하는 경향이 있어서, 실리콘 층이 증착될 때 실리콘 층을 통해 상승한다. n-도펀트를 거의 갖지 않거나 전혀 갖지 않는 층(예를 들어, 도핑되지 않거나 p-도핑된 층)을 증착하는 것이 바람직한 경우, 고농도로 도핑된 n-형 층 바로 위에서, 표면을 향해 확산하려는 n-형 도펀트 원자들의 이러한 경향으로 인하여, 도핑되지 않거나 p-형 도핑된 층 내로 희망하지 않은 도펀트가 도입된다. 이러한 희망하지 않은 n-형 도펀 트는 장치 거동에 악영향을 줄 수 있다.
따라서, 증착된 실리콘 및 실리콘 합금들에서 n-형 도펀트들의 확산을 제한하는 것이 필요로 된다.
본 발명은 다음의 청구항들에 의해 규정되며, 이 단락의 어느 것도 이러한 청구항들에 대한 제한으로서 취해지지 않아야 한다. 일반적으로, 본 발명은 증착된 반도체 층스택에서 n-형 도펀트 확산을 제한하는 구조 및 방법에 관한 것이다.
본 발명의 제1 양상은 층스택을 포함하는 반도체 장치를 제공하는데, 상기 층스택은 기판 상에 증착된 고농도로 n-도핑되는 반도체 재료의 제1 층으로서, 상기 제1 층은 적어도 약 50 옹스트롬의 두께인, 제1 층; 고농도로 n-도핑되지 않는 반도체 재료의 제2 층으로서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금이고, 상기 제2 층은 적어도 약 100 옹스트롬의 두께이며, 상기 제1 층 상에 있고 상기 제1 층과 접촉하는, 제2 층; 및 상기 제2 층 상에 있고 상기 제2 층과 접촉하는 고농도로 n-도핑되지 않은 증착된 반도체 재료의 제3 층으로서, 상기 제3 층의 반도체 재료는 게르마늄이 10 at% 이하인 실리콘-게르마늄 합금 또는 실리콘인, 제3 층을 포함하며, 상기 제1, 제2 및 제3 층들은 반도체 장치 내에 존재한다.
본 발명의 또 다른 양상은 기판 상에 형성된 비휘발성 메모리 셀을 제공하는데, 상기 메모리 셀은 기판 상의 하부 컨덕터 부분; 상기 하부 컨덕터 상의 상부 컨덕터 부분; 및 상기 하부 컨덕터 및 상부 컨덕터 사이에 수직으로 배치된 다이오드를 포함하며, 상기 다이오드는: i) 고농도로 n-도핑된 반도체 재료의 제1 증착 층; ii) 고농도로 n-도핑되지 않은 반도체 재료의 제2 증착 층으로서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금이며, 상기 제2 층은 상기 제1 층 상에, 그리고 상기 제1 층과 접촉하여 배치되는, 제2 증착 층; 및 iii) 고농도로 도핑되지 않는 반도체 재료의 제3 증착 층으로서, 상기 제3 층의 반도체 재료는 게르마늄이 10 at% 이하인 실리콘-게르마늄 합금 또는 실리콘이며, 상기 제3 층은 상기 제2 층 상에 있고 상기 제2 층과 접촉하는, 제3 증착 층을 포함한다.
본 발명의 바람직한 실시예는 기판 상에 제1 메모리 레벨을 형성하는 방법을 제공하는데, 상기 방법은 고농도로 n-도핑된 반도체 재료의 제1 층을 증착하는 단계; 상기 제1 층 상에 있고 상기 제1 층과 접촉하는, 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 반도체 재료의 제2 층을 증착하는 단계로서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금인, 제2 층 증착 단계; 상기 제1 층 상에 있고 상기 제1 층과 접촉하는, 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 반도체 재료의 제3 층을 증착하는 단계로서, 상기 제3 층의 반도체 재료는 게르마늄이 10 at% 이하인 실리콘-게르마늄 합금 또는 실리콘인, 제3 층 증착 단계; 및 필러(pillar)들의 형태로 제1의 다수의 수직으로 지향된 다이오드를 형성하기 위하여 상기 제1, 제2, 및 제3 층들을 패터닝 및 에칭하는 단계를 포함한다.
관련된 실시예는 모놀리식 3차원 메모리 어레이를 제공하는데, 상기 모놀리식 3차원 메모리 어레이는: a) 기판 상에 형성된 제1 메모리 레벨로서, 상기 제1 메모리 레벨은: i) 다수의 실질적으로 평행하고, 실질적으로 동일평면의 하부 컨덕터들; ii) 다수의 실질적으로 평행하고, 실질적으로 동일평면의 상부 컨덕터들; iii) 다수의 반도체 접합 다이오드들로서, 각각의 다이오드는 상기 하부 컨덕터들 중 하나 및 상기 상부 컨덕터들 중 하나 사이에 수직으로 배치되고, 고농도로 n-도핑된 반도체 재료의 제1 층, 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 실리콘-게르마늄 합금의 제2 층으로서, 상기 제2 층은 게르마늄이 적어도 10 at%이고 상기 제1 층 상에 있는, 제2 층, 및 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 실리콘 또는 실리콘-게르마늄 합금의 제3 층으로서, 상기 제3 층은 게르마늄이 10 at% 이하이고 상기 제2 층 상에 있는, 제3 층을 포함하는, 다수의 반도체 접합 다이오드들을 포함하는 제1 메모리 레벨; 및 b) 상기 제1 메모리 레벨 상에 모놀리식으로 형성된 적어도 제2 메모리 레벨을 포함한다.
본원에 설명된 본 발명의 양상들 및 실시예들 각각은 단독으로 또는 서로 결합하여 사용될 수 있다.
바람직한 양상들 및 실시예들이 이제 첨부 도면들을 참조하여 설명될 것이다.
도1은 본 발명의 구조들 및 방법들의 사용에서 이익을 얻을 수 있는 수직으로 지향된 다이오드의 사시도.
도2는 증착된 실리콘 층에서 인 농도를 깊이로 도시한 그래프.
도3은 증착된 실리콘-게르마늄 층에서 인 농도를 깊이로 도시한 그래프.
도4는 본 발명의 양상들에 따른 반도체 층스택의 단면도.
도5a 및 5b는 본 발명의 실시예들에 따라 형성된 수직으로 지향된 다이오드들의 사시도들.
도6은 본 발명의 실시예에 따라 형성된 메모리 레벨의 사시도.
도7a 내지 7c는 본 발명의 실시예에 따른 제1 메모리 레벨의 형성 시의 단계들을 도시한 단면도들.
도8a 내지 8c는 본 발명의 실시예에 따른 수직으로 지향된 다이오드의 형성 동안 실리콘 두께의 손실을 도시한 단면도들.
반도체 장치들은 도전성을 강화하기 위하여 p-형 및 n-형 도펀트들로 도핑된다. 대부분의 반도체 장치들은 도펀트 프로파일(dopant profile)들에서 샤프한 전이(sharp transition)들을 필요로 한다. 예를 들어, 도1은 다결정 실리콘(본 논의에서, 다결정 실리콘은 폴리실리콘이라 칭해질 것이다)으로 형성되는 수직으로 지향된 p-i-n 다이오드(2)를 도시한다. 상기 다이오드는 하부 컨덕터(12) 및 상부 컨덕터(14) 사이에 형성된다. 하부 영역(4)은 인 또는 비소와 같은 n-형 도펀트로 고농도로 도핑되고, 중간 영역(6)은 의도적으로 도핑되지 않은 진성 폴리실리콘이며, 상부 영역(8)은 붕소 또는 BF2와 같은 p-형 도펀트로 고농도로 도핑된다. (p-n 다이오드들, 제너 다이오드들, 사이리스터들, 바이폴라 트랜지스터들, 등을 포함한 많 은 다른 반도체 장치들은 상이한 도핑 특성들을 가지는 영역들을 포함한다. 도1의 p-i-n 다이오드(2)는 예로서 제공된다.) 다이오드가 기능을 하도록 하기 위하여 이러한 상이한 영역들 사이의 도핑 특성들의 차이가 유지되어야 한다.
도펀트들은 이온 주입 또는 부근의 도펀트 소스(dopant source)로부터의 확산을 포함한 여러 방법들에 의해 실리콘과 같은 반도체 재료 내로 도입될 수 있다. 실리콘이 증착되는 경우, 상기 실리콘은 증착 동안 도펀트를 제공하는 가스를 흐르게 하여, 실리콘이 증착될 때 실리콘 내로 도펀트 원자들이 통합되도록 함으로써, 인-시츄(in-situ) 도핑될 수 있다.
인 및 비소와 같은 대부분의 n-형 도펀트들은 서팩턴트 거동을 나타내는데, 즉, 매립되기보다는 오히려, 증착된 실리콘의 표면 상에 위치되는 것을 매우 선호하게 된다. 도1을 참조하면, 고농도로 도핑된 n-형 영역(4)은 인을 제공할 PH3와 함께, 실리콘을 증착하기 위한 전형적인 전구체 가스인 SiH4를 흐르게 함으로써 형성될 수 있다. 진성 영역(6)을 형성하기 위하여, PH3의 흐름이 중단되는 반면, SiH4는 지속적으로 흐르게 된다. 영역(6)의 실리콘은 도펀트 없이 증착되지만, 영역(4)으로부터의 인이 증착 동안 영역(6) 내로 확산된다. 사실상 n-형 토펀트를 포함하지 않는 충분한 두께의 영역(6)이 형성되는 것을 보장하기 위하여 충분한 두께의 실리콘이 증착되어야 한다. 고농도로 도핑된 영역(4)으로부터 진성 영역(6)으로의 희망하지 않는 도펀트 확산으로 인하여, 이러한 영역들 사이의 샤프한 접합을 형성하는 것이 어려워지고, 다이오드(2)의 전체 높이가 희망하는 것보다 더 높아질 수 있게 된다.
n-형 도펀트의 서팩턴트 거동은 실리콘보다 실리콘-게르마늄 합금에서 더 적고, 합금의 게르마늄 함유량이 증가함에 따라 감소한다. 게르마늄이 적어도 약 10 at%, 바람직하게는 게르마늄이 적어도 약 20 at%인 실리콘-게르마늄 합금에서, 인-시츄 증착 동안 표면을 향하는 n-형 도펀트들의 경향이 상당히 감소된다.
도2는 0 옹스트롬으로 라벨링된 상부 표면으로부터 인-시츄 도핑 증착된 층의 증착의 하부 또는 초기 표면을 나타내는 대략 3500 옹스트롬까지 옹스트롬으로 측정된 깊이 범위에 걸쳐 실리콘 내의 인 농도를 도시한 그래프이다. 이 실리콘 층에서, PH3는 3450 옹스트롬에서의 초기 실리콘 증착 동안 3250 옹스트롬의 깊이까지 흘렀다. 이 깊이에서, PH3의 흐름이 중단되는 반면, SiH4 흐름은 지속되어, 고농도로 n-도핑된 실리콘의 상부에 명목상 도핑되지 않은 실리콘을 증착한다. 그러나, 도2에 도시된 바와 같이, 인의 농도는 그럼에도 불구하고 부가적인 700 옹스트롬의 실리콘이 도펀트가 제공됨이 없이 증착된 후에, 약 2650 옹스트롬의 깊이까지 5×1017 atoms/cm3 이상으로 유지된다.
도3은 증착된 실리콘-게르마늄 내의 인 농도를 도시한 그래프이다. 이 층의 증착 동안, PH3의 흐름이 4050 옹스트롬의 깊이에서 시작되어, 고농도로 도핑된 n-형 실리콘 층을 형성하였고, 3900 옹스트롬의 깊이에서 중단되었다. 인의 농도는 단지 약 50 옹스트롬의 부가적인 두께의 실리콘-게르마늄이 증착된 이후에, 약 3850 옹스트롬의 깊이에서 약 5×1017 atoms/cm3까지 떨어진다.
그러므로, 도1의 다이오드(2)는 실리콘-게르마늄 합금, 예를 들어, Si.8Ge.2로 형성되고, n-도핑된 영역(4)으로부터 진성 영역(6)으로의 도펀트의 확산은 상당히 감소될 것이며, 이러한 영역들 사이의 샤프한 접합이 형성될 수 있다.
게르마늄은 실리콘보다 더 작은 밴드 갭(band gap)을 갖지만, 진성 영역(6)의 게르마늄 함유량을 증가시키면 다이오드가 역방향 바이어스 하에서 비교적 높은 누설 전류를 가지게 된다. 다이오드는 자신의 정류 거동 - 반대 방향에서보다 한 방향에서 더 용이하게 전도시키는 다이오드의 경향 - 에 사용되며, 반대 방향에서의 누설 전류는 일반적으로 바람직하지 않다.
요약하면, 다이오드가 실리콘으로 형성될 때, 진성 영역(6) 내의 희망하지 않는 n-형 도펀트로 인해 역방향 누설 전류가 증가하게 된다. 서팩턴트 거동으로 인한 이러한 도펀트 확산은 실리콘-게르마늄 합금의 다이오드를 형성함으로써 감소될 수 있지만, 이 대안은 또한 이 재료의 더 작은 밴드 갭이 또한 더 높은 누설 전류를 초래하기 때문에 불만족스럽다.
이 문제는 층스택 내의 게르마늄 함유량을 변화시킴으로써 본 발명에서 처리된다. 도4를 참조하면, 증착된 반도체 층스택에서, 반도체 재료의 제1 층(20)은 예를 들어, 적어도 약 5 ×1019 도펀트 atoms/cm3의 도펀트 농도를 갖는 인 또는 비소와 같은 n-형 도펀트로 고농도로 도핑된다. 층(20)은 이온 주입에 의해 또는 증착 동안 인-시추로 도핑될 수 있다. 다음으로, 게르마늄이 적어도 약 10 at%이고, 바 람직하게는 게르마늄이 적어도 약 20 at%인 실리콘-게르마늄의 얇은 캡핑 층(capping layer)(21)이 제1 층(20) 바로 위에, 그리고 상기 제1 층(20)과 접촉하여 증착된다. 캡핑 층(21)은 매우 낮은 농도의 n-형 도펀트를 갖는다. 이 층은 도핑되지 않거나, 약 5 ×1017 도펀트 atoms/cm3 이하의 n-형 도펀트 농도를 갖는 n-형 도펀트로 매우 저농도로 도핑되며; 캡핑 층(21)은 p-형 도펀트로 도핑될 수 있다. 캡핑 층(21)은 비교적 얇은데, 예를 들어, 약 100 및/또는 200 옹스트롬이며, 바람직하게는 약 300 내지 약 500 옹스트롬의 두께 이하이다. 게르마늄이 부족한, 예를 들어, 게르마늄이 10 at% 이하이고, 바람직하게는 게르마늄이 5 at% 이하이고, 바람직하게는, 게르마늄이 없는 실리콘-게르마늄 합금 또는 실리콘의 제2 층(22)이 캡핑 층 상에, 그리고 상기 캡핑 층과 접촉하여 증착된다. 제2 층(22)은 도핑되지 않거나, 약 5 ×1017 도펀트 atoms/cm3이하의 n-형 도펀트 농도를 갖는 n-형 도펀트로 매우 저농도로 도핑된다. 제2 층(22)은 p-형 도펀트로 도핑될 수 있다. 전체 층스택, 즉, 층들(20, 21, 및 22)은 반도체 재료로 증착된다. 증착 조건들에 따라, 상기 층스택은 증착될 때 비정질 또는 다결정질일 수 있거나, 또는 층스택의 부분들은 비정질일 수 있는 반면, 다른 부분들은 다결정질이다.
실리콘-게르마늄 캡핑 층(21)은 매우 낮은 n-형 도펀트 농도, 및 고농도로 도핑된 층(20)으로부터의 매우 적은 n-형 도펀트가 자신을 통해 이동하는 것을 보장할 만큼 충분히 높은 게르마늄 함유량을 갖는다. 따라서, 게르마늄이 부족한 제2 층(22)이 증착되는 실리콘-게르마늄 캡핑 층(21)의 상부 표면은 사실상 n-형 도펀 트 원자들을 갖지 않을 것이며, 도펀트 프로파일에서 샤프한 전이가 성취될 수 있다.
바람직한 실시예들에서, 층(20)은 게르마늄이 적어도 10 at%이고, 바람직하게는 게르마늄이 적어도 20 at%인 실리콘-게르마늄 합금이다. 더 높은 게르마늄 함유 층(20)은 서팩턴트 거동을 더 감소시키는 경향이 있다. 층스택의 제조는 층들(20 및 21)이 동일한 실리콘-게르마늄 합금인 경우에 간소화된다. 그러나, 바람직하다면, 층(20)은 실리콘, 게르마늄이 10 at%이하인 실리콘-게르마늄 합금, 또는 어떤 다른 반도체 재료일 수 있다.
도5a를 참조하면, 제1 실시예에서, 본 발명의 방법들을 사용하여, 저-누설의 수직으로 지향된 p-i-n 다이오드가 형성될 수 있다. 고농도로 도핑된 층(4)은 예를 들어, 인-시츄 도핑 또는 이온 주입에 의하여 n-형 도펀트로 고농도로 도핑된다. 고농도로 도핑된 층(4)은 바람직하게는, 게르마늄이 적어도 10 at%이고, 바람직하게는 게르마늄이 적어도 20 at%인 실리콘-게르마늄 합금이다. 서팩턴트 거동을 제한하고 인접한 컨덕터로의 더 양호한 전기적 접촉을 제공하는, 고농도로 도핑된 층(4) 내의 어떤 게르마늄 농도가 유용하다. 그러나, 덜 바람직한 실시예에서, 고농도로 도핑된 층(4)은 실리콘, 게르마늄이 10 at% 이하인 실리콘-게르마늄 합금, 또는 어떤 다른 반도체 재료일 수 있다. 캡핑 층(5)은 게르마늄이 적어도 10 at%이고, 바람직하게는 게르마늄이 적어도 20 at%인 실리콘-게르마늄 합금이며, 도핑되지 않거나, 약 5 ×1017 atoms/cm3이하인 도펀트 농도를 갖는 n-형 도펀트로 저농도 로 도핑된다. 진성 층(6)은 게르마늄이 약 10 at%이하이고, 바람직하게는 게르마늄이 약 5 at%이하이며, 가장 바람직하게는 실질적으로 게르마늄이 없는 게르마늄이 부족한 실리콘-게르마늄 합금 또는 실리콘이다. 고농도로 도핑된 p-형 반도체 재료, 바람직하게는 실리콘의 상부 층(8)이 예를 들어, 이온 주입에 의하여 진성 층(6) 상에 형성되어, 다이오드를 완성하게 된다. 완성된 장치에서, 층들(4, 5, 6, 및 8)은 바람직하게는 다결정질이다.
도5b를 참조하면, 또 다른 실시예에서, 본 발명의 방법들은 사용되어, 샤프한 도펀트 전이를 갖는 수직으로 지향된 p-n 다이오드를 형성할 수 있다. 고농도로 도핑된 층(4)은 반도체 재료이며, 예를 들어, 인 시츄 도핑 또는 이온 주입에 의하여 n-형 도펀트로 고농도로 도핑된다. 도5a의 다이오드에서와 같이, 이 층은 덜 바람직한 실시예에서, 어떤 다른 반도체 재료, 예를 들어, 게르마늄이 10 at%이하인 실리콘-게르마늄 합금 또는 실리콘일 수 있을지라도, 바람직하게는 게르마늄이 적어도 10 at%이며, 바람직하게는 게르마늄이 적어도 20 at%인 실리콘-게르마늄 합금이다. 캡핑 층(5)은 게르마늄이 적어도 10 at%이고, 바람직하게는 게르마늄이 적어도 20 at%인 실리콘-게르마늄 합금이며, 도핑되지 않거나, 5 ×1017 atoms/cm3이하인 도펀트 농도를 갖는 n-형 도펀트로 저농도로 도핑되거나, p-형 도펀트로 고농도로 도핑된다. 게르마늄이 약 10 at%이하이고, 바람직하게는 게르마늄이 약 5 at%이하이며, 가장 바람직하게는 실질적으로 게르마늄이 없는 게르마늄이 부족한 실리콘-게르마늄 합금 또는 고농도로 도핑된 p-형 실리콘의 상부 층(8)이 캡핑 층(5) 상 에 형성되어 다이오드를 완성하게 된다. 완성된 장치에서, 층들(4, 5, 및 8)은 바람직하게는 다결정질이다.
도5a 및 5b에 도시된 수직으로 지향된 다이오드들은 예들이며; 본 발명의 방법들은 증착된 고농도로 n-도핑된 층으로부터 상기 층 상에 증착되는 n-형 도펀트로 고농도로 도핑되지 않는 층으로의 도펀트 프로파일의 샤프한 전이를 필요로 하는 다른 반도체 장치들; 특히 고농도로 n-도핑되지 않는 층이 게르마늄을 거의 갖지 않거나 전혀 갖지 않는 것이 바람직한 장치들에서 사용될 수 있다.
2004년 9월 29일자로 출원되고, 이하에서 '549 출원이라 칭하며, 본원에 참조되어 있는 Herner 등의 미국 출원 번호 제10/955,549호 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"는 도1의 다이오드(2)와 같은 수직으로 지향된 p-i-n 다이오드들을 포함하는 모놀리식 3차원 메모리 어레이를 설명한다. 형성된 바와 같이, p-i-n 다이오드의 폴리실리콘은 고-저항 상태이다. 프로그래밍 전압의 인가는 폴리실리콘의 특성을 영구적으로 변화시켜서, 폴리실리콘이 저-저항이 되도록 한다. 2005년 6월 8일자로 출원되고, 이하에서 '530 출원이라 칭해지며, 본원에 참조되어 있는 Herner 등의 미국 특허 출원 번호 제11/148,530호 "Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"에 충분히 설명된 바와 같이, 상기 변화는 폴리실리콘의 질서도(degree of order)의 증가에 기인한다고 여겨진다. 저항에서의 이러한 변화는 안정적이고 용이하게 검출 가능하므로, 데이터 상태를 기록하여, 장치가 메모리 셀로서 작동하도록 할 수 있다. 제1 메모리 레벨이 기 판 상에 형성되며, 부가적인 메모리 레벨들이 제1 메모리 레벨 상에 형성될 수 있다. 이러한 메모리들은 본 발명의 실시예들에 따른 방법들 및 구조들의 사용에서 이익을 얻을 수 있다.
관련 메모리가 2004년 12월 17일자로 출원되고, 이하에서 '824 출원이라 칭해지며, 본원에 참조되어 있는 Herner 등의 미국 특허 출원 제11/015,824호 "Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"에 설명되어 있다. '824 출원에서 설명된 바와 같이, p-i-n 다이오드의 높이를 감소시키는 것이 유용할 수 있다. 더 짧은 다이오드는 더 낮은 프로그래밍 전압을 필요로 하며, 인접한 다이오드들 사이의 갭들의 애스팩트 비(aspect ratio)를 감소시킨다. 매우 높은 애스팩트 비의 갭들은 공백 없이 채우기가 어렵다. 진성 영역이 다이오드의 역방향 바이어스에서 전류 누설을 감소시키기 위하여 적어도 600 옹스트롬의 두께가 바람직하다. 본 발명의 바람직한 실시예에 따라, 고농도로 n-도핑된 층 상에 실리콘이 부족한 진성 층을 갖는 다이오드를 형성하는 것(이들 2개의 층은 실리콘-게르마늄의 얇은 진성 캡핑 층에 의해 분리됨)은 도펀트 프로파일에서의 더 샤프한 전이들을 허용하므로, 전체 다이오드 높이를 감소시킬 것이다.
본 발명의 실시예들은 모놀리식 3차원 메모리 어레이의 형성이 특히 유용하다는 것을 입증한다. 모놀리식 3차원 메모리 어레이는 개재된 기판들이 없이, 웨이퍼와 같은 단일 기판 상에 다수의 메모리 레벨들이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층들이 기존 레벨 또는 레벨들의 층들 바로 위에 증착 또는 성장된다. 대조적으로, Leedy의 미국 특허 출원 번호 제5,915,167호 "Three dimensional structure memory"에서와 같이, 별도의 기판들 상에 메모리 레벨들을 형성하고 서로의 꼭대기에 메모리 레벨들을 부착시킴으로써 적층된 메모리들이 구성되었다. 기판들은 얇아지거나 본딩(bonding) 전에 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들이 최초에 별도의 기판들 위에 형성되기 때문에, 이와 같은 메모리들은 실제 모놀리식 3차원 메모리 어레이들이 아니다.
도6은 하부 컨덕터들(200), 필러들(300)(각각의 필러(300)는 다이오드를 포함함), 및 상부 컨덕터(400)를 포함하는, 본 발명의 실시예에 따라 형성된 예시적인 메모리 셀들의 메모리 레벨의 부분을 도시한다. 하부 실리콘-게르마늄의 고농도로 n-도핑된 영역, 도핑되지 않은 실리콘-게르마늄 캡핑 층, 및 실리콘 또는 게르마늄이 부족한 실리콘-게르마늄 합금으로 형성된 진성 영역을 각각 가지는 수직으로 지향된 다이오드들을 포함하는 이와 같은 메모리 레벨의 제조가 상세히 설명될 것이다. 유사한 메모리 레벨의 제조에 관한 더 상세한 정보는 이전에 참조된 '549 및 '824 출원들에 제공되어 있다. 관련 메모리들의 제조에 관한 더 많은 정보는 본 발명의 양수인에 의해 소유되고 본원에 참조되어 있는 Herner 등의 미국 특허 번호 제6,952,030호 "High-Density Three-Dimensional Memory Cell"에 제공되어 있다. 본 발명을 모호하게 하지 않게 하기 위하여, 이 세부사항 모두가 본 설명에 포함되지는 않지만, 이러한 또는 다른 참조된 특허들 또는 출원들의 내용이 배제되도록 의도되지는 않는다. 이 예가 비-제한적이며, 본원에 제공된 세부사항들이 변경되거나, 생략되거나, 확대될 수 있지만, 그 결과들이 본 발명의 범위 내에 존재한다는 것이 이해될 것이다.
예
단일 메모리 레벨의 제조가 상세히 설명될 것이다. 부가적인 메모리 레벨들은 적층될 수 있는데, 위아래에 모놀리식으로 각각 형성된다.
도7a를 참조하면, 메모리의 형성은 기판(100)에서 시작된다. 이 기판(100)은 단결정 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물들, III-V 화합물들, II-VII 화합물들과 같이 종래 기술에 공지된 바와 같은 임의의 반도전성 기판, 이와 같은 기판들 위의 에피택셜 층, 또는 임의의 다른 반도전성 재료일 수 있다. 기판은 내부에 제조된 집적 회로들을 포함할 수 있다.
절연 층(102)이 기판(100) 위에 형성된다. 절연 층(102)은 산화 실리콘, 질화 실리콘, 고-유전 막, Si-C-O-H 막, 또는 임의의 다른 적절한 절연 재료일 수 있다.
제1 컨덕터들(200)이 상기 기판 및 절연체 위에 형성된다. 도전 층(106)이 접착되는 것을 돕기 위하여 절연 층(102) 및 도전성 층(106) 사이에 접착 층(104)이 포함될 수 있다. 위에 놓인 도전 층이 텅스텐인 경우, 질화 티타늄이 접착 층(104)으로서 바람직하다.
증착될 다음 층은 도전 층(106)이다. 도전 층(106)은 텅스텐과 같이 종래 기술에 공지된 임의의 도전성 재료, 또는 탄탈륨, 티타늄, 구리, 코발트, 또는 이의 합금들을 포함한 다른 재료들을 포함할 수 있다.
일단 컨덕터 레일들을 형성하는 모든 층들이 증착되었다면, 상기 층들은 임의의 적절한 마스킹 및 에칭 프로세스를 사용하여 패터닝 및 에칭되어, 페이지 밖 으로 확장되는 단면으로 도7a에 도시되어 있는 실질적으로 평행하고 실질적으로 동일평면의 컨덕터들(200)을 형성한다. 일 실시예에서, 포토레지스트가 증착되고, 포토리소그래피에 의해 패터닝되며, 층들이 에칭되고 나서, 포토레지스트가 표준 프로세스 기술들을 사용하여 제거된다. 컨덕터들(200)은 그 대신에 다마신 방법에 의하여 형성될 수 있다.
다음으로, 유전체 재료(108)가 컨덕터 레일들(200) 위 및 사이에 증착된다. 유전체 재료(108)는 이산화 실리콘, 질화 실리콘, 또는 산질화 실리콘과 같은 임의의 공지된 전기적 절연 재료일 수 있다. 바람직한 실시예에서, 이산화 실리콘이 유전체 재료(108)로서 사용된다.
최종적으로, 컨덕터 레일들(200)의 상부의 과도한 유전체 재료(108)가 제거되어, 유전체 재료(108)에 의해 분리되는 컨덕터 레일들(200)의 상부들을 노출시키고 실질적으로 평탄한 표면(109)을 남긴다. 결과적인 구조가 도7a에 도시되어 있다. 평탄한 표면(109)을 형성하기 위한 유전체 오버필(overfill)의 이러한 제거는 화학적 기계적 평탄화(CMP) 또는 에치백(etchback)과 같은 종래 기술에 공지된 임의의 프로세스에 의해 수행될 수 있다. 이 단계에서, 다수의 실질적으로 평행한 제1 컨덕터들이 기판(100) 상에 제1 높이로 형성되었다.
다음으로, 도7b를 참조하면, 완성된 컨덕터 레일들(200) 상에 수직 필러들이 형성될 것이다. (공간을 절약하기 위하여, 기판(100)은 도7b 및 다음 도면들에 도시되어 있지 않다; 기판의 존재가 가정될 것이다.) 바람직하게는, 배리어 층(110)이 컨덕터 레일들의 평탄화 이후에 제1 층으로서 증착된다. 질화 텅스텐, 질화 탄 탈륨, 질화 티타늄, 또는 이러한 재료들의 조합들을 포함하는 임의의 적절한 재료가 배리어 층에서 사용될 수 있다. 바람직한 실시예에서, 질화 티타늄이 배리어 층으로서 사용된다. 배리어 층이 질화 티타늄인 경우에, 상기 배리어 층은 상술된 접착 층과 동일한 방식으로 증착될 수 있다.
다음으로, 필러들 내로 패터닝될 반도체 재료가 증착된다. 본 실시예에서, 필러는 하부의 고농도로 도핑된 n-형 영역, 이 영역 바로 위의 캡핑 층, 중간 진성 영역, 및 상부의 고농도로 도핑된 p-형 영역을 갖는 반도체 접합 다이오드(p-i-n 다이오드)를 포함한다. 용어 접합 다이오드는 본원에서 다른 방향보다 한 방향에서 전류를 더 용이하게 전도시키는 특성을 가지고, 2개의 단자 전극들을 가지며, 한 전극에서 p-형이고 다른 전극에서 n-형인 반도체 재료로 이루어지는 반도체 장치를 칭하는데 사용된다.
하부의 고농도로 도핑된 n-형 층(112)을 형성할 반도체 재료가 우선 증착된다. 이 반도체 재료는 바람직하게는, n-형 도펀트의 표면을 향하는 확산을 최소화하기 위하여 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금이다. 바람직하게는, Si.8Ge. 2합금이 사용된다. 다른 실시예들에서, 게르마늄 함유량이 더 높을 수 있는데; 예를 들어, 게르마늄 함유량은 실리콘이 없는 100 at%의 게르마늄을 포함하는, 25 at%, 30 at%, 50 at%, 또는 그 이상일 수 있다. 또 다른 실시예들에서, 탄소 또는 주석과 같은 어떤 다른 반도체 재료가 실리콘-게르마늄 합금의 적은 비율로서 포함될 수 있다. 고농도로 도핑된 층(112)은 바람직하게는 n-형 도펀트를 제 공하는 적절한 도너 가스(donor gas)를 흐르게 함으로써 인-시츄 도핑된다. 증착 동안 PH3를 흐르게 하면 인 원자들이 층이 형성될 때, 층(112) 내로 통합될 것이다. 도펀트 농도는 적어도 약 5×1019 도펀트 atoms/cm3, 예를 들어, 약 5×1019 및 3×1021 도펀트 atoms/cm3, 바람직하게는, 8×1020 도펀트 atoms/cm3이어야 한다. 고농도로 도핑된 층(112)은 바람직하게는 두께가 약 50 및 약 500 옹스트롬 사이, 바람직하게는 약 200 옹스트롬이어야 한다.
덜 바람직한 실시예들에서, 고농도로 도핑된 n-형 층(112)은 실리콘, 게르마늄이 약 10 at%이하인 실리콘-게르마늄 합금, 또는 어떤 다른 반도체 재료이다.
실리콘과 달리, 실리콘-게르마늄은 배리어 층(110) 상에 이질적으로 증착되는 경향이 있어서, 초기에 연속적인 층보다는 아일랜드(island)들을 형성한다. 실리콘-게르마늄 층(112)의 균질적인 증착을 돕기 위하여, 실리콘-게르마늄의 증착을 시작하기 전에, 예를 들어, 약 30 옹스트롬 두께의 얇은 실리콘 시드 층을 먼저 증착하는 것이 바람직할 수 있다. 이 매우 얇은 층은 장치의 전기적인 거동을 상당히 변화시키지는 않을 것이다. 게르마늄 막의 증착을 돕기 위한 실리콘 시드 층의 사용은 2005년 6월 22일자로 출원되고, 본원에 참조되어 있는 Herner의 미국 특허 출원 번호 제11/159,031 "Method of Depositing Germanium Films"에 설명되어 있다.
다음으로, 캡핑 층(113)이 고농도로 도핑된 n-형 층(112)의 상부 바로 위에 증착될 것이다. 도너 가스(예를 들어, PH3)의 흐름이 중단되어, 캡핑 층(113)은 도 핑되지 않는다. 기판은 고농도로 도핑된 층(112) 및 캡핑 층(113)의 증착 사이에서 증착 챔버(deposition chamber)로부터 제거되지 않는다. 바람직하게는, 캡핑 층(113)은 고농도로 도핑된 n-형 층(112)과 동일한 실리콘-게르마늄 합금, 예를 들어, Si.8Ge.2이다. 다른 실시예들에서, 캡핑 층(113)은 게르마늄이 적어도 10 at% 비율로 유지되는 한, 상이한 게르마늄 비율을 가질 수 있다. 예를 들어, 게르마늄 함유량은 캡핑 층(113)을 통하여 점진적으로 떨어질 수 있다. 캡핑 층(113)은 두께가 적어도 약 100 옹스트롬, 예를 들어, 약 200 옹스트롬이다.
다음으로, 진성 층(114)이 캡핑 층(113)의 상부 바로 위에 증착된다. 층(114)은 게르마늄이 약 10 at%이하인, 예를 들어, 게르마늄이 약 5 at%이하인 실리콘-게르마늄 합금 또는 실리콘이다; 층(114)은 바람직하게는 실리콘이다. 바람직한 실시예에서, 고농도로 도핑된 p-형 층(116)이 이온 주입에 의해 형성될 것이다. 도8a를 참조하면, 진성 층(114)은 증착된 두께(A)를 갖는다. 도8b에 도시된 바와 같이, 다음의 평탄화 단계가 두께(B)를 제거시킬 것이며, 도8c에서, 영역(116)을 형성하기 위한 이온 주입은 두께(C)가 고농도로 도핑되도록 할 것이다. 완성된 장치에서, 진성 층(114)은 두께(D)를 가져야 한다. 따라서, 증착될 두께(A)는 진성 영역(114)의 궁극적인 희망 두께(D), 주입에 의해 형성될 고농도로 도핑되는 p-형 영역(116)의 두께(C), 및 평탄화 동안 손실될 두께(B)의 합이다. 완성된 장치에서, 진성 영역(114)은 바람직하게는 약 600 및 약 2000 옹스트롬 사이, 예를 들어, 약 1600 옹스트롬이다. 고농도로 도핑된 p-형 층(116)은 약 100 및 약 1000 옹스트롬 사이, 바람직하게는 약 200 옹스트롬이다. 평탄화 동안 손실된 량은 사용되는 평탄화 방법에 따라, 아마도 약 400 및 약 800 옹스트롬 사이일 것이다. 그 후, 이 단계에서 도핑되지 않은 증착될 두께는 약 1100 및 약 3800 옹스트롬 사이, 바람직하게는 약 2600 옹스트롬이다.
도7b로 리턴하면, 아래에 놓인 배리어 층(110)과 함께, 이제 막 증착된 반도체 층들(114, 113, 및 112)이 패터닝 및 에칭되어 필러들(300)을 형성할 것이다. 필러들(300)은 아래의 컨덕터들(200)과 거의 동일한 피치(pitch) 및 거의 동일한 폭을 가져서, 각각의 필러(300)가 컨덕터(200)의 상부에 형성된다. 약간의 오정렬이 허용될 수 있다.
필러들(300)은 임의의 적절한 마스킹 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 포토레지스트가 증착되고, 표준 포토리소그래피 기술들을 사용하여 패터닝되며, 에칭되고 나서, 포토레지스트가 제거될 수 있다. 대안적으로, 어떤 다른 재료, 예를 들어, 이산화 실리콘의 하드 마스크(hard mask)가 상부 상의 하부 반사방지 코팅(BARC)과 함께, 반도체 층 스택의 상부에 형성되고 나서, 패터닝 및 에칭될 수 있다. 유사하게, 유전체 반사방지 코팅(DARC)이 하드 마스크로서 사용될 수 있다.
둘 모두가 본 발명의 양수인에 의해 소유되고 본원에 참조되어 있는, 2003년 12월 5일자로 출원된 Chen의 미국 출원 번호 제10/728436호 "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting" 또는 2004년 4월 1일자로 출원된 Chen의 미국 출원 번호 제10/815312호 "Photomask Features with Chromeless Nonprinting Phase Shifting Window"에 설명되어 있는 포토리소그래피 기술들이 본 발명에 따른 메모리 어레이의 형성에 사용되는 임의의 포토리소그래피 단계를 수행하는데 유용하게 사용될 수 있다.
유전체 재료(108)가 반도체 필러들(300) 위 및 사이에 증착되어, 반도체 필러들 사이의 갭들을 채운다. 유전체 재료(108)는 산화 실리콘, 질화 실리콘, 또는 산질화 실리콘과 같은 임의의 공지된 전기적 절연 재료일 수 있다. 바람직한 실시예에서, 이산화 실리콘이 절연 재료로서 사용된다.
다음으로, 필러들(300)의 상부의 유전체 재료가 제거되어, 유전체 재료(108)에 의해 분리되는 필러들(300)의 상부들을 노출시키고, 실질적으로 평탄한 표면을 남긴다. 유전체 오버필의 이러한 제거는 CMP 또는 에치백과 같은 종래 기술에 공지된 임의의 프로세스에 의해 수행될 수 있다. CMP 또는 에치백 이후에, 이온 주입이 수행되어, 고농도로 도핑된 p-형 상부 영역(116)을 형성한다. p-형 도펀트는 바람직하게는 붕소 또는 BF2이다. 결과적인 구조가 도7b에 도시되어 있다.
상술된 바와 같이, 통합된 '539 출원은 다이오드의 반도체 재료의 저항률이 프로그래밍 전압을 받게 될 때 검출 가능하고 영구적으로 변화한다는 것을 설명한다. 일부 실시예들에서, 판독 전압이 프로그래밍된 셀 대 프로그래밍되지 않은 셀에 인가될 때 관측된 전류 흐름 사이의 차를 증가시키기 위하여 프로그래밍 이전에 손상되지 않고 프로그래밍 동안 파열되는 유전체 파열 안티퓨즈(dielectric rupture antifuse)가 셀에 포함될 수 있다.
도7c를 참조하면, 선택적인 유전체 파열 안티퓨즈(118)가 포함되는 경우, 상기 안티퓨즈는 고농도로 도핑된 p-형 영역(116)의 일부의 열적 산화를 포함한 임의의 적절한 방법에 의해 형성될 수 있다. 대안적으로, 이 층은 그 대신에 증착될 수 있고, 임의의 적절한 유전체 재료일 수 있다. 예를 들어, Al2O3의 층이 약 150 ℃에서 증착될 수 있다. 다른 재료들이 사용될 수 있다. 유전체 파열 안티퓨즈(118)는 바람직하게는 두께가 약 20 및 약 80 옹스트롬 사이, 바람직하게는 약 50 옹스트롬이다. 다른 실시예들에서, 유전체 파열 안티퓨즈(118)는 생략될 수 있다.
상부 컨덕터들(400)은 예를 들어, 접착 층(120), 바람직하게는 질화 티타늄의 접착 층(120) 및 도전성 층(122), 바람직하게는 텅스텐의 도전성 층(122)을 증착함으로써 하부 컨덕터들(200)과 동일한 방식으로 형성될 수 있다. 그 후, 도전성 층(122) 및 접착 층(120)은 임의의 적절한 마스킹 및 에칭 기술을 사용하여 패터닝 및 에칭되어, 페이지를 가로질러 좌측에서 우측으로 확장되는 도7c에 도시된 실질적으로 평행하고 실질적으로 동일평면의 컨덕터들(400)을 형성한다. 바람직한 실시예에서, 포토레지스트가 증착되고, 포토리소그래피에 의해 패터닝되며, 층들이 에칭되고 나서, 포토레지스트가 표준 프로세스 기술들을 사용하여 제거된다. 각각의 필러는 하부 컨덕터들 중 하나 및 상부 컨덕터들 중 하나 사이에 증착되어야 하며; 약간의 오정렬은 허용될 수 있다.
다음으로, 유전체 재료(도시되지 않음)가 도전성 레일들(400) 위 및 사이에 증착된다. 상기 유전체 재료는 이산화 실리콘, 질화 실리콘, 또는 산질화 실리콘과 같은 임의의 공지된 전기적 절연 재료일 수 있다. 바람직한 실시예에서, 이산화 실리콘이 이 유전체 재료로서 사용된다.
제1 메모리 레벨의 형성이 설명되었다. 이 메모리 레벨은 다수의 메모리 셀들을 포함하고, 각각의 메모리 셀에서, 필러가 하부 컨덕터 및 상부 컨덕터 사이에 수직으로 배치되며, 비휘발성 메모리 셀은 하부 컨덕터 부분, 필러, 및 상부 컨덕터 부분을 포함한다. 부가적인 메모리 레벨들이 이 제1 메모리 레벨 상에 형성될 수 있다. 일부 실시예들에서, 컨덕터들은 메모리 레벨들 사이에서 공유될 수 있다; 즉, 상부 컨덕터(400)는 다음 메모리 레벨의 하부 컨덕터의 역할을 할 것이다. 다른 실시예들에서, 레벨간 유전체(interlevel dielectric)(도시되지 않음)가 도7c의 제1 메모리 레벨 상에 형성되며, 이의 표면이 평탄화되고, 제2 메모리 레벨의 구성이 공유된 컨덕터들 없이, 이 평탄화된 레벨간 유전체 상에서 시작된다.
필러들(300)의 반도체 재료 및 그 다음에 형성된 메모리 레벨들은 바람직하게는 다결정 다이오드들을 형성하기 위하여 결정화된다. 바람직하게는, 다이오드들 모두가 형성된 후에, 최종적인 결정화 어닐(crystallizing anneal)이 수행된다.
기판 상에 형성된 모놀리식 3차원 메모리 어레이는 적어도 기판 상에 제1 높이로 형성된 제1 메모리 레벨 및 상기 제1 높이와 상이한 제2 높이로 형성된 제2 메모리 레벨을 포함한다. 3개, 4개, 8개, 또는 실제로 임의의 수의 메모리 레벨들이 이와 같은 다중레벨 어레이에서 기판 상에 형성될 수 있다.
본 발명의 방법들 및 구조들은 하나 이상의 메모리 레벨들에서 수직으로 지향된 다이오드들을 포함하는 모놀리식 3차원 메모리 어레이의 상황에서 설명되었 다. 상기 참조된 이러한 특허들 및 출원들 이외에, 본 발명의 방법들은 Petti 등의 미국 특허 번호 제6,946,719호 "Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide; 2004년 9월 29일자로 출원된 Petti의 미국 특허 출원 제10/955,387 "Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element"; 및 2004년 9월 29일자로 출원된 Herner 등의 미국 특허 출원 번호 제10/954,510호 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"에 설명된 것들과 같은 관련된 모놀리식 3차원 메모리 어레이들에서 유용하게 사용될 수 있다.
둘 모두가 본원에 참조되어 있는, 2005년 5월 9일자로 출원되고 이하에서 '939 출원이라 칭해지는 Herner 등의 미국 특허 출원 번호 제11/125939호 "Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material"; 및 2005년 11월 23일자로 출원되고 이하에서 '452 출원이라 칭해지는 Herner 등의 미국 특허 출원 번호 제11,287,452호 "Reversible Resistivity-Switching Metal Oxide or Nitride Layer With Added Metal"에 설명되어 있는 메모리 어레이들의 실시예들에서, 수직으로 지향된 p-i-n 다이오드(또는, 일부 실시예들에서, 수직으로 지향된 p-n 다이오드)는 저항률-스위칭 재료(resistivity-switching material)를 포함하는 가역적인 상태-변화 요소와 쌍을 이루어, 메모리 셀을 형성한다. 바람직한 실시예들에서, 가역적인 상태-변화 요소는 다이오드와 전기적으로 직렬로 형성되며, 다이오드와 상부 컨덕터 사이 또는 다이오드와 하부 컨덕터 사이에 수직으로 배치된다.
가역적인 저항률-스위칭 재료는 저항률-스위칭 금속 산화물 또는 질화 화합물이며, 상기 화합물은 정확하게 하나의 금속을 포함하는데; 예를 들어, 저항률-스위칭 금속 산화물 또는 질화 화합물은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN으로 이루어진 그룹으로부터 선택될 수 있다. 일부 실시예들에서, 저항률-스위칭 금속 산화물 또는 질화 화합물의 층은 추가된 금속을 포함한다. 상기 층은 '452 출원에서 설명된 바와 같은 추가된 금속을 포함할 수 있다. 이러한 메모리 셀들은 재기록 가능하다. 본 발명에 따라 형성된 p-i-n 다이오드의 감소된 역방향 누설 전류는 '939 및 '452 출원들의 어레이들과 같은 어레이들에서 메모리 셀들을 기록 및 소거하는데 있어서 특히 유용하다는 것이 입증될 수 있다.
그러나, 더 넓은 밴드 갭을 갖는 재료가 바람직한 경우와 같이, 특히, 고농도로 도핑된 n-형 층 상에 증착된 층들이 게르마늄을 아주 조금 가지거나 전혀 가지지 않는 것이 바람직한 경우에, 고농도로 도핑된 n-형층 상의 도펀트 프로파일에서 샤프한 전이를 갖는 증착된 반도체 층스택이 필요로 되는 임의의 장치에서 본 발명의 방법들 및 구조들이 유용하게 사용될 수 있다는 것이 당업자들에게는 명백할 것이다. 본 발명의 이용은 결코 수직으로 지향된 다이오드들, 메모리 셀들, 또는 모놀리식 3차원 메모리 어레이들 또는 구조들로 제한되지 않는다.
상세한 제조 방법들이 본원에 설명되었지만, 동일한 구조들을 형성하는 임의의 다른 방법들이 사용될 수 있지만, 그 결과들은 본 발명의 범위 내에 존재한다.
상기의 상세한 설명은 본 발명이 취할 수 있는 많은 형태들 중 몇 개만을 설 명하였다. 이 때문에, 이러한 상세한 설명은 제한이 아니라, 설명을 위한 것이다. 모든 등가물들을 포함하는 다음의 청구항들만이 본 발명의 범위를 규정하게 된다.

Claims (20)

  1. 층스택을 포함하는 반도체 장치에 있어서:
    상기 층스택은:
    기판 상에 증착된 고농도로 n-도핑되는 반도체 재료의 제1 층으로서, 상기 제1 층은 적어도 약 50 옹스트롬의 두께인, 제1 층;
    고농도로 n-도핑되지 않는 반도체 재료의 제2 층으로서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금이고, 상기 제2 층은 적어도 약 100 옹스트롬의 두께이며, 상기 제1 층 상에 있고 상기 제1 층과 접촉하는, 제2 층; 및
    상기 제2 층 상에 있고 상기 제2 층과 접촉하는 고농도로 n-도핑되지 않은 증착된 반도체 재료의 제3 층으로서, 상기 제3 층의 반도체 재료는 게르마늄이 10 at%이하인 실리콘-게르마늄 합금 또는 실리콘인, 제3 층을 포함하며,
    상기 제1, 제2 및 제3 층들은 반도체 장치 내에 존재하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 20 at%인 반도체 장치.
  3. 제1항에 있어서, 상기 제3 층의 반도체 재료는 게르마늄이 5 at% 이하인 반도체 장치.
  4. 제1항에 있어서, 상기 제1, 제2, 및 제3 층들은 수직으로 지향된 접합 다이오드의 부분들인 반도체 장치.
  5. 제4항에 있어서, 상기 다이오드는 p-i-n 다이오드이며, 상기 제3 층은 도핑되지 않거나 저농도로 도핑되는 반도체 장치.
  6. 제4항에 있어서, 상기 제1, 제2, 및 제3 층들은 패터닝 및 에칭되어 필러를 형성하는 반도체 장치.
  7. 제6항에 있어서, 상기 필러는 하부 컨덕터 및 상부 컨덕터 사이에 수직으로 배치되고, 비휘발성 메모리 셀은 하부 컨덕터의 부분, 필러, 및 상부 컨덕터의 부분을 포함하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 층은 적어도 약 5×1019 도펀트 atoms/cm3의 도펀트 농도로 도핑되는 반도체 장치.
  9. 제8항에 있어서, 상기 제3 층은 n-형 도펀트의 약 5×1017 도펀트 atoms/cm3이하인 도펀트 농도를 가지는 반도체 장치.
  10. 기판 상에 형성된 비휘발성 메모리 셀에 있어서:
    기판 상의 하부 컨덕터 부분;
    상기 하부 컨덕터 상의 상부 컨덕터 부분; 및
    상기 하부 컨덕터 및 상부 컨덕터 사이에 수직으로 배치된 다이오드를 포함하며,
    상기 다이오드는:
    i) 고농도로 n-도핑된 반도체 재료의 제1 증착 층;
    ii) 고농도로 n-도핑되지 않은 반도체 재료의 제2 증착 층으로서, 상기 제2 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금이며, 상기 제2 층은 상기 제1 층 상에 그리고 상기 제1 층과 접촉하여 배치되는, 제2 증착 층; 및
    iii) 고농도로 n-도핑되지 않는 반도체 재료의 제3 증착 층으로서, 상기 제3 층의 반도체 재료는 게르마늄이 10 at%이하인 실리콘-게르마늄 합금 또는 실리콘이며, 상기 제3 층은 상기 제2 층 상에 있고 상기 제2 층과 접촉하는, 제3 증착 층을 포함하는, 비휘발성 메모리 셀.
  11. 제10항에 있어서, 상기 제1 층의 반도체 재료는 게르마늄이 적어도 10 at%인 실리콘-게르마늄 합금인 비휘발성 메모리 셀.
  12. 제10항에 있어서, 상기 제1 층은 적어도 약 5×1019 도펀트 atoms/cm3의 도펀트 농도로 도핑되는 비휘발성 메모리 셀.
  13. 제12항에 있어서, 상기 제3 층은 n-형 도펀트의 약 5×1017 도펀트 atoms/cm3 이하의 도펀트 농도를 가지는 비휘발성 메모리 셀.
  14. 제12항에 있어서, 상기 제2 층은 n-형 도펀트의 약 5×1017 도펀트 atoms/cm3이하의 도펀트 농도를 가지는 비휘발성 메모리 셀.
  15. 제10항에 있어서, 상기 제3 층의 반도체 재료는 게르마늄이 5 at%이하인 실리콘-게르마늄 합금 또는 실리콘인 비휘발성 메모리 셀.
  16. 제10항에 있어서 상기 다이오드는 필러의 형태인 비휘발성 메모리 셀.
  17. 제10항에 있어서, 상기 메모리 셀은 가역적인 상태-변화 요소를 더 포함하며, 상기 가역적인 상태-변화 요소는 상기 다이오드와 상기 하부 컨덕터 사이 또는 상기 다이오드와 상기 상부 컨덕터 사이에 배치되는 비휘발성 메모리 셀.
  18. 제17항에 있어서, 상기 가역적인 상태-변화 요소는 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN으로 이루어진 그룹으로부터 선택된 저항률-스위칭 금속 산화 또는 질화 화합물의 층을 포함하는 비휘발성 메모리 셀.
  19. 제10항에 있어서, 상기 제2 층은 적어도 약 100 옹스트롬의 두께인 비휘발성 메모리 셀.
  20. 모놀리식 3차원 메모리 어레이에 있어서:
    a) 기판 상에 형성된 제1 메모리 레벨로서, 상기 제1 메모리 레벨은:
    i) 다수의 실질적으로 평행하고, 실질적으로 동일평면의 하부 컨덕터들;
    ii) 다수의 실질적으로 평행하고, 실질적으로 동일평면의 상부 컨덕터들;
    iii) 다수의 반도체 접합 다이오드들로서, 각각의 다이오드는 상기 하부 컨덕터들 중 하나 및 상기 상부 컨덕터들 중 하나 사이에 수직으로 배치되고, 고농도로 n-도핑된 반도체 재료의 제1 층, 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 실리콘-게르마늄 합금의 제2 층으로서, 상기 제2 층은 게르마늄이 적어도 10 at%이고 상기 제1 층 상에 있는, 제2 층, 및 저농도로 n-도핑되거나, p-도핑되거나, 또는 도핑되지 않은 실리콘 또는 실리콘-게르마늄 합금의 제3 층으로서, 상기 제3 층은 게르마늄이 10 at%이하이고 상기 제2 층 상에 있는, 제3 층을 포함하는, 다수의 반도체 접합 다이오드들을 포함하는 제1 메모리 레벨; 및
    b) 상기 제1 메모리 레벨 상에 모놀리식으로 형성된 적어도 제2 메모리 레벨을 포함하는 모놀리식 3차원 메모리 어레이.
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