JP2006092746A - カーボンナノチューブを用いた記憶素子 - Google Patents

Abstract

【課題】カーボンナノチューブを用いて構造が簡単で且つ寸法の小さい不揮発性の記憶素子を実現する。
【解決手段】第１の電極１３と第２の電極１４との間に電場を発生させると、その電場に応答してカーボンナノチューブからなる電場応答素子１１が直線的に伸長し、第２の電極１４と接触する。その結果、両電極１３、１４が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子１１は、一旦変形すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子１１と第２の電極１４および絶縁層１２との間のファンデルワールス力によって保たれる。第１の電極１３と第２の電極１４との間に逆向きの電場を発生させると、その電場に応答して電場応答素子１１が縮長し、第２の電極１４から離れる。この状態は、デジタル信号の「０」を表す状態に対応する。
【選択図】図２

Description

本発明は、カーボンナノチューブ（以下、ＣＮＴと記す。）の電場応答性を利用して記憶動作等を行う素子に関する。

図９は、ＣＮＴを用いた従来の記憶素子の構造を例示する断面図である。図９に示すように、従来の記憶素子５０は、基板５１上に形成した二つの絶縁突起５２、５３にＣＮＴからなる薄いリボン状の電場応答素子（不織布のような物）５４を掛け渡して設けるとともに、電場応答素子５４の一方の端部に第１の電極５５を設け、絶縁突起５２、５３間に第２の電極５６を設けてなる（特許文献１参照）。

図１０は、図９に示す従来の記憶素子の動作説明図である。第１の電極５５と第２の電極５６との間の電位差が０の時（あるいは所定の電位差に達していない時）は、図１０（ａ）に示すように、電場応答素子５４が撓み無く張った状態（あるいは撓みが小さい状態）になっている。この状態では、電場応答素子５４が第２の電極５６に接触していないため、両電極５５、５６は導通しない。この状態は、デジタル信号の「０」を表す状態に対応する。一方、第１の電極５５と第２の電極５６との間の電位差が所定の電位差に達した時は、図１０（ｂ）に示すように、電場応答素子５４が両電極５５、５６間の電場に応答して伸長し、第２の電極５６側に大きく撓むため、電場応答素子５４が第２の電極５６に接触した状態になる。その結果、両電極５５、５６が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子５４は、一旦変形すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子５４と第２の電極５６との間のファンデルワールス力によって保たれる。そして、両電極５５、５６の極性を反転させて、逆向きの電場を加えると、電場応答素子５４は以前の状態すなわち図１０（ａ）の状態に戻る。

このように、図９に示す従来の記憶素子５０は、第１の電極５４と第２の電極５４との間に発生させる電場によって状態（０，１）を切り替えることができ、しかもその状態を電力供給を停止後も保持できる。したがって、この記憶素子は、不揮発性のメモリーとなる。

米国特許出願公開第２００５／０４１４６６号明細書（ＵＳ２００５０４１４６６）

しかし、図９に示した従来の記憶素子５０は、基板５１上に形成した二つの絶縁突起５２、５３に電場応答素子５４を掛け渡して設け、電場応答素子５４の基板５１側への撓み変形を利用して状態（０，１）の切り替えを行うため、基板５１に対して垂直な方向における素子の寸法（厚さ、高さ）を小さくすることが困難である。すなわち、従来の記憶素子５０では、基板５１に対して垂直な方向における電場応答素子５４の撓みを許容し得る空間を素子内に確保する必要がある。

本発明が解決しようとする課題は、構造が簡単で且つ素子の厚さを上述した従来の素子よりも小さくすることが可能な記憶素子を提供することにある。

上記課題を解消するために、本発明の記憶素子は、電場応答素子と、絶縁層と、第１の電極と、第２の電極と、を備え、前記電場応答素子は電場に応答して前記絶縁層の表面に沿って直線的に伸縮するＣＮＴからなる電場応答素子であり、前記電場応答素子の一端（伸縮する方向における一方の端部）は前記絶縁層に対して固定されており、前記電場応答素子の他端（伸縮する方向におけるもう一方の端部）は自由に変位でき、前記絶縁層の表面は平坦であり、前記第１の電極は前記一端に接続されており、前記第２の電極は前記電場応答素子が伸長したときに前記他端と接触する位置に固定して設けられている。

前記第１の電極と前記第２の電極との間に電場を発生させると、その電場に応答して前記電場応答素子が伸長（湾曲せず、直線的に伸長）し、前記他端が前記第２の電極と接触する。その結果、両電極が互いに導通する。この状態は、デジタル信号の「１」（あるいは「０」）を表す状態に対応する。電場応答素子は、一旦変形すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子と第２の電極および絶縁層との間のファンデルワールス力によって保たれる。そして、前記第１の電極と前記第２の電極との間に逆向きの電場を発生させると、その電場に応答して前記電場応答素子が縮長し、前記他端が前記第２の電極から離れる。この状態は、デジタル信号の「０」（あるいは「１」）を表す状態に対応する。

前記電場応答素子は、複数のＣＮＴからなり、当該複数のＣＮＴの大部分が前記電場応答素子の伸縮方向に配向していることが望ましい。電場応答素子を構成するＣＮＴの大部分が電場応答素子の伸縮方向に配向していることにより、電場応答素子の電場応答性が良好（高速、高利得）となるので、記憶素子の状態（０，１）切り替え動作を高速且つ安定に行うことができる。

本発明の記憶素子は、電場による電場応答素子の直線的な伸縮変形を利用して状態（０，１）の切り替えを行うため、電場応答素子の撓み変形を利用する従来の記憶素子と比較して構造が簡単である。また、本発明の記憶素子は、電場応答素子の撓みを許容し得る空間を素子内に確保する必要がないため、従来の記憶素子と比較して素子の厚さを小さくすることが容易である。

以下、本発明の実施の形態について説明する。

図１は、本発明の記憶素子の形態例を概念的に示す断面図である。

図１に示す記憶素子１０は、電場応答素子１１と、絶縁層１２と、第１の電極１３と、第２の電極１４と、を備えている。

電場応答素子１１は、電場に応答して伸縮する。
電場応答素子１１は、絶縁層１２の表面に沿って伸縮する。
電場応答素子１１は、複数のカーボンナノチューブからなる。
電場応答素子１１を構成しているカーボンナノチューブの大部分は電場応答素子１１の伸縮方向に配向している。
電場応答素子１１の一端（伸縮する方向における一方の端部）１１ａは絶縁層１２に対して固定されている。
電場応答素子１１の他端（伸縮する方向におけるもう一方の端部）１１ｂは自由に変位できる。
絶縁層１２は、基板（たとえばシリコン基板）１５上に形成されている。
絶縁層１２の表面は平坦である。
第１の電極１３および第２の電極１４は、絶縁層１２内に埋設して形成されている。
第１の電極１３と第２の電極１４は、絶縁層１２によって互いに絶縁されている。
第１の電極１３は、電場応答素子１１の一端１１ａに接続されている。
第２の電極１４は、電場応答素子１１が伸長したときに電場応答素子１１の他端１１ｂと接触する位置に設けられている。
記憶素子１０は、第１の電極１３と第２の電極１４との間に必要な電位差を発生させるための回路（図２中に、その簡単な回路図が示されている。）を備えている。

図２は、図１に示す記憶素子１の動作説明図である。

第１の電極１３と第２の電極１４との間の電位差が０ボルトの時（あるいは所定の電位差に達していない時）は、図２（ａ）に示すように、電場応答素子２が縮長した状態（初期状態）になっている。この状態では、電場応答素子１１が第２の電極１４に接触していないため、両電極１３、１４は導通しない。この状態は、デジタル信号の「０」を表す状態に対応する。

一方、第１の電極１３と第２の電極１４との間の電位差が所定の電位差に達した時は、図２（ｂ）に示すように、電場応答素子１１が両電極１３、１４間の電場に応答して伸長し、電場応答素子１１が第２の電極１４に接触した状態になる。その結果、両電極１３、１４が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子１１は、一旦変形（伸長）すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子１１と第２の電極１４および絶縁層１２との間のファンデルワールス力によって保たれる。そして、両電極１３、１４の極性を反転させて、逆向きの電場を加えると、電場応答素子１１は初期状態すなわち図２（ａ）の状態に戻る。

このように、この記憶素子１０は、第１の電極１３と第２の電極１４との間に発生させる電場によって状態（０，１）を切り替えることができ、しかもその状態を電力供給を停止後も保持できる。したがって、この記憶素子１０は、不揮発性のメモリーとなる。

しかも、この記憶素子１０は、電場による電場応答素子１１の直線的な伸縮変形を利用して状態（０，１）の切り替えを行うため、電場応答素子１１の撓み変形を利用する従来の記憶素子と比較して構造が簡単であり（絶縁突起５２、５３が不要！）、基板１５に対して垂直な方向における素子の寸法（厚さ、高さ）を小さくすることが容易である。つまり、この記憶素子１０は、電場応答素子１１の撓みを許容し得る空間を素子内に確保する必要がないため、従来の記憶素子と比較して素子の厚さを小さくすることが容易である。

また、この記憶素子１０は、電場応答素子１１を構成するＣＮＴの大部分が電場応答素子１１の伸縮方向に配向していることにより、電場応答素子１１の電場応答性が良好（高速、高利得）となるので、記憶素子１の状態（０，１）切り替え動作を高速且つ安定に行うことができる。

図３は、本発明の記憶素子の別の形態例を概念的に示す断面図である。

図３に示す記憶素子２０は、電場応答素子２１と、絶縁層２２と、第１の電極２３と、第２の電極２４と、を備えている。

電場応答素子２１は、電場に応答して伸縮する。
電場応答素子２１は、絶縁層２２の表面に沿って伸縮する。
電場応答素子２１は、複数のカーボンナノチューブからなる。
電場応答素子２１を構成しているカーボンナノチューブの大部分は電場応答素子２１の伸縮方向に配向している。
電場応答素子２１の一端（伸縮する方向における一方の端部）２１ａは絶縁層２２に対して固定されている。
電場応答素子２１の他端（伸縮する方向におけるもう一方の端部）２１ｂは自由に変位できる。
絶縁層２２は、基板（たとえばシリコン基板）２５上に形成されている。
絶縁層２２の表面は平坦である。
第１の電極２３および第２の電極２４は、絶縁層２２上に形成されている。
第１の電極２３と第２の電極２４は、絶縁層２２によって互いに絶縁されている。
第１の電極２３は、電場応答素子２１の一端２１ａに接続されている。
第２の電極２４は、電場応答素子２１が伸長したときに電場応答素子２１の他端２１ｂと接触する位置に設けられている。
記憶素子２０は、第１の電極２３と第２の電極２４との間に必要な電位差を発生させるための回路（図４中に、その簡単な回路図が示されている。）を備えている。

図４は、図３に示す記憶素子１の動作説明図である。

第１の電極２３と第２の電極２４との間の電位差が０ボルトの時（あるいは所定の電位差に達していない時）は、図４（ａ）に示すように、電場応答素子２１が縮長した状態（初期状態）になっている。この状態では、電場応答素子２１が第２の電極２４に接触していないため、両電極２３、２４は導通しない。この状態は、デジタル信号の「０」を表す状態に対応する。

一方、第１の電極２３と第２の電極２４との間の電位差が所定の電位差に達した時は、図４（ｂ）に示すように、電場応答素子２１が両電極２３、２４間の電場に応答して伸長し、電場応答素子２１が第２の電極２４に接触した状態になる。その結果、両電極２３、２４が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子２１は、一旦変形（伸長）すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子２１と第２の電極２４および絶縁層２２との間のファンデルワールス力（主として絶縁層２２との間のファンデルワールス力）によって保たれる。そして、両電極２３、２４の極性を反転させて、逆向きの電場を加えると、電場応答素子２１は初期の状態すなわち図４（ａ）の状態に戻る。

このように、この記憶素子１は、第１の電極２３と第２の電極２４との間に発生させる電場によって状態（０，１）を切り替えることができ、しかもその状態を電力供給を停止後も保持できる。したがって、この記憶素子２０は、不揮発性のメモリーとなる。

しかも、この記憶素子２０は、電場による電場応答素子２１の直線的な伸縮変形を利用して状態（０，１）の切り替えを行うため、電場応答素子２１の撓み変形を利用する従来の記憶素子と比較して構造が簡単であり（絶縁突起５２、５３が不要！）、基板２５に対して垂直な方向における素子の寸法（厚さ、高さ）を小さくすることが容易である。つまり、この記憶素子２０は、電場応答素子２１の撓みを許容し得る空間を素子内に確保する必要がないため、従来の記憶素子と比較して素子の厚さを小さくすることが容易である。

また、この記憶素子２０は、電場応答素子２１を構成するＣＮＴの大部分が電場応答素子２１の伸縮方向に配向していることにより、電場応答素子２１の電場応答性が良好（高速、高利得）となるので、記憶素子２０の状態（０，１）切り替え動作を高速且つ安定に行うことができる。
［別の形態例１］
図９に示した従来の記憶素子５０は、基板５１上に形成した二つの絶縁突起５２、５３に電場応答素子５４を掛け渡して設け、電場による電場応答素子５４の基板５１と垂直な方向への撓み変形を利用して状態（０，１）の切り替えを行うため、構造が複雑であり、基板５１と平行な方向における素子寸法を小さくすることが困難である。

本発明が解決しようとする課題は、構造が簡単で且つ基板（基板面）と平行な方向における素子寸法を上述した従来の素子よりも小さくすることが可能な記憶素子を提供することにある。

図５は、本発明の記憶素子の別の形態例を概念的に示す断面図である。

図５に示す記憶素子３０は、電場応答素子３１と、絶縁層３２と、第１の電極３３と、第２の電極３４と、を備えている。

電場応答素子３１は、電場に応答して伸縮する。
電場応答素子３１は、絶縁層３２の表面に対して垂直に立てて設けられている。
電場応答素子３１は、複数のカーボンナノチューブからなる。
電場応答素子３１を構成しているカーボンナノチューブの大部分は電場応答素子３１の伸縮方向に配向している。
電場応答素子３１の一端（伸縮する方向における一方の端部）３１ａは絶縁層３２に対して固定されている。
電場応答素子３１の他端（伸縮する方向におけるもう一方の端部）３１ｂは自由に変位できる。
絶縁層３２は、基板（たとえばシリコン基板）３５上に形成されている。
第１の電極３３は、電場応答素子３１の一端３１ａに接続されている。
第１の電極３３は、絶縁層３２の表層部に埋設して設けられている。
電場応答素子３１は、第１の電極３３の表面に立設されている。
第２の電極３４は、電場応答素子３１の先端部（他端３１ｂ）に隣接させて設けられている。
第２の電極３４は、絶縁層３２と一体的に形成された絶縁突起上に形成されている。
記憶素子３０は、第１の電極３３と第２の電極３４との間に必要な電位差を発生させるための回路（図６中に、その簡単な回路図が示されている。）を備えている。

図６は、図５に示す記憶素子３０の動作説明図である。

第１の電極３３と第２の電極３４との間の電位差が０ボルトの時（あるいは所定の電位差に達していない時）は、図６（ａ）に示すように、電場応答素子３１が直立した状態（初期状態、縮長した状態）になっている。この状態では、電場応答素子３１が第２の電極３４に接触していないため、両電極３３、３４は導通しない。この状態は、デジタル信号の「０」を表す状態に対応する。

一方、第１の電極３３と第２の電極３４との間の電位差が所定の電位差に達した時は、図６（ｂ）に示すように、電場応答素子３１が両電極３３、３４間の電場に応答して伸長するとともに、電場応答素子３１の先端側（他端３１ｂ側）が第２の電極３４側に湾曲するため、電場応答素子３１が第２の電極３４に接触した状態になる。その結果、両電極３３、３４が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子３１は、一旦変形（伸長）すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子３１と第２の電極３４との間のファンデルワールス力によって保たれる。そして、両電極３３、３４の極性を反転させて、逆向きの電場を加えると、電場応答素子３１は初期の状態すなわち図６（ａ）の状態に戻る。

このように、この記憶素子３０は、第１の電極３３と第２の電極３４との間に発生させる電場によって状態（０，１）を切り替えることができ、しかもその状態を電力供給を停止後も保持できる。したがって、この記憶素子３０は、不揮発性のメモリーとなる。

しかも、この記憶素子３０は、基板２６に対して略垂直に立てた状態で設けられた電場応答素子３１の基板３５と平行な方向への撓み（傾倒）を利用して状態（０，１）の切り替えを行うため、二つの絶縁突起５２、５３（図９参照）に掛け渡した電場応答素子の基板面と垂直な方向への撓みを利用する従来の記憶素子と比較して、構造を簡単にできるとともに、基板面と平行な方向における素子寸法を小さくできる。この構成により、記憶素子の集積度を格段と向上させることができる。

また、この記憶素子３０は、電場応答素子３１を構成するＣＮＴの大部分が電場応答素子３１の伸縮方向に配向していることにより、電場応答素子３１の電場応答性が良好（高速、高利得）となるので、記憶素子３０の状態（０，１）切り替え動作を高速且つ安定に行うことができる。
［別の形態例２］
図７は、本発明の記憶素子の更に別の形態例を概念的に示す断面図である。

図７に示す記憶素子４０は、電場応答素子４１と、絶縁層４２と、第１の電極４３と、第２の電極４４と、第３の電極４５と、を備えている。

電場応答素子４１は、電場に応答して伸縮する。
電場応答素子４１は、第２の電極４４側に湾曲変形可能である。
電場応答素子４１は、第３の電極４５側に湾曲変形可能である。
電場応答素子４１は、絶縁層４２の表面に対して略垂直に立てて設けられている。
電場応答素子４１は、複数のカーボンナノチューブからなる。
電場応答素子４１を構成しているカーボンナノチューブの大部分は電場応答素子４１の伸縮方向に配向している。
電場応答素子４１の一端（伸縮する方向における一方の端部）４１ａは絶縁層４２に対して固定されている。
電場応答素子４１の他端（伸縮する方向におけるもう一方の端部）４１ｂは自由に変位できる。
絶縁層４２は、基板（たとえばシリコン基板）４６上に形成されている。
第１の電極４３は、電場応答素子４１の一端４１ａに接続されている。
第１の電極４３は、絶縁層３２の表層部に埋設して設けられている。
電場応答素子４１は、第１の電極４３の表面に立設されている。
第２の電極４４は、電場応答素子４１の先端部（他端４１ｂ）に隣接させて設けられている。
第３の電極４５は、電場応答素子４１の先端部（他端４１ｂ）に隣接させて設けられている。
第２の電極４４は、電場応答素子４１が湾曲変形する一方の側に、電場応答素子４１から所定の距離を隔てて設けられている。
第３の電極４５は、電場応答素子４１が湾曲変形する他方の側に、電場応答素子４１から所定の距離を隔てて設けられている。
第２の電極４４と第３の電極４５は、電場応答素子４１に関して対象となる位置にそれぞれ配置されている。
第２の電極４４と第３の電極４５は、絶縁層４２と一体的に形成された絶縁突起上に形成されている。
記憶素子４０は、第１の電極４３と第２の電極４４との間および第１の電極４３と第３の電極４５との間に必要な電位差を発生させるための回路（図８中に、その簡単な回路図が示されている。）を備えている。

図８は、図７に示す記憶素子４０の動作説明図である。

第１の電極４３と第２の電極４４との間の電位差が０ボルト（あるいは所定の電位差未満）であり且つ第１の電極４３と第３の電極４５との間の電位差が０ボルト（あるいは所定の電位差未満）である時は、図８（ａ）に示すように、電場応答素子４１が直立した状態（初期状態、縮長した状態）になっている。この状態では、電場応答素子４１が第２の電極４４に接触していないため、両電極４３、４４は導通しない。この状態は、デジタル信号の「０」を表す状態に対応する。

第１の電極４３と第２の電極４４との間の電位差が所定の電位差以上であり且つ第１の電極４３と第３の電極４５との間の電位差が０ボルト（あるいは所定の電位差未満）である時は、図８（ｂ）に示すように、電場応答素子４１が第１の電極４３と第２の電極４４との間の電場に応答して伸長するとともに、電場応答素子４１の先端側（他端３２ｂ側）が第２の電極４４側に湾曲するため、電場応答素子４１が第２の電極４４に接触した状態になる。その結果、第１の電極４３と第２の電極４４が互いに導通する。この状態は、デジタル信号の「１」を表す状態に対応する。電場応答素子４１は、一旦変形（伸長）すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子４１と第２の電極４４との間のファンデルワールス力によって保たれる。そして、両電極４３、４４の極性を反転させて、逆向きの電場を加えると、電場応答素子４１は初期の状態すなわち図８（ａ）の状態に戻る。

第１の電極４３と第２の電極４４との間の電位差が０ボルト（あるいは所定の電位差未満）であり且つ第１の電極４３と第３の電極４５との間の電位差が所定の電位差以上である時は、図８（ｃ）に示すように、電場応答素子４１が第１の電極４３と第３の電極４５との間の電場に応答して伸長するとともに、電場応答素子４１の先端側（他端３２ｂ側）が第３の電極４５側に湾曲するため、電場応答素子４１が第３の電極４５に接触した状態になる。その結果、第１の電極４３と第３の電極４５が互いに導通する。この状態は、デジタル信号の第３の値（「１」でも［０］でもない値）を表す状態（「ｘ」）に対応する。電場応答素子４１は、一旦変形（伸長）すると、電力供給を停止してもその状態を保つ。この状態は電場応答素子４１と第３の電極４５との間のファンデルワールス力によって保たれる。そして、両電極４４、４５の極性を反転させて、逆向きの電場を加えると、電場応答素子４１は初期の状態すなわち図８（ａ）の状態に戻る。

このように、この記憶素子４０は、第１の電極４３と第２の電極４４との間および第１の電極４３と第３の電極４５に発生させる電場によって３つの状態（０，１，ｘ）を切り替えることができ、しかもその状態を電力供給を停止後も保持できる。したがって、この記憶素子４０は、不揮発性の３状態メモリー（three-state memory）となる。すなわち、ｘ＝−１とすれは、「−１」、「０」、「１」の３つの値を保持し得る３状態メモリーが実現される。

しかも、この記憶素子４０は、基板４６に対して略垂直に立てた状態で設けられた電場応答素子４１の基板４６と平行な方向への撓み（傾倒）を利用して状態（０，１、ｘ）の切り替えを行うため、二つの絶縁突起５２、５３（図９参照）に掛け渡した電場応答素子の基板面と垂直な方向への撓みを利用する従来の記憶素子と比較して、構造を簡単にできるとともに、基板面と平行な方向における素子寸法を小さくできる。この構成により、記憶素子の集積度を格段と向上させることができる。

また、この記憶素子４０は、電場応答素子４１を構成するＣＮＴの大部分が電場応答素子４１の伸縮方向に配向していることにより、電場応答素子４１の電場応答性が良好（高速、高利得）となるので、記憶素子４０の三つの状態（０，１、ｘ）の切り替え動作を高速且つ安定に行うことができる。

なお、上記の動作説明では、記憶素子４０を３状態メモリーとして動作させる場合について説明したが、記憶素子４０を２状態メモリーとして動作させることも勿論可能である。

記憶素子４０を２状態メモリーとして動作させる場合、記憶素子４０を第１の状態（図８（ａ）の状態）から第２の状態（図８（ｂ）の状態）に確実に切り替えるための補助電極として第３の電極４５を用いることができる。

また、図８（ｂ）の状態を第１の状態（すなわち「０」を表す状態）とし、図８（ｃ）の状態を第２の状態（すなわち「１」を表す状態）とすることも可能である。

本発明の記憶素子の形態例を概念的に示す断面図 図１に示す記憶素子の動作説明図 本発明の記憶素子の形態例を概念的に示す断面図 図３に示す記憶素子の動作説明図 本発明の記憶素子の形態例を概念的に示す断面図 図５に示す記憶素子の動作説明図 本発明の記憶素子の形態例を概念的に示す断面図 図７に示す記憶素子の動作説明図 従来の記憶素子の構造を概念的に示す断面図 図９に示す従来の記憶素子の動作説明図

符号の説明

１０ 記憶素子
１１ 電場応答素子
１２ 絶縁層
１３ 第１の電極
１４ 第２の電極
２０ 記憶素子
２１ 電場応答素子
２２ 絶縁層
２３ 第１の電極
２４ 第２の電極
３０ 記憶素子
３１ 電場応答素子
３２ 絶縁層
３３ 第１の電極
３４ 第２の電極
４０ 記憶素子
４１ 電場応答素子
４２ 絶縁層
４３ 第１の電極
４４ 第２の電極
４５ 第３の電極

Claims (2)

1. 電場応答素子と、絶縁層と、第１の電極と、第２の電極と、を備えた記憶素子。
   前記電場応答素子は、電場に応答して伸縮する。
   前記電場応答素子は、前記絶縁層の表面に沿って直線的に伸縮する。
   前記電場応答素子は、カーボンナノチューブからなる。
   前記電場応答素子の一端は前記絶縁層に対して固定されている。
   前記電場応答素子の他端は自由に変位できる。
   前記絶縁層の表面は平坦である。
   前記第１の電極は、前記一端に接続されている。
   前記第１の電極は、前記絶縁層によって前記第２の電極と絶縁されている。
   前記第２の電極は、前記電場応答素子が伸長したときに前記他端と接触する位置に設けられている。
   前記第１の電極と前記第２の電極との間に電場を発生させると、その電場に応答して前記電場応答素子が伸長し、前記他端が前記第２の電極と接触する。
   前記第１の電極と前記第２の電極との間に逆向きの電場を発生させると、その電場に応答して前記電場応答素子が縮長し、前記他端が前記第２の電極から離れる。
2. 前記電場応答素子は、複数のカーボンナノチューブからなり、当該複数のカーボンナノチューブの大部分が前記電場応答素子の伸縮方向に配向している、請求項１の記憶素子。
   

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