JP2005294826A - 電界プログラム可能記憶素子を有するメモリ・セル、およびそれを作動させる方法 - Google Patents

電界プログラム可能記憶素子を有するメモリ・セル、およびそれを作動させる方法 Download PDF

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Abstract

【課題】アクセス・トランジスタおよび電界プログラム可能双安定素子を有するメモリ・セルを提供する。
【解決手段】アクセス・トランジスタ１２は、電界プログラム可能双安定素子１４へ結合されたゲート１６、ソース１８、またはドレイン２０領域を有するＭＯＳＦＥＴであり、電界プログラム可能双安定素子１４の選択的および制御可能なプログラミングおよび読み出しを容易にする。更に、複数の別個の電界プログラム可能双安定素子１４が共通アクセス・トランジスタに接続するメモリ・セル、相補的データ状態を記憶する差動メモリ・セルを開示する。
【選択図】図３Ａ

Description

本発明はメモリ・セル、アレイ、および／またはデバイス、並びにメモリ・セル、アレイ、および／またはデバイスを制御および／または作動させる方法に関し、更に具体的には、１つの態様において、メモリ・セル、および複数のそのようなメモリ・セルを含むアレイおよび／またはデバイスに関する。ここで、メモリ・セルの各々は電界プログラム可能薄膜を含み、データ状態を表す電荷を貯蔵する。
メモリ・セル、アレイ、およびデバイスの多くの異なったタイプおよび／または形態が存在する。そのようなデバイスは、一般的に、２つの異なったタイプ、即ち、揮発性（たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ））、および不揮発性（たとえば、読み出し専用メモリ（ＲＯＭ）、電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）、および電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ））へ分類することができる。通常のメモリ・セル、アレイ、およびデバイスは、典型的には、１平面アプローチで製造され、現在では無機物質、たとえば、単結晶およぴ多結晶シリコンから製造される。（たとえば、特許文献１および特許文献２を参照）。
そのようなメモリ・セルを含むデバイスは、技術的および商業的に成功したものであったが、多くの欠点を有する。それらの欠点の中には、たとえば、複雑なアーキテクチャ、密度の制約、および比較的高い製造コストが含まれる。更に、幾つかの揮発性タイプのメモリ・デバイスでは、「リフレッシュ」回路を組み込んで、定常的／周期的に情報を再記憶しなければならない。これは、熱の消散、タイミング、および電力の消費に関連する問題を提起しうる。更に、或る程度の集積密度を達成することができるが、そのようなデバイスは、メモリ・セルのサイズに関して制限または限定される傾向がある。
たとえば、通常のＤＲＡＭでは、メモリ・セルは、典型的には単結晶シリコン・ウェーハの表面に作られたアクセス・トランジスタ、および、たとえば、誘電体（酸化物、チッ化物、またはこれらの組み合わせなど）によって分離された２つのシリコン・ベース導体を含むキャパシタから構成される。キャパシタは、双安定メモリ状態を表す電荷を貯蔵する。アクセス・トランジスタは、キャパシタの充電および放電、並びにキャパシタへの論理状態の読み出しおよび書き込み（即ち、キャパシタの充電または放電）を制御するスイッチとして働く。従来の技法は、スタックおよび／またはトレンチ・キャパシタ・アプローチを使用する。その場合、メモリ・セルによって占拠される２次元区域を縮小するため、キャパシタは部分的にアクセス・トランジスタの上および／または下に配置される。したがって、１トランジスタ・１キャパシタ・メモリ・セルを使用する従来のＤＲＡＭは、メモリ・セルのサイズおよび単一平面レイアウトに関して制限または限定される傾向がある。
不揮発性半導体デバイスは、揮発性半導体デバイスで一般的に起こる或る種の問題を回避しているが、多くの場合、セルおよび回路設計が複雑になる結果として、データ記憶能力、容量、および／または密度が低減するという欠点を有する。（たとえば、特許文献１および特許文献３を参照）。複雑性が増すと、多くの場合、生産コストは大きくなる。たとえば、従来のＥＥＰＲＯＭでは、メモリ・セルは複数のゲートを有するトランジスタを含み、前記複数のゲートは、単結晶半導体基板の上に配置され、高度に制御された厚さを有する薄い絶縁体によって分離される。具体的には、コントロール・ゲートがフローティング・ゲートの上に配置され、フローティング・ゲートは半導体基板の中のチャネル領域の上に配置される。フローティング・ゲートは、典型的には、ヘビードープされたシリコンまたは金属層（たとえば、アルミニウム）を含み、高度にコントロールされた薄い絶縁体を介してチャネル領域から分離される。前記絶縁体は、使用／時間と共に劣化する傾向がある。
ユビキタスな無機結晶性半導体ベース・デバイスに加えて、電流または他のタイプの入力をデバイスへ加えることによって高インピーダンス状態と低インピーダンス状態との間で変換される双安定素子を使用する代替的電子メモリおよびスイッチング・デバイスが存在する。電子メモリおよびスイッチング・デバイスでは、有機質および無機質の薄膜半導体物質、たとえば、アモルファス・カルコゲニド半導体有機電荷転送コンプレックスの薄膜、たとえば、銅−７，７，８，８−テトラシアノキノジメタン（Ｃｕ−ＴＣＮＱ）薄膜、および有機マトリックスの中の或る無機酸化物が使用されてよい。注意すべきは、これらの物質は不揮発性メモリの潜在的候補として提案されたことである。
幾つかの揮発性および不揮発性メモリ素子は、様々な双安定物質を使用して実現された。しかし、現在知られている多くの双安定薄膜は、蒸着方法によって製造される非均質多層複合構造である。蒸着方法は費用がかかり、多くの場合、コントロールするのに困難である。更に、これらの双安定薄膜は、コンフォーマル（ｃｏｎｆｏｒｍａｌ）からプレーナ（ｐｌａｎａｒ）までの形状で薄膜を製造する好機を与えない。ポリマー・マトリックスおよび微粒子物質を使用して製造された双安定薄膜は一般的に非均質であり、したがってサブマイクロメートルおよびナノメートル尺度の電子メモリおよびスイッチング・デバイスを製造するためには適していない。
更に、標準的産業方法によって、他の双安定薄膜を制御可能に製造することができるが、それらの作業はグリッド交点で高温の溶融およびアニールを必要とする。そのような薄膜は、一般的に熱管理の問題が煩わしく、高電力消費要件を有し、「導通」状態と「非導通」状態との間に、小さな程度の差異しか与えない。更に、そのような薄膜は高温で作動するので、高密度のメモリ記憶を可能にするスタック・デバイス構造を設計することは困難である。
米国特許出願公開第２００４／０１３５１９３号明細書 米国特許第６，７１０，３８４号明細書 米国特許出願公開第２００４／０１３６２３９号明細書 米国仮特許出願第６０／５５６，２４６号明細書 ２００４年３月２４日に出願された「電界プログラム可能薄膜に基づくメモリ・デバイス」（″Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ ｂａｓｅｄ ｏｎ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｆｉｌｍｓ″， ｆｉｌｅｄ Ｍａｒｃｈ ２４， ２００４） 国際公開第２００４０７０７８９号パンフレット 「再書き込み可能なナノ表面有機電気双安定デバイス」（″Ｒｅｗｒｉｔａｂｌｅ Ｎａｎｏ−Ｓｕｒｆａｃｅ Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｉｃａｌ Ｂｉｓｔａｂｌｅ Ｄｅｖｉｃｅｓ″） 米国特許出願公開第２００４／０１６５４６２号明細書 米国特許第６，７８５，１６３号明細書 Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌ（２２０４）３（１２）， ９１８−９２２， ｅｎｔｉｔｌｅｄ ″Ｐｒｏｇｒａｍｍａｂｌｅ Ｐｏｌｙｍｅｒ Ｔｈｉｎ Ｆｉｌｍ ａｎｄ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ″ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ（２００３）， ８２（９）， １４１９−１４２１， ｅｎｔｉｔｌｅｄ ″Ｎｏｎｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｉｃａｌ Ｂｉｓｔａｂｉｌｉｔｙ ｏｆ Ｏｒｇａｎｉｃ／Ｍｅｔａｌ−Ｎａｎｏｃｌｕｓｔｅｒ／Ｏｒｇａｎｉｃ Ｓｙｓｔｅｍ″
したがって、電界プログラム可能双安定薄膜を使用するメモリ・セル、アレイ、および／またはデバイスであって、従来の双安定薄膜を使用する従来のメモリ・セル、アレイ、および／またはデバイスの欠点の１つ、幾つか、および／または全てを克服する改善されたメモリ・セル、アレイ、および／またはデバイスの必要性が存在する。多様な基板、および単一平面および／または多数平面アーキテクチャを含む多様な画定可能形状を含むか、それらに適した電界プログラム可能双安定薄膜を実現する改善されたメモリ・セル、アレイ、および／またはデバイスの必要性が存在する。
更に、従来の集積回路製造技法を使用して容易に製造されうる電界プログラム可能双安定薄膜を使用するメモリ・セル、アレイ、および／またはデバイスの必要性が存在する。更に、従来のメモリ・セル、アレイ、および／またはデバイスよりも比較的安価な（たとえば、ビット当たりベースで）電界プログラム可能双安定薄膜を実現するメモリ・セル、アレイ、および／またはデバイスの必要性が存在する。更に、ロジックまたは他の回路を埋め込まれた電界プログラム可能双安定薄膜を実現するメモリ・セル、アレイ、および／またはデバイスであって、製造に必要とされる集積ステップおよび／またはマスクが少ないメモリ・セル、アレイ、および／またはデバイスの必要性が存在する。
第１の態様において、少なくとも第１のデータ状態および第２のデータ状態を有するメモリ・セルが開示される。このメモリ・セルは、半導体トランジスタ（たとえば、ＰチャネルまたはＮチャネル・トランジスタ）、および半導体トランジスタに接続された電界プログラム可能双安定素子を含む。１つの実施形態では、半導体トランジスタは第１および第２の領域を含み、各々の領域は第１の導電型を提供する不純物を有する。半導体トランジスタは、更に、第１の領域と第２の領域との間に配置されたボディ領域を含む。ボディ領域は、第２の導電型を提供する不純物を含む（ここで、第２の導電型は第１の導電型とは異なる）。ゲートは、ボディ領域から間隔を空けられ、ボディ領域と電気的に結合される。
メモリ・セルの電界プログラム可能双安定素子は、第１および第２の電極、並びに第１の電極と第２の電極との間に配置された少なくとも１つの電界プログラム可能薄膜を含む。ここで、メモリ・セルの第１のデータ状態は電界プログラム可能薄膜の第１の抵抗を表し、第２のデータ状態は電界プログラム可能薄膜の第２の抵抗を表す。
１つの実施形態では、第１の電極は、トランジスタのドレイン領域である第１の領域へ接続される。他の実施形態では、第１の電極は、トランジスタのソース領域である第２の領域へ接続される。更に他の実施形態では、第１の電極は半導体トランジスタのゲートへ接続される。
第１の電極は半導体トランジスタの第１の領域に配置されうる。更に、第１の電極は、半導体トランジスタの第１の領域の上に配置され、ゲートの少なくとも一部分にわたって（上か下のいずれかに）延長されうる。実際、第１の電極は半導体トランジスタの第１の領域の少なくとも一部分でありうる。
本発明のこの態様における１つの実施形態では、第１の電極は半導体トランジスタのゲートの上に配置される。他の実施形態では、第１の電極は半導体トランジスタのゲートである。
他の態様において、（少なくとも第１のデータ状態および第２のデータ状態を有する）メモリ・セルが開示される。このメモリ・セルは、トランジスタ、およびトランジスタへ接続された複数の電界プログラム可能双安定素子を含む。１つの実施形態では、半導体トランジスタは第１および第２の領域を含み、各々の領域は第１の導電型を提供する不純物を有する。半導体トランジスタは、更に、第１の領域と第２の領域との間に配置されたボディ領域を含む。ボディ領域は第２の導電型を提供する不純物を含む（ここで、第２の導電型は第１の導電型とは異なる）。ゲートは、ボディ領域から間隔を空けられ、ボディ領域へ電気的に結合される。注意すべきは、半導体トランジスタがＰチャネルまたはＮチャネル・トランジスタであってよいことである。
この態様のメモリ・セルは、更に、半導体トランジスタへ接続される第１および第２の電界プログラム可能双安定素子を含む。各々の電界プログラム可能双安定素子は、第１の電極、第２の電極、および第１並びに第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜を含む。電界プログラム可能薄膜は、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を含む。
この態様のメモリ・セルは、第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、第１のデータ状態にある。メモリ・セルは、第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、第２のデータ状態にある。
この態様の１つの実施形態では、第１の領域は半導体トランジスタのドレイン領域であり、第１の電界プログラム可能双安定素子の第１の電極はドレイン領域へ接続される。他の実施形態では、第２の領域は半導体トランジスタのソース領域であり、第１の電界プログラム可能双安定素子の第１の電極はソース領域へ接続される。
更に、１つの実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、半導体トランジスタの第１の領域に配置される。他の実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、半導体トランジスタの第１の領域の上に配置され、半導体トランジスタのゲートの上に延長される。第１の電極は、更に、半導体トランジスタの第１の領域の一部分であってよい。
メモリ・セルは、第３および第４のデータ状態を含むことができる。この点に関して、第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルは第３のデータ状態にある。第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルは第４のデータ状態にある。
更に他の態様において、少なくとも第１および第２のデータ状態を有するメモリ・セルは、複数の半導体トランジスタおよび複数の電界プログラム可能双安定素子を含む。メモリ・セルは、第１および第２の領域を有する第１の半導体トランジスタを含み、第１および第２の領域の各々は第１の導電型を提供する不純物を有する。第１の半導体トランジスタは、更に、第１の領域と第２の領域との間に配置されたボディ領域を含み、ボディ領域は第２の導電型を提供する不純物を含む（ここで、第２の導電型は第１の導電型とは異なる）。ゲートは、第１の半導体トランジスタのボディ領域から間隔を空けられ、ボディ領域へ電気的に結合される。
メモリ・セルは、更に、第１の半導体トランジスタへ接続される第１の電界プログラム可能双安定素子を含む。電界プログラム可能双安定素子は、第１および第２の電極、並びに第１および第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜を含む。電界プログラム可能薄膜は、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を含む。
更に、この態様のメモリ・セルは第２の半導体トランジスタを含む。第２の半導体トランジスタは、第１の導電型を提供する不純物を有する第１および第２の領域、並びに第１の領域と第２の領域との間に配置されたボディ領域を含む。ボディ領域は第２の導電型を提供する不純物を含む（ここで、第２の導電型は第１の導電型とは異なる）。ゲートは、第２の半導体トランジスタのボディ領域から間隔を空けられ、ボディ領域へ電気的に結合される。
この態様のメモリ・セルは、更に、第２の半導体トランジスタへ接続された第２の電界プログラム可能双安定素子を含む。第２の電界プログラム可能双安定素子は、第１および第２の電極、並びに第１および第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜を含む。第２の電界プログラム可能素子の電界プログラム可能薄膜は、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を含む。
第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルは第１のデータ状態にある。第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルは第２のデータ状態にある。
注意すべきは、第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルが第３のデータ状態にあることである。更に、第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルは第４のデータ状態にある。
１つの実施形態では、第１の半導体トランジスタはＮチャネル・トランジスタであり、第２のトランジスタはＰチャネル・トランジスタである。他の実施形態では、第１の半導体トランジスタはＮチャネル・トランジスタであり、第２のトランジスタはＮチャネル・トランジスタである。更に他の実施形態では、第１の半導体トランジスタはＰチャネル・トランジスタであり、第２のトランジスタはＰチャネル・トランジスタである。
１つの実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタの第１の領域へ接続される。この第１の領域は第１の半導体トランジスタのドレイン領域である。他の実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタの第２の領域へ接続される。この第２の領域は第１の半導体トランジスタのソース領域である。更に他の実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタのゲートへ接続される。
第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタの第１の領域の上に配置されてよい。更に、第１の電界プログラム可能双安定素子の第１の電極は、半導体トランジスタの第１の領域の上に配置され、ゲートの少なくとも一部分にわたって（上または下のいずれかに）延長されてよい。実際、第１の電界プログラム可能双安定素子の第１の電極は、半導体トランジスタの第１の領域の少なくとも一部分であってよい。
この態様の１つの実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタのゲートの上に配置される。他の実施形態では、第１の電界プログラム可能双安定素子の第１の電極は、第１の半導体トランジスタのゲートである。
以下の詳細な説明の過程で、添付の図面が参照される。これらの図面は、本発明の異なった態様を示し、適切な場合には、同様の構造、構成要素、物質、および／または要素を異なった図面で示す参照数字は同じように符号が付けられる。特別に示されるもの以外、構造、構成要素、物質、および／または要素の様々な組み合わせが考えられ、本発明の範囲の中に入ることが理解される。
第１の態様において、アクセス・トランジスタおよび電界プログラム可能双安定素子を有するメモリ・セルが開示される。アクセス・トランジスタは、電界プログラム可能双安定またはマルチ安定（ｍｕｌｔｉ−ｓｔａｂｌｅ）素子（今後は、特に明白に断らない限り、まとめて「電界プログラム可能双安定素子」と呼ぶ）へ結合されたゲート、ソース、またはドレイン領域を有する（ＮチャネルまたはＰチャネル）ＭＯＳＦＥＴトランジスタであってよい。アクセス・トランジスタは、電界プログラム可能双安定素子の選択的および制御可能なプログラミングおよび読み出しを容易にする。
１つの実施形態において、電界プログラム可能双安定素子は、２つ以上の異なった抵抗特性を提供する。各々の抵抗特性は１つのデータ状態（たとえば、アナログまたはディジタル状態）を表す。電界プログラム可能双安定素子は、電子ドナーおよび／または電子アクセプタおよび／または電子ドナー・アクセプタ・コンプレックスを含む１つまたは複数の電界プログラム可能薄膜を含んでよい。コンプレックスは２つ以上の電極の間に配置されてよい。
電界プログラム可能双安定素子は、メモリ・セルのデータ状態を表す抵抗を電流フローへ与える。電界プログラム可能双安定素子は、少なくとも１つの電極へ適切な電圧を印加して電界を誘導することによってデータ状態の１つにプログラムされる。即ち、この電界によって、たとえば、電子ドナーおよび／または電子アクセプタおよび／またはコンプレックスの中の電子ドナー・アクセプタは、データ状態の１つを示すように電荷を交換、整列、再整列、配列、または再配列する。
電界プログラム可能双安定素子は、文献、たとえば、特許文献４、特許文献５、非特許文献１、および非特許文献２で説明および例示される１つまたは複数の電界プログラム可能薄膜を使用してよい。電界プログラム可能薄膜の典型的製造プロセスについては、これらの参考文献を参考にすることができる。
図１Ａ〜図１Ｃを参照すると、本発明の第１の態様のメモリ・セル１０は、アクセス・トランジスタ１２および電界プログラム可能双安定素子１４を含む。アクセス・トランジスタ１２は、ゲート１６、ソース１８、およびドレイン２０を含む。例示的実施形態において、ボディ領域はソース１８とドレイン２０との間に配置され、ゲート１６からは間隔を取られる。ゲート１６は、アクセス・トランジスタ１２のボディ領域へ、たとえば、直接的、容量的、および／または誘導的に電気結合される。
或る実施形態では、アクセス・トランジスタ１２のゲート１６は信号線２２へ接続される。信号線２２は、アクセス・トランジスタ１２へ制御信号を与え、電界プログラム可能双安定素子１４からのデータの読み出し、またはデータの書き込みを容易にする。（たとえば、図１Ａおよび図１Ｃを参照）。この点に関して、信号線２２に印加された制御信号は、トランジスタ１２の「オン」および「オフ」状態を制御する。
他の実施形態では、ゲート１６は電界プログラム可能双安定素子１４へ接続される（たとえば、図１Ｂを参照）。電界プログラム可能双安定素子１４はアクセス・トランジスタ１２のゲート１６へ接続される。この実施形態では、信号線２２に印加された信号は電界プログラム可能双安定素子１４へ直接印加され、電界プログラム可能双安定素子１４からのデータの読み出し、またはデータの書き込みを容易にする。
アクセス・トランジスタ１２のソース１８は、電界プログラム可能双安定素子１４へ接続され、電界プログラム可能双安定素子１４からのデータの読み出し、またはデータの書き込みを可能にする（図１Ａを参照）。或る実施形態では、アクセス・トランジスタ１２のソース１８は信号線２４へ接続される。信号線２４は、たとえば、メモリ・セル１０へ参照電圧を与える。（たとえば、図１Ｂおよび図１Ｃを参照）。
図１Ａおよび図１Ｃを参照すると、或る実施形態では、アクセス・トランジスタ１２のドレイン２０はセンス／プログラム信号線２６へ接続される。センス／プログラム信号線２６は読み出し／書き込み回路（図示されず）へ選択的および制御可能に接続される。他の実施形態では、ドレイン２０は電界プログラム可能双安定素子１４へ接続される。電界プログラム可能双安定素子１４はセンス／プログラム信号線２６へ接続される。（たとえば、図１Ｃを参照）。図１Ａ〜図１Ｃの実施形態において、データ状態（即ち、電界プログラム可能双安定素子１４によって呈示された電流フローへの抵抗）は、センス／プログラム信号線２６を介してメモリ・セル１０へ記憶されるか、そこから読み出される。
注意すべきは、アクセス・トランジスタ１２は、対称または非対称のデバイスであってよいことである。アクセス・トランジスタ１２が対称である場合、ソース１８およびドレイン２０は本質的に交換可能である。しかし、アクセス・トランジスタ１２が非対称デバイスである場合、アクセス・トランジスタ１２のソース１８またはドレイン２０は、異なった電気的、物理的、ドーピング濃度および／またはドーピング・プロフィール特性を有する。したがって、非対称デバイスのソースまたはドレイン領域は、典型的には交換可能ではない。
前述したように、電界プログラム可能双安定素子１４は、電界プログラム可能薄膜の特許文献４で説明および例示された１つまたは複数の電界プログラム可能薄膜であってよい。１つの実施形態において、電界プログラム可能双安定素子１４は、非破壊読み出しを提供し、双安定スイッチングまたは双安定抵抗特性を含む。更に、電力が存在しない場合、メモリ・セルのデータ状態は電界プログラム可能双安定素子１４の中に維持されるという点で、電界プログラム可能双安定素子１４は不揮発性メモリ・セルを提供する。
図２を参照すると、１つの例示的実施形態において、第１の電圧が電界プログラム可能双安定素子１４へ印加されたとき、電界プログラム可能双安定素子１４は第１のデータ状態へプログラムされる（それによって、第１の抵抗特性を呈示する）。（図２の点２８を参照）。第２の電圧が電界プログラム可能双安定素子１４へ印加されたとき、電界プログラム可能双安定素子１４は第２のデータ状態へプログラムされるか（それによって、第２の抵抗特性を呈示する）、第１のデータ状態を「消去」する。（図２の点３０を参照）。第１の電圧が電界プログラム可能双安定素子１４へ再び印加されるまで、電界プログラム可能双安定素子１４は第２のデータ状態に維持される（第２の抵抗特性を有する）。（点２８を参照）。
第１のデータ状態では、電界プログラム可能双安定素子１４は比較的低い抵抗を電流フローへ与え、第２のデータ状態では、電界プログラム可能双安定素子１４は比較的高い抵抗を電流フローへ与える
アクセス・トランジスタ１２および電界プログラム可能双安定素子１４を含むメモリ・セル１０を製造するためには、多くの物質および技法が存在する。たとえば、基板がバルク型シリコン・ウェーハである場合、アクセス・トランジスタ１２は、ソース１８（第１の導電率タイプの不純物を有する）、ドレイン２０（第１の導電率タイプの不純物を有する）、およびボディ領域（第２の導電率タイプの不純物を有する）を含む。ゲート１６（導電タイプの物質、たとえば、金属、金属化合物、またはヘビードープされたポリシリコン）は、ボディ領域へ電気的に結合される（たとえば、直接的、容量的、および／または誘導的に）。アクセス・トランジスタ１２は、従来の物質および従来の半導体製造技法を使用して製造されてよい。
代替的に、基板は、シリコン・オン・インシュレータ（ＳＯＩ）タイプのウェーハであってよく、アクセス・トランジスタ１２は、部分空乏型（ＰＤ）トランジスタ、完全空乏型（ＦＤ）トランジスタ、マルチ・ゲート・トランジスタ（たとえば、ダブルまたはトリプル・ゲート）および／またはフィン型電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）であってよい。これらの実施形態では、アクセス・トランジスタ１２は、更に、従来の物質および従来の半導体製造技法を使用して製造されてよい。
トランジスタ１２は、更に、ポリシリコンまたはアモルファス・シリコンから製造されるか、それらの中に存在してよい。このようにして、（基板に加えて、または基板の代わりに）１つまたは複数の層がトランジスタを含みうるメモリの３次元アレイが製造されてよい。（たとえば、図２３Ａ〜図２３Ｃの層６８を参照）。実際、ポリシリコン層の中で配置または製造されたトランジスタの動作特性を向上させるため、基板上に配置されたポリシリコン層を再結晶化するのが有利でありうる。このようにして、メモリの３次元アレイは、（基板に加えて、または基板の代わりに）１つまたは複数の単結晶シリコンまたは半導体層を含むことができ、そのような層は、その中に配置または製造されるトランジスタを有する。
注意すべきは、後述するように、トランジスタ１２は、有機であれ無機であれ任意の半導体物質から製造されてよいことである。そのような半導体物質は、たとえば、炭化シリコン、ヒ化ガリウム、またはペンタセンを含む。トランジスタは、デプリーション・モードまたはエンハンスメント・モードで作動されてよい。トランジスタは、更に、接合を有するか有しないように製造されてよい。現在知られているか後で開発されるかを問わず、トランジスタ１２（および、そこで使用される物質）を製造する全ての方法は、本発明の範囲に含まれることを意図される。
電界プログラム可能双安定素子１４は、たとえば、前述した参考文献で説明される電界プログラム可能薄膜の任意のものを使用して製造されてよい。
物質および製造技法に加えて、メモリ・セル１０は、多数のレイアウトおよび構成で配列されてよい。たとえば、図３Ａ〜図３Ｃを参照すると、図１Ａで概略的に示されるメモリ・セル１０は、異なった物質、技法、およびレイアウトを使用して製造されてよい。具体的には、図３Ａおよび図４を参照すると、１つの実施形態において、メモリ・セル１０はバルク型半導体ウェーハ３２の中および／または上に製造される。前述したように、アクセス・トランジスタ１２は、周知または従来の物質および技法から、およびそれらを使用して製造されてよい。
アクセス・トランジスタ１２が製造された後、コンタクト３４および３６、並びにセンス／プログラム信号線２６が、従来の周知の物質（たとえば、アルミニウムまたは高度にドープされたポリシリコン）および従来のデポジション、リソグラフィ、およびエッチング技法を使用して、形成および／またはパターン化されてよい。その後で（または、センス／プログラム信号線２６の形成と同時に）、電界プログラム可能双安定素子１４の電極３８ａが形成および／またはパターン化されてよい。電極３８ａは、導電型の物質（たとえば、ヘビードープされた半導体（たとえば、ポリシリコン）または金属、たとえば、アルミニウム、クロム、金、銀、モリブデン、プラチナ、パラジウム、タングステン、チタン、および／または銅）であってよい。電極３８ａは、従来または周知の製造技法を使用して、堆積、形成、および／またはパターン化されてよい。
次に、電界プログラム可能薄膜４０は、電界プログラム可能薄膜の特許文献４で説明される技法の任意のものを使用して、電極３８ａの上に堆積されてよい。その後で、電極３８ｂが堆積されうる。電極３８ａと同じように、電極３８ｂは、導電型の物質（たとえば、ヘビードープされた半導体（たとえば、ポリシリコン）または金属、たとえば、アルミニウム、クロム、金、銀、モリブデン、プラチナ、パラジウム、タングステン、チタン、および／または銅）であってよい。電極３８ｂは、従来の製造技法を使用して、堆積、形成、および／またはパターン化されてよい。
したがって、この実施形態では、電界プログラム可能双安定素子１４は、電極３８ａと３８ｂとの間に配置された電界プログラム可能薄膜４０を含む。コンタクト３４は、電界プログラム可能双安定素子１４（および、特に、電極３８ａ）をアクセス・トランジスタ１２のソース領域１８へ接続する。コンタクト３４および電極３８ａは、良好な電気接続を容易にし、電界プログラム可能薄膜４０と、たとえば、アクセス・トランジスタ１２のソース領域１８との間の電気経路に低い抵抗を提供する。
電界プログラム可能薄膜４０の物理的および電気的特性に対するインパクトを低減および／または最少にする物質および製造技法を使用するのが有利でありうる。この点に関して、電極３８ｂ（および電極３８ａ）を製造する場合、電界プログラム可能薄膜４０の電気的および物理的特性にインパクトを与えない（または損害を与えない）物質および技法を使用するのが有利である。たとえば、電界プログラム可能薄膜４０のサーマルバジェットより下の温度を使用して堆積および／または形成される物質（たとえば、アルミニウム）を使用することは、電界プログラム可能薄膜４０の堆積／適用の後に、その電気的および／または物理的完全性を確保するであろう。
注意すべきは、各々の電極３８は、同一または異なった製造技法を使用して同一または異なった物質から製造、堆積、および／または形成されてよいことである。１つの実施形態では、サーマルバジェットは、より大きな温度の製造、堆積、および／または形成を必要とする第１の技法および第１の物質を使用して、電極３８ａを製造、堆積、および／または形成することを可能にする。電界プログラム可能薄膜４０を設けた後、比較的、より低い温度での製造、堆積、および／または形成が可能な第２の技法および／または第２の物質を使用して、電極３８ｂを製造、堆積、および／または形成してよい。このようにして、電極３８ｂが堆積／適用された後、電界プログラム可能薄膜４０の電気的および／物理的完全性が向上または維持される。
他の実施形態では、電極３８ａおよび３８ｂの各々は、異なった電気特性を提供する物質を含んでよい。この点に関して、電極３８ａは、電極３８ｂの物質とは異なる仕事関数を有する物質から製造されてよい。このようにして、電界プログラム可能双安定素子１４は、非対称の応答または振る舞いを含むことができる。
更に、電界プログラム可能双安定素子１４の電流能力を向上するため、大きな区域を有する電界プログラム可能双安定素子１４を提供することが有利であるかも知れない。したがって、電界プログラム可能双安定素子１４は、アクセス・トランジスタの上に配置され、ゲート１６の有意部分の上へ延長されてよい。このようにして、電界プログラム可能双安定素子１４の電気特性は、メモリ・セル１０の全体的寸法に（あるとすれば）有意のインパクトを与えることなしに向上される。
図３Ｂを参照すると、他の実施形態において、電界プログラム可能薄膜４０は、アクセス・トランジスタ１２のソース領域１８の上に直接配置される。この実施形態では、ソース領域１８は、更に、電界プログラム可能双安定素子１４の電極として機能または作用する。したがって、この実施形態は、図３Ａのレイアウトと比較して、より少ない製造ステップを使用する比較的、よりコンパクトなレイアウトを提供しうる。更に、この実施形態は、比較的大きな厚さの電界プログラム可能薄膜４０を提供する。このことは、メモリ・セル１０の間で電界プログラム可能双安定素子１４の電気特性の均一性を向上させうる。
更に、他の例示的実施形態では、図３Ｃを参照すると、電極３８ａは、ソース領域１８と直接接触してゲート１６の上に延長されるように、形成および／またはパターン化されてよい。この実施形態では、アレイの中のメモリ・セル１０は、（図３Ａおよび図３Ｂの実施形態よりも）電界プログラム可能双安定素子１４の電気的性能／レスポンスの点で、より大きな一貫性を有しうる。そのような一貫性は、たとえば、所定の仕様に合わせて容易に製造および制御することのできる電界プログラム可能薄膜４０の比較的大きな表面区域および比較的大きな厚さに起因する。
注意すべきは、図３Ａ〜図３Ｃのレイアウトは、図１Ｃで概略的に示されたメモリ・セル１０へ等しく適用できることである。この点に関して、電界プログラム可能双安定素子１４は、アクセス・トランジスタ１２のドレイン領域２０へ接続される。説明を簡単にするため、それらの説明は反復されない。アクセス・トランジスタ１２のゲート１６へ接続された電界プログラム可能双安定素子１４を有するメモリ・セル１０の実施形態（図１Ｂで概略的に示される）は、更に、異なった物質、技法、およびレイアウトを使用して製造されてよい。たとえば、図５Ａを参照すると、１つの実施形態では、メモリ・セル１０はバルク型の半導体ウェーハ３２の中および／または上に製造される。アクセス・トランジスタ１２は、周知または従来の物質および技法を使用して製造されてよい。
アクセス・トランジスタ１２を製造した後（または、製造と同時に）、コンタクト３４および３６，信号線２４、およびセンス／プログラム信号線２６が、導電性物質（たとえば、アルミニウムまたは高度にドープされたポリシリコン）から製造され、従来のデポジション、リソグラフィ、およびエッチング技法を使用して形成および／またはパターン化されてよい。次に、電界プログラム可能双安定素子１４の電極３８ａが、導電型物質（たとえば、ヘビードープされた半導体（たとえば、ポリシリコン）または金属、たとえば、アルミニウム、クロム、金、銀、モリブデン、プラチナ、パラジウム、タングステン、チタン、および／または銅）から形成および／またはパターン化されてよい。電極３８ａは、従来または周知の製造技法を使用して、堆積、形成および／またはパターン化されてよい。
その後で、電界プログラム可能薄膜４０が、電界プログラム可能薄膜の特許文献４で説明された技法の任意のものを使用して、電極３８ａの上に堆積されてよい。次に電極３８ｂが堆積される。電極３８ａと同じように、電極３８ｂは、導電型物質であってよい。電極３８ｂは、従来の製造技法を使用して堆積、形成、および／またはパターン化されてよい。
したがって、この実施形態では、電界プログラム可能双安定素子１４は、アクセス・トランジスタ１２の上に配置され、電極３８ａと３８ｂとの間に配置された電界プログラム可能薄膜４０を含む。電気コンタクトは、電界プログラム可能双安定素子１４（および、特に、電極３８ａ）をアクセス・トランジスタ１２のゲート１６へ接続する。
前述したように、電界プログラム可能薄膜４０の堆積および形成に続く製造ステップでは、電界プログラム可能薄膜４０の物理的および電気的特性に対するインパクトを低減および／または最少にする物質および製造技法を使用することが有利でありうる。この点に関して、電極３８ｂを製造するための物質（たとえば、アルミニウム）および技法（電界プログラム可能薄膜４０のサーマルバジェットより下の温度を使用する堆積および／または形成技法）を使用することは、電界プログラム可能薄膜４０の堆積／適用の後で、電界プログラム可能薄膜４０の電気的および／または物理的完全性に対するインパクトを最少にする。
更に、上述したように、各々の電極３８は、同一または異なった製造技法を使用して同一または異なった物質から製造、堆積、および／または形成されてよい。１つの実施形態では、サーマルバジェットは、より大きな温度の製造、堆積、および／または形成を必要とする第１の技法および第１の物質を使用して、電極３８ａを製造、堆積、および／または形成することを可能にしうる。電界プログラム可能薄膜４０を設けた後、電極３８ｂは、相対的に、より低い温度での製造、堆積、および／または形成を容易にする第２の技法および／または第２の物質を使用して、製造、堆積、および／または形成されてよい。こうして、電極３８ｂの堆積／適用の後、電界プログラム可能薄膜４０の電気的および／または物理的完全性が向上または維持されうる。
図５Ｂを参照すると、他の実施形態では、電界プログラム可能薄膜４０は、アクセス・トランジスタ１２のゲート１６の上に直接配置される。この実施形態では、ゲート１６は、更に、電界プログラム可能双安定素子１４の電極として機能する。
簡単に言えば、アクセス・トランジスタ１２を製造した後、コンタクト３４および３６が形成されてよい。その後で、電界プログラム可能薄膜４０が、たとえば、前記の参照文献で説明された技法の任意のものを使用して、ゲート１６の上で堆積、形成、および／またはパターン化されてよい。
信号線２４およびセンス／プログラム信号線２６は、従来のデポジション、リソグラフィ、およびエッチング技法を使用して、導電性物質（たとえば、アルミニウムまたは高度にドープされたポリシリコン）から堆積、形成、および／またはパターン化されてよい。その後で（または、それと同時に）電極３８が堆積されうる。堆積、形成、および／またはパターン化プロセスの間、電界プログラム可能薄膜４０の物理的および電気的完全性を維持する物質および技法を使用することが有利でありうる。前述したように、電極３８は、導電型物質（たとえば、ヘビードープされた半導体（たとえば、ポリシリコン）または金属（たとえば、アルミニウム、クロム、金、銀、モリブデン、プラチナ、パラジウム、タングステン、チタン、および／または銅））であってよい。
注意すべきは、図５Ｂの実施形態は、図５Ａのメモリ・セル１０よりも少ない製造ステップを使用しながら、よりコンパクトなメモリ・セル１０のレイアウトを提供することである。更に、図５Ｂの実施形態は比較的大きな厚さの電界プログラム可能薄膜４０の実現を容易にしうる。このことは、メモリ・アレイのメモリ・セル１０で、電界プログラム可能薄膜４０の双安定電気特性の一貫性および／または均一性を向上させうる。
読み出し、書き込み、および／または消去動作は、アクセス・トランジスタ１２および電界プログラム可能双安定素子１４へ印加される電圧の振幅およびタイミングを制御することによって実行されてよい。たとえば、図６Ａおよび図７Ａを参照すると、メモリ・セル選択回路４２を介して信号線２２が選択され、それによってアクセス・トランジスタ１２を可動に、または最初に「オン」にし、電界プログラム可能双安定素子１４をセンス／プログラム信号線２６へ電気的に結合した（アクセス・トランジスタ１２を介して）とき、メモリ・セル１０のデータ状態を読み出すことができる。（図７Ａの５０を参照）。注意すべきは、メモリ・セル１０がメモリ・アレイの中の多数または複数のメモリ・セルの１つである場合、メモリ・セル選択回路４２は従来のワード線デコーダ／ドライバであってよいことである。実際、任意のワード線デコーダ／ドライバが、現在知られているか後で開発されるかを問わず、本発明の範囲の中にあることを意図される。
センス増幅器４４（たとえば、従来のクロスカップル型センス増幅器）は、メモリ・セル１０のデータ状態を検出するためセンス／プログラム信号線２６へ接続される。この点に関して、１つの実施形態では、センス増幅器４４は、入力４４ａおよび４４ｂへ印加された電圧を比較することによってメモリ・セル１０のデータ状態を検出する。センス増幅器４４の入力４４ａへ印加された電圧は、電界プログラム可能双安定素子１４（これは、以下で説明するようにして前もってプログラムされている）の抵抗特性に大きく依存する。入力４４ｂに印加された電圧は、参照回路４６によって提供または出力される参照電圧に依存する。
１つの実施形態において、参照回路４６は電圧参照または電流源であってよい。参照回路４６が電流源である場合、電流源の出力電流はセンス増幅器４４の入力４４ｂに適切な電圧または電流を提供し、センス増幅器４４が電界プログラム可能双安定素子１４のデータ状態を検出することを可能にする。即ち、１つの実施形態では、電流出力の量は電界プログラム可能双安定素子１４の高データ状態および低データ状態に等しい電流量の間にある。好ましい実施形態では、電流量は電界プログラム可能双安定素子１４の高データ状態および低データ状態に等しい電流量の合計の半分にほぼ等しい。
他の実施形態では、参照回路４６は少なくとも２つの参照メモリ・セル（図示されず）を含み、各々の参照メモリ・セルは参照アクセス・トランジスタおよび参照電界プログラム可能双安定素子を含む。この実施形態では、参照メモリ・セルの１つは高データ状態へプログラムされ、参照メモリ・セルの１つは低データ状態へプログラムされる。参照回路４６は、１つの実施形態において、２つの参照メモリ・セルの合計の半分にほぼ等しい電圧を入力４４ｂに提供する。メモリ・セル１０は、電界プログラム可能双安定素子１４を入力４４ａへ結合し、参照回路４６によって生成された参照電圧を入力４４ｂへ結合することによって読み出される。
動作条件の変化（たとえば、温度変動および／または電力変動）または製造条件の変化（たとえば、ウェーハの膜厚変動）に起因するメモリ・セル特性の変動を追跡および／または処理するため、前述した参照メモリ・セル構成を使用することが有利でありうる。
したがって、メモリ・セル１０のデータ状態を読み出すために使用される回路（たとえば、センス増幅器４４および参照回路４６）は、電圧または電流センス技法を使用してメモリ・セル１０に記憶されたデータ状態をセンスする。そのような回路および回路構成は当技術分野で周知である。（たとえば、特許文献６および特許文献７を参照）。実際、メモリ・セル１０のデータ状態をセンス、サンプリング、検出、または決定するための任意の回路またはアーキテクチャは、現在知られているか後で開発されるかを問わず、本発明の範囲の中にあることを意図される。
参照電圧回路４８は、１つの実施形態において、安定した参照電圧（たとえば、グラウンド電位またはゼロ・ボルト）を提供する回路であってよい。他の実施形態では、参照電圧回路は、良好に画定された電圧レベルおよびタイミング特性を有する或る一定の制御信号を提供する。
注意すべきは、パス・ゲートおよび／または列スイッチ回路（図示されていない）を使用し、アクセス・トランジスタ１２（電界プログラム可能双安定素子１４）をセンス増幅器４４へ選択的に接続して、メモリ・セル１０のデータ状態の読み出し動作を容易にし、および／または実現できることである。
図６Ｂおよび図７Ｂを参照すると、メモリ・セル１０のデータ状態は、電界プログラム可能双安定素子１４をセンス／プログラム信号線２６へ結合し、電界プログラム可能双安定素子１４の電界プログラム可能薄膜へ適切な電圧を印加することによってプログラムされてよい。この点に関して、メモリ・セル選択回路４２は、信号線２２に十分な高さの電圧（Ｎチャネル・デバイスの場合）を印加することによって（図７Ｂの５０を参照）、アクセス・トランジスタ１２（即ち、順方向バイアス・トランジスタ１２）をオンにする。このようにして、電界プログラム可能双安定素子１４は、センス／プログラム信号線２６へ電気的に結合される。
アクセス・トランジスタ１２が「オン」である間、プログラミング回路５２は適切な電圧を印加して、論理高または論理低のいずれかを記憶する。この点に関して、図２を参照すると、電界プログラム可能薄膜４０に約４．５ボルトの電圧差を提供または印加すると、電界プログラム可能双安定素子１４に論理高が記憶される。（図７Ｂを参照）。対照的に、電界プログラム可能薄膜に約２ボルトの電圧差を提供または印加すると、論理高が消去され、それによって電界プログラム可能双安定素子１４に論理低が記憶される。（図７Ｃおよび／または図７Ｄを参照）。２ボルトの電圧差は、制御信号線２４および２６へ印加される電圧を制御することによって提供されてよい。
注意すべきは、パス・ゲートおよび／または列スイッチ回路（図示されず）を使用して、アクセス・トランジスタ１２をプログラミング回路５２へ選択的に接続し、メモリ・セル１０のプログラミング動作を容易にし、および／または実現できることである。更に、スイッチ（たとえば、トランジスタなど）を使用して、選択／アドレスされたメモリ・セル１０の信号線２４へ参照電圧回路を接続することができる。
消去および書き込み動作を実現するためには、多くの異なった技法（および、そのための回路）が存在する。全てのそのような技法および回路は、既知であるか後で開発されるかを問わず、本発明の範囲の中に入ることを意図される。たとえば、プログラミング回路５２は、グラウンドまたは参照へ結合された１つの「端子」を有するスイッチ（たとえば、トランジスタによって実現される）であってよい。このようにして、参照電圧回路４８は、適切な電圧を制御信号線２４へ印加することによって、プログラムする（消去または書き込む）ことができる。
メモリ・セル１０は、多くの場合、複数のメモリ・セル１０を有するメモリ・アレイ５６の中で使用または実現される。図８Ａを参照すると、１つの実施形態において、メモリ・セル１０ａａ〜１０ｘｘは、行５８ａ〜５８ｘおよび列６０ａ〜６０ｘのマトリックスの交差点に置かれる。制御信号をメモリ・セル１０ａａ〜１０ｘｘへ提供し、メモリ・セル１０ａａ〜１０ｘｘからの読み出しおよび書き込みのような動作を実現および／または容易にするため、周辺回路６２（たとえば、クロック整列回路、アドレス・デコーディング、ワード線ドライバ、行ドライバ、出力ドライバ、センス増幅器、および参照電圧回路）を含めることができる。注意すべきことに、図８Ｂを参照すると、メモリ・デバイスは、複数のメモリ・アレイ（またはサブアレイ）、たとえば、アレイ５６ａ〜５６ｄを含むことができる。実際、メモリ・アレイ５６のメモリ・セル１０ａａ〜１０ｘｘは、任意のアーキテクチャまたはレイアウトで配列または構成されてよい。そのようなアーキテクチャまたはレイアウトは、既知であるか後で開発されるかを問わず、たとえば、アレイ、サブアレイ、およびアドレシング・アーキテクチャまたはレイアウトを含む。
他の態様では、本発明は複数のメモリ・セルを含み、各々のメモリ・セルは一意的な、異なったおよび／または別個の電界プログラム可能双安定素子および共通のアクセス・トランジスタを有する。本発明のこの態様において、メモリ・セルの電界プログラム可能双安定素子は、アクセス・トランジスタを「共有」する。即ち、複数のメモリ・セルは、共通のアクセス・トランジスタおよび一意的な、異なったおよび／または別個の電界プログラム可能双安定素子を含む。
図９を参照すると、１つの実施形態において、１つのアクセス・トランジスタ１２が複数の電界プログラム可能双安定素子１４ａ〜１４ｎへ結合される。電界プログラム可能双安定素子１４ａ〜１４ｎの各々は、個別にアドレス可能なデータを記憶する。この点に関して、信号線２２、２４ａ〜２４ｎ、および２６の電圧レベルを制御することによって、電界プログラム可能双安定素子１４ａ〜１４ｎへデータ状態を個別に書き込み、また読み出すことができる（順次に、または並行して）。
図９の複数のメモリ・セル１０ａ〜１０ｎは、多数の技法を使用して製造されてよい。更に、メモリ・セル１０ａ〜１０ｎは、多数の異なった構成およびレイアウトを含んでよい。たとえば、図１０Ａおよび図１０Ｂを参照すると、少なくとも１つの実施形態では、電界プログラム可能双安定素子１４ａ〜１４ｃは、スタック配列でアクセス・トランジスタ１２の上に配置されてよい。このようにして、本発明のこの態様を含むメモリ・デバイスの密度を向上させることができる。
具体的には、図１０Ａの参照を続けると、メモリ・セル１０ａ〜１０ｃは、それぞれ電界プログラム可能双安定素子１４ａ〜１４ｃおよび共有または共通アクセス・トランジスタ１２を含む。電界プログラム可能双安定素子１４ａは、電極３８ａ１〜３８ａ２の間に配置された電界プログラム可能薄膜４０ａを含む。電極３８ａ１は、コンタクト３４を介してアクセス・トランジスタ１２のソース１８へ電気的に接続される。電極３８ａ２は、信号線２４ａ（図示されず）へ接続される。実際には、１つの実施形態において、電極３８ａ２は信号線２４ａである。
電界プログラム可能双安定素子１４ｂは、電極３８ｂ１と３８ｂ２との間に配置された電界プログラム可能薄膜４０ｂを含む。導電性バイアＶ１は、アクセス・トランジスタ１２のソース１８へ電極３８ｂ１を電気的に接続する（電極３８ａ１およびコンタクト３４を介して）。電極３８ｂ２は信号線２４ｂ（図示されず）へ接続される。
同様に、電界プログラム可能双安定素子１４ｃは、電極３８ｃ１と３８ｃ２との間に配置された電界プログラム可能薄膜４０ｃを含む。導電性バイアはアクセス・トランジスタ１２のソース１８へ電極３８ｃ１を電気的に接続する（電極３８ａ１および３８ｂ１、導電性バイアＶ１、およびコンタクト３４を介して）。電極３８ｃ２は信号線２４ｃ（図示されず）へ接続される。
注意すべきは、１つの実施形態において、電極３８ａ１、３８ｂ２、３８ｃ２は、それぞれ、信号線２４ａ〜２４ｃであってよいことである。
図１０Ｂを参照すると、本発明のこの態様において、メモリ・セル１０の他の例示的レイアウトは、図１０Ａにおいて示されるよりも稠密な構成を含む。この点に関して、電界プログラム可能双安定素子１４ａおよび１４ｂは電極３８ａｂを「共有」する。同様に、電界プログラム可能双安定素子１４ｃおよび１４ｄは電極３８ｃｄを「共有」する。このようにして、より少ない製造プロセスおよび物質を使用して、よりコンパクトで稠密なメモリ・アレイが提供されうる。注意すべきこととして、本発明のこの態様におけるメモリ・セル１０の全てのレイアウトは、既知であるか後で開発されるかを問わず、本発明のこの範囲に入ることを意図される。
したがって、図１０Ａ、図１１Ａ、および図１１Ｂを参照すると、本発明のこの態様におけるメモリ・セル１０ａ〜１０ｃは、スタックされたレイアウト構成を含む。即ち、アクセス・トランジスタ１２は基板３２の中に配置され、電界プログラム可能双安定素子１４ａ〜１４ｃは、それぞれメモリ・アレイ５６の層６４ａ〜６４ｃに配置される。メモリ・アレイ５６の各々の層６４ａ〜６４ｃは、基板３２の中または上に配置されたアクセス・トランジスタ１２および層６４の電界プログラム可能双安定素子１４を有する複数のメモリ・セル１０ａａ〜１０ｘｘを効果的に含む。（図１１Ｂを参照）。
注意すべきは、前述したように、トランジスタ１２は、単結晶基板に対して異なった（たとえば、「より高い」）平面または層中に製造、形成、配置、および／または設置されてよいことである。この点に関して、トランジスタ１２は、ポリシリコン、アモルファス・シリコン、または他の非結晶物質から、またはその中で製造されてよい。この状況では、１つまたは複数の層が、（基板に加えて、または基板の代わりに）アクセス・トランジスタ（および／または周辺回路）を含みうるメモリの３次元アレイが製造されてよい。（たとえば、図２３Ａ〜図２３Ｃの層６８を参照）。したがって、電界プログラム可能双安定素子１４は、そのようなトランジスタの上および／または下にある層または平面中に形成、配置、および／または設置されてよい。更に、トランジスタ１２は、トランジスタ１２が形成、配置、および／または置かれる層および／または平面の上および／または下にある層または平面中に形成、配置、および／または置かれた電界プログラム可能双安定素子１４に関連づけられてよい。（たとえば、図２３Ｂおよび図２３Ｃを参照）。
図１１Ａおよび図１１Ｂのメモリの３次元アレイ５６のメモリ・セル１０は、既知であるか後で開発されるかを問わず、任意のアーキテクチャまたはレイアウトで配列または構成されてよい。たとえば、サブアレイおよび／またはサブアレイ・セクションの方位は３次元または２次元であってよい（垂直面または水平面のいずれか）。このようにして、サブアレイおよび／またはサブアレイ・セクションの方位は、アドレシング、読み出し、書き込み、および／または消去動作を向上、たとえば、生起させるように選択されてよい。
更に、サブアレイおよび／またはサブアレイ・セクションの方位は、周辺回路を最少にするように選択されてよい。たとえば、サブアレイは基板３２の表面に直角の垂直面で定義されてよく、周辺回路は基板３２の大部分の区域に配置され、その区域を消費することができる。
メモリ・セル１０ａ〜１０ｎの書き込みまたはプログラミング動作は、アクセス・トランジスタ１２および信号線２４ａ〜２４ｎへ制御電圧を印加し、それによってアクセス・トランジスタ１２を動作可能またはオンにし、電界プログラム可能双安定素子１４に適切なデータ状態を記憶することによって実行される。図１２Ａを参照すると、メモリ・セル１０ａのデータ状態は、たとえば、電界プログラム可能双安定素子１４ａをセンス／プログラム信号線２６へ結合し、プログラミング回路５２および参照電圧回路４８を介して電界プログラム可能双安定素子１４ａの電界プログラム可能薄膜に適切な電圧を印加することによってプログラムされてよい。この点に関して、メモリ・セル選択回路４２は、信号線２２に適切な正電圧を印加することによって（Ｎチャネル・トランジスタの場合）、アクセス・トランジスタ１２を可動にするかオンにする。このようにして、電界プログラム可能双安定素子１４ａは、センス／プログラム信号線２６へ電気的に結合される。
その後で、アクセス・トランジスタ１２が「オン」である間、プログラミング回路５２は適切な電圧（参照電圧回路４８によって信号線２４に印加される電圧との関連で）を印加し、電界プログラム可能双安定素子１４ａに論理高または論理低のいずれかを記憶する。たとえば、１つの実施形態において（たとえば、図２の例示的薄膜の電流・電圧特性を参照）、電界プログラム可能双安定素子１４ａの電界プログラム可能薄膜に約４．５ボルトの電圧差を提供または印加すると、論理高が記憶される。対照的に、電界プログラム可能双安定素子１４ａの電界プログラム可能薄膜に約２ボルトの電圧差を提供または印加すると、論理高が消去され、それによって論理低が記憶される。２ボルトの電圧差は、制御信号線２４および２６へ適切な電圧を印加することによって提供されてよい。（たとえば、図７Ｃおよび図７Ｄを参照）。
図１２Ｂを参照すると、１つの実施形態において、メモリ・セル１０ａのデータ状態は、アクセス・トランジスタ１２を可動または最初に「オン」にすることによって（メモリ・セル選択回路４２を介して信号線２２に制御信号を印加することによって）読み出される。これは、電界プログラム可能双安定素子１４ａを（アクセス・トランジスタ１２を介して）センス／プログラム信号線２６へ電気的に結合する。注意すべきは、参照電圧（たとえば、グラウンド）が、参照電圧回路４８によって信号線２４ａへ印加されることである。
前述したように、センス増幅器４４（たとえば、従来のクロスカップル型センス増幅器）は、メモリ・セル１０のデータ状態を検出するためセンス／プログラム信号線２６へ接続される。説明を簡単にするため、それらの説明は反復されないが要約される。センス増幅器４４は電圧または電流ベースの増幅器であってよい。センス増幅器４４は、入力４４ａおよび４４ｂに印加された電圧または電流を比較することによって、メモリ・セル１０ａのデータ状態を検出する。たとえば、センス増幅器４４の入力４４ａへ印加される電圧は、電界プログラム可能双安定素子１４ａの抵抗特性に大いに依存する。入力４４ｂに印加された電圧は、参照回路４６の出力である参照電圧に依存する。
注意すべきは、パス・ゲートおよび／または列スイッチ回路（図示されず）を使用して、アクセス・トランジスタ１２（電界プログラム可能双安定素子１４ａ）をセンス増幅器４４へ選択的に接続し、メモリ・セル１０ａのデータ状態の読み出し動作を容易にし、および／または実現できることである。
前述したように、本発明のこの態様におけるメモリ・セル１０ａ〜１０ｎの読み出し、書き込み、および／または消去動作を実行するためには、多くの異なった技法（および、そのような技法を実現する回路）が存在する。全てのそのような技法、およびそのための回路は、既知であるか後で開発されるかを問わず、本発明の範囲の中に入ることを意図される。
更に、前述したように、メモリ・セル１０ａ〜１０ｎは、多数の異なった構成およびレイアウトを含んでよい。実際、電界プログラム可能双安定素子１４ａ〜１４ｃは、異なった電気特性、たとえば、異なった「オン」および／または「オフ」抵抗、書き込みおよび／または消去電圧を含んでよい。この点に関して、１つの実施形態において、電界プログラム可能双安定素子１４ａ〜１４ｃの各々のサイズは、或る一定の制御信号へ異なった応答を提供するように異なることができる。このようにして、電界プログラム可能双安定素子１４ａ〜１４ｃのデータ状態は、（逐次読み出し／書き込み／消去の実施形態と比較して）より迅速および／または同時に読み出されてよい。なぜなら、たとえば、電界プログラム可能双安定素子１４ａ〜１４ｃを含むメモリ・セル１０の応答は異なるからである。したがって、図１２Ａおよび図１２Ｂを参照すると、制御信号線２４ａ〜２４ｎを使用して、メモリ・セル１０ａ〜１０ｎへデータ状態を書き込むことができる。
図１２Ｃおよび図１２Ｄを参照すると、メモリ・セル１０ａ〜１０ｎのデータ状態を読み出すとき、制御信号線２４ａ〜２４ｎが同一または類似の電圧レベルに置かれ（たとえば、一緒にショートされ）、トランジスタ１２が「オン」にされ、図１２Ｃのように、結果の電流または電圧が、異なった参照入力４６ａ〜４６ｎを有する多数のセンス増幅器４４ａ〜４４ｎによって読み出されて、結果がデータ出力線（出力Ａ〜Ｎ）に置かれうるか、図１２Ｄのように、結果の電流または電圧がアナログ／ディジタル変換器（ＡＤＣ）によって読み出されて、結果がデータ出力線（出力Ａ〜Ｎ）に置かれうる。これらおよび他の方法は、メモリ・セル１０ａ〜１０ｎによって出力された多数の電圧（または電流）信号またはレベルを識別することができる。したがって、複数のメモリ・セル１０に記憶されたデータ状態は、同時または逐次に読み出されてよい。
本発明のこの態様におけるメモリ・セル１０ａ〜１０ｎは、たとえば、図１Ａ〜図１Ｃ、図２、図３Ａ〜図３Ｃ、図４、図５Ａ、および図５Ｂで説明および例示されるメモリ・セル１０に関して前に説明したものと同一の技法および物質を使用して製造されてよい。説明を簡単にするため、それらの説明は反復されない。
更に、本発明のこの態様におけるメモリ・セル１０ａ〜１０ｎは、図１Ａ〜図１Ｃ（前に説明および例示した）のメモリ・セル１０の構成で配列されてよい。たとえば、図１３を参照すると、電界プログラム可能双安定素子１４ａ〜１４ｎはゲート１６へ接続されてよい。注意すべきは、この実施形態のトランジスタ１２および電界プログラム可能双安定素子１４ａ〜１４ｎは、組み合わせられて、論理ＯＲまたは論理ＮＯＲ構成を形成することである。この実施形態において、メモリ・セル１０ａ〜１０ｎは、更に、スタックされたレイアウト構成を使用することができる。その場合、アクセス・トランジスタ１２は基板３２の中または上に配置され、電界プログラム可能双安定素子１４ａ〜１４ｎは電界プログラム可能薄膜４０の層に配置され、これらの層はアクセス・トランジスタ１２（および基板３２）の上に配置される。（図１４Ａおよび図１４Ｂを参照）。したがって、電界プログラム可能薄膜４０の各々の層６４ａ〜６４ｎは、（アクセス・トランジスタ１２と組み合わせられて）複数のメモリ・セル１０を「効果的に」含み、アクセス・トランジスタ１２は基板３２の中または上に配置され、電界プログラム可能双安定素子１４は層６４の中に配置される。（たとえば、図１１Ｂ、図１４Ａ、および図１４Ｂを参照）。
図１３のメモリ・セル１０ａ〜１０ｎは、電界プログラム可能双安定素子１４の電界プログラム可能薄膜４０に印加される電圧を選択的に制御することによってプログラムされてよい。この点に関して、メモリ・セル選択回路４２は、信号線２２ａ〜２２ｎに制御信号を印加して、電界プログラム可能双安定素子１４ａ〜１４ｎのデータ状態（または、記憶された情報）のプログラミング（および、読み出し）を容易にする。具体的には、図１５Ａおよび図１５Ｂを参照すると、メモリ・セル１０は、１つまたは複数の信号線２２ａ〜２２ｎへ（所定の電圧レベルを有する）第１の制御信号を印加することによって選択的にプログラムされる。（所定の電圧レベルを有する）第２の制御信号は、プログラミング回路５２によってノード６６に印加される。図２を参照すると、１つの実施形態において、メモリ・セル選択回路４２およびプログラミング回路５２は、適切な電圧を印加して、１つまたは複数の選択されたメモリ・セルに論理高または論理低のいずれかを記憶する。この点に関して、電界プログラム可能薄膜４０に約４．５ボルトの電圧差を提供または印加すると、電界プログラム可能双安定素子１４に論理高が記憶される。対照的に、電界プログラム可能薄膜に約２ボルトの電圧差を提供または印加すると、論理高が消去され、それよって電界プログラム可能双安定素子１４に論理低が記憶される。２ボルトの電圧差は、制御信号線２４および２６へ適切な電圧を印加することによって提供されてよい。注意すべきは、メモリ・セル１０ａ〜１０ｎは、直列または並列にプログラムされてよいことである。
図１３のメモリ・セル１０ａ〜１０ｎに記憶されたデータ状態は、メモリ・セル選択回路４２によって信号線２２へ印加される制御信号によってメモリ・セル１０ａ〜１０ｎを選択または可動にし、アクセス・トランジスタ１２の電流または電圧応答をセンスすることによって読み出されてよい。具体的には、図１５Ｃを参照すると、１つの実施形態において、たとえば、メモリ・セル１０ａのデータ状態は、メモリ・セル選択回路４２を介して信号線２２ａに読み出し電圧を印加することによって読み出されてよい。メモリ・セル選択回路４２は、電界プログラム可能双安定素子１４ａに記憶されたデータ状態（即ち、前にプログラムされた電界プログラム可能薄膜の抵抗特性に起因する）を表す電圧をアクセス・トランジスタ１２のゲート１６に印加する。アクセス・トランジスタ１２のゲート１６の電圧はアクセス・トランジスタ１２の動作特性を決定し、これは（ノード４４ａを介して）センス増幅器４４へ印加されてセンスされる。
センス増幅器４４（たとえば、従来のクロスカップル型センス増幅器）は、メモリ・セル１０のデータ状態を検出する。この点に関して、１つの実施形態において、センス増幅器４４は、入力４４ａおよび４４ｂに印加された電圧を比較することによって、メモリ・セル１０のデータ状態を検出する。センス増幅器４４の入力４４ａへ印加される電圧は、少なくとも大いに、電界プログラム可能双安定素子１４ａの抵抗特性に依存し、そのインパクトはアクセス・トランジスタ１２の動作特性に依存する。入力４４ｂに印加される電圧は、参照回路４６の出力である参照電圧に依存する。
前述したように、参照回路４６は電圧参照または電流源であってよく、参照電圧回路４８は、１つの実施形態において、安定した参照電圧（たとえば、この実施形態では、Ｎチャネル型トランジスタであるアクセス・トランジスタ１２をオンにするか可動にするため、安定および高度に制御可能な正電圧）を提供する回路であってよい。説明を簡単にするため、それらの説明は、ここでは反復されない。
注意すべきは、メモリ・セル１０ａ〜１０ｎのデータ状態を読み出すために使用される回路（たとえば、センス増幅器４４および参照回路４６）は、周知の回路、構成、および技法を使用してよいことである。メモリ・セル１０ａ〜１０ｎのデータ状態をセンス、サンプリング、検出、または決定する任意の回路、アーキテクチャ、または技法は、既知であるか後で開発されるかを問わず、本発明の範囲の中に入ることを意図される。
注意すべきは、パス・ゲートおよび／または列スイッチ回路（図示されず）を使用して、アクセス・トランジスタ１２（電界プログラム可能双安定素子１４ａ）をセンス増幅器４４へ選択的に接続し、メモリ・セル１０のデータ状態の読み出し動作を容易にし、および／または実現してよいことである。
他の態様では、本発明は相補的データ状態を記憶するように構成された複数のメモリ・セルを有する差動メモリ・セルを含む。この点に関して、図１６を参照すると、差動メモリ・セル１００は第１のメモリ・セル１０ａおよび第２のメモリ・セル１０ｂを含み、第１のメモリ・セル１０ａは第２のメモリ・セル１０ｂに対して相補的状態を維持する。メモリ・セル１０ａおよび１０ｂの各々は、アクセス・トランジスタ１２および電界プログラム可能双安定素子１４を含む。したがって、プログラムされたとき、メモリ・セルの１つ（たとえば、１０ａ）は論理低を記憶し、他方のメモリ・セル（この例では、１０ｂ）は論理高を記憶する。
差動メモリ・セル１００のメモリ・セル１０ａおよび１０ｂは、本明細書で記載される本発明の態様のいずれかの実施形態に関して説明および例示されたように、製造、構成、および／または制御されてよい。更に、メモリ・セル１０ａおよび１０ｂは、本明細書で記載される本発明の態様のいずれかの実施形態に関して説明および例示されたようなレイアウトを含んでよい。（たとえば、図１８Ａ〜図１８Ｃを参照）。説明を簡単にするため、それらの詳細、説明、および例示は反復されない。
簡単に言えば、２トランジスタ差動メモリ・セル１００のデータ状態は、差動メモリ・セル１００の各々のセル１０に記憶された論理状態をサンプリング、センス、測定、および／または検出することによって読み出され、および／または決定されてよい。即ち、メモリ・セル１００は、電界プログラム可能双安定素子１４ａおよび１４ｂに記憶または呈示された抵抗値の差をサンプリング、センス、測定、および／または検出することによって読み出されてよい。メモリ・セル１００の第１の論理状態では、メモリ・セル１０ａは論理低を記憶し、メモリ・セル１０ｂは論理高を記憶する。対照的に、差動メモリ・セル１００の第２の論理状態では、メモリ・セル１０ａは論理高を記憶し、メモリ・セル１０ｂは論理低を記憶する。抵抗値の差は、電流または電圧ベースの技法を使用してサンプリング、センス、測定、および／または検出されてよい。
図１６および図１７Ａの参照を続けると、差動メモリ・セル１００の状態は、センス増幅器（比較器）４４によって読み出され、および／または決定されてよい。センス増幅器４４は、電圧または電流型比較器（たとえば、クロスカップル型センス増幅器）であってよい。この点に関して、センス増幅器４４は、電流または電圧を比較する（これは、電界プログラム可能双安定素子１４ａおよび１４ｂに記憶または呈示された抵抗値に依存する）。センス増幅器４４によってセンスされた電流または電圧は、メモリ・セル１０ａおよび１０ｂに記憶された異なる論理状態を表す。
したがって、本発明のこの態様の差動メモリ・セル１００は、本発明の他の態様のメモリ・セル１０と比較して幾つかの利点を含みうる。それらの利点の中には、たとえば、（ｉ）論理状態はメモリ・セル１０ａおよび１０ｂの状態の差によって決定されるので、読み出し動作はバイナリ状態の値の変動に敏感でないこと、（ｉｉ）たとえば、図６の参照回路４６は必ずしも必要ではないこと、（ｉｉｉ）差動メモリ・セル１００は、より大きい読み出し窓を含みうること（たとえば、図１Ａ〜図１Ｃに関して説明されたメモリ・セルと比較して）が含まれる。
図１７Ｂを参照すると、１つの実施形態において、アクセス・トランジスタ１２ａおよび１２ｂが「オン」である間、プログラミング回路５２は適切な電圧を印加し（逐次的にまたは同時に）、論理高または論理低のいずれかを記憶する。この点に関して、図２を参照すると、電界プログラム可能薄膜４０に約４．５ボルトの電圧差を提供または印加することは、電界プログラム可能双安定素子１４に論理高を記憶する。対照的に、電界プログラム可能薄膜に約−２ボルトの電圧差を提供または印加することは、論理高を消去し、それによって電界プログラム可能双安定素子１４に論理低を記憶する。これは、制御信号線２４および２６を介して、電界プログラム可能双安定素子１４へ、そのような電圧差を印加することによって提供されてよい。
１つの実施形態において、メモリ・セル１０ａおよび１０ｂは同一または類似の特性を有する。メモリ・セル１０ａおよび１０ｂが同一または類似の特性を有するように設計された場合、メモリ・セル１０ａおよび１０ｂを物理的または空間的に接近させて置くことが有利でありうる。こうして、製造中に、メモリ・セル１０ａおよび１０ｂは、プロセス変動または差が、ほとんどまたは全くないように製造され、したがって（ｉ）メモリ・セル１０ａおよび１０ｂのアクセス・トランジスタ１２ａおよび１２ｂは、それぞれ同一または類似の電気的、物理的、ドーピング濃度および／またはプロフィール特性を有するようになり、（ｉｉ）メモリ・セル１０ａおよび１０ｂの電界プログラム可能双安定素子１４ａおよび１４ｂは、それぞれ同一または類似の電気的特性を有するようになる。実際、メモリ・セル１００のメモリ・セル１０ａおよび１０ｂは、温度および時間について同一または類似の様式で変化するようになる。
メモリ・デバイスは、差動メモリ・セル１００のアレイを含むことができる（即ち、反復パターンで配列された複数のメモリ・セル）。（たとえば、図２２Ａおよび図２２Ｂを参照）。メモリ・セル１００は、多くの異なった方法でアレイ内に配列されてよい。たとえば、メモリ・セル１００は、複数の層６４を有するスタック構成で製造されてよい。層の各々は、本発明の第２の態様に関して前に説明した「共有」または共通アクセス・トランジスタへ結合された電界プログラム可能双安定素子を含む。（図２２Ａを参照）。この実施形態において、電界プログラム可能薄膜４０の各々の層は、（共有アクセス・トランジスタ１２と組み合わせられて）複数のメモリ・セル１００ａａ〜１００ｘｘを「効果的に」含み、アクセス・トランジスタ１２は基板３２の中または上に配置され、電界プログラム可能双安定素子１４は複数の層６４の１つに配置される。
１つの実施形態において、差動メモリ・セル１００は、アクセス・トランジスタおよび第１の層６４ａに配置された電界プログラム可能双安定素子を含んで成る第１のメモリ・セルを含みうる。メモリ・セル１００は、同一のアクセス・トランジスタおよび第２の層６４ｂに配置された電界プログラム可能双安定素子を含んで成る第２のメモリ・セルを含みうる。（たとえば、図１０Ａ、図１０Ｂ、図１４Ａ、および図１４Ｂのレイアウトを参照）。このようにして、差動メモリ・セル１００のメモリ・セルは、空間的に相互に近接して置かれる。これは、第１および第２のメモリ・セルの間の環境（即ち、温度）および／またはプロセス変動を最小にし、低減し、または除去することができる。なぜなら、各々のメモリ・セルは共通のアクセス・トランジスタを含み、差動メモリ・セル１００の電界プログラム可能双安定素子は隣接層６４に置かれるからである。
他の実施形態では、差動メモリ・セル１００は、（１）アクセス・トランジスタおよび電界プログラム可能薄膜の第１の層に配置された電界プログラム可能双安定素子を含んで成る第１のメモリ・セル、（２）第１のメモリ・セルのアクセス・トランジスタに隣接したアクセス・トランジスタおよび電界プログラム可能薄膜の第１の層に配置された電界プログラム可能双安定素子を含んで成る第２のメモリ・セルを含みうる。このようにして、差動メモリ・セル１００のメモリ・セルは、空間的に相互に近接して置かれる。これは、前述したように、第１および第２のメモリ・セルの構成部分の間の環境（即ち、温度）および／またはプロセス変動を最小にし、低減し、または除去することができる。
更に、前述したように、トランジスタ１２は、基板３２とは異なった（たとえば、「より高い」）平面または層で製造、形成、配置、および／または設置されてよい。この点に関して、トランジスタ１２は、ポリシリコン、アモルファス・シリコン、または他の非結晶物質から、またはそれらの中に製造されてよい。この状況では、１つまたは複数の層（基板に加えて、または基板の代わりに）がトランジスタを含みうるメモリの３次元アレイが製造されうる。（たとえば、図２３Ａ〜図２３Ｃの層６８を参照）。したがって、電界プログラム可能双安定素子１４は、そのようなトランジスタの上および／または下にある層または平面で形成、配置、および／または設置されてよい。（たとえば、図２３Ｂおよび図２３Ｃを参照）。
実際、ポリシリコン層の中に配置または製造されたトランジスタの動作特性を向上させるため、基板の上に配置されたポリシリコン層を再結晶化することが有利であろう。このようにして、メモリの３次元アレイは、（基板に加えて、または基板の代わりに）１つまたは複数の単結晶シリコンまたは半導体層を含むことができ、そのような層の中にトランジスタが配置または製造される。
注意すべきは、メモリ・デバイスのメモリ・セル１００は、更に、非スタック構成で製造されてよいことである。非スタック構成では、単一の層６４に配置された電界プログラム可能双安定素子が、基板３２に配置された関連アクセス・トランジスタへ結合される。（図２２Ｂを参照）。
電界プログラム可能双安定素子に関連づけられたアクセス・トランジスタの全てのレイアウト構成は、既知であるか後で開発されるかを問わず、本発明の範囲の中にあることを意図される。（たとえば、図１６および図１８Ａ〜図１８Ｃを参照）。たとえば、１つのレイアウトにおいて、メモリ・セル１０ａおよび１０ｂは、それぞれ別個のセンス線２４ａおよび２４ｂを有するように構成される。（図１６と図１８Ａとを比較されたい）。
他の実施形態において、差動メモリ・セルは複数のメモリ・セルを含むことができ、これらのメモリ・セルは、１つのアクセス・トランジスタおよび２つ以上の電界プログラム可能双安定素子１４を含んで成り、相補的データ状態を記憶するように構成される。この点に関して、図１９を参照すると、差動メモリ・セル１００は第１のメモリ・セル１０ａおよび第２のメモリ・セル１０ｂを含み、第１のメモリ・セル１０ａは第２のメモリ・セル１０ｂに対して相補的状態を維持する。メモリ・セル１０ａおよび１０ｂはアクセス・トランジスタ１２を「共有」する。更に、メモリ・セル１０ａおよび１０ｂの各々は、それぞれ電界プログラム可能双安定素子１４ａおよび１４ｂを含む。
注意すべきは、図１９の差動メモリ・セル１００は、図１６で示されたメモリ・セル１００よりも稠密またはコンパクトなメモリ・セルを呈示することである（アクセス・トランジスタの共有に起因する）。
図１９の参照を続けると、差動メモリ・セル１００のメモリ・セル１０ａおよび１０ｂは、本発明のいずれかの態様の実施形態に関して説明および例示されたようにして、製造、構成、および／または制御されてよい。更に、メモリ・セル１０ａおよび１０ｂは、本明細書に記載される本発明のいずれかの態様の実施形態に関して説明および例示されたようなレイアウトおよび構成を含んでよい。（たとえば、図９〜図１８Ｃを参照）。この点に関して、電界プログラム可能双安定素子１４ａおよび１４ｂは、ゲート１６、ドレイン２０へ接続され、または図１９で例示されるようにソース１８へ接続されてよい。説明を簡単にするため、それらの詳細、説明、および例示は反復されない。
図１６の差動メモリ・セル１００の読み出し、プログラム、および消去動作に関する説明は、図１９で示された差動メモリ・セル１００へ等しく適用される。説明を簡単にするため、それらの説明は反復されないが、簡単に要約される。
図２０Ａを参照すると、１つのトランジスタ差動メモリ・セル１００のデータ状態は、各々のメモリ・セル１０ａおよびメモリ・セル１０ｂに記憶された論理状態をサンプリング、センス、測定、および／または検出することによって読み出され、および／または決定されてよい。即ち、メモリ・セル１００は、電界プログラム可能双安定素子１４ａおよび１４ｂに記憶または呈示された抵抗値の差をサンプリング、センス、測定、および／または検出することによって読み出されてよい。この点に関して、１つの実施形態において、制御信号線２２はＶｐｐへ起こされ（メモリ選択回路４２を介して）、制御信号線２４は０Ｖに維持される。０Ｖは（参照電圧回路４８を介する）共通電圧および／または参照電圧である（たとえば、図７Ａを参照）。抵抗値の差は、電流または電圧ベースの技法を使用して（センス増幅器４４を介して）サンプリング、センス、測定、および／または検出されてよい。注意すべきは、メモリ・セル１００の第１の論理状態では、メモリ・セル１０ａは論理低を記憶し、メモリ・セル１０ｂは論理高を記憶することである。対照的に、差動メモリ・セル１００の第２の論理状態では、メモリ・セル１０ａは論理高を記憶し、メモリ・セル１０ｂは論理低を記憶する。
図２０Ｂを参照すると、１つの実施形態において、１つのトランジスタ差動メモリ・セル１００のデータ状態は、アクセス・トランジスタ１２を「オン」にし（メモリ選択回路４２および参照電圧回路４８を介して）、順次または同時に、適切な電圧を制御信号線２６ａおよび２６ｂへ印加し（プログラミング回路５２を介して）、論理高または論理低のいずれかを記憶することによってプログラムおよび／または消去されてよい。たとえば、トランジスタ１２のゲート１６へＶ＋を印加し（メモリ選択回路４２を介して）、ソース１８へ０Ｖまたは共通電圧を印加しながら（参照電圧回路４８を介して）、信号線２６ａへ４．５Ｖを印加し、信号線２６ｂへ２．５Ｖを印加したことに応答して、論理高が差動メモリ・セル１００に記憶される。対照的に、トランジスタ１２のゲート１６へＶ＋を印加し（メモリ選択回路４２を介して）、ソース１８へ０Ｖを印加しながら（参照電圧回路４８を介して）、信号線２６ａへ２．５Ｖを印加し、信号線２６ｂへ４．５Ｖを印加したことに応答して、論理低が差動メモリ・セル１００に記憶される。
再び、図１６の差動メモリ・セル１００の読み出し、プログラム、および消去動作に関する説明は、図１９に例示される差動メモリ・セル１００へ等しく適用可能である。
他の態様において、本発明は相補的メモリ・セルを含み、相補的メモリ・セルは、Ｎチャネル型メモリ・セルおよびＰチャネル型メモリ・セルを有し、少なくとも４つの異なったデータ状態を記憶する。この点に関して、図２１Ａ〜図２１Ｃを参照すると、相補的メモリ・セル２００は、Ｎチャネル・アクセス・トランジスタ１２ａおよび電界プログラム可能双安定素子１４ａを有する第１のメモリ・セル１０ａ、およびＰチャネル・アクセス・トランジスタ１２ｂおよび電界プログラム可能双安定素子１４ｂを有する第２のメモリ・セル１０ｂを含む。この実施形態では、Ｎチャネル・アクセス・トランジスタ１２ａおよびＰチャネル・アクセス・トランジスタ１２ｂのゲート１６ａおよび１６ｂは、それぞれ共通信号（ワード）線２２によって一緒に接続および／または制御される。
相補的メモリ・セル２００のメモリ・セル１０ａおよび１０ｂは、本明細書に記載される本発明のいずれかの態様の実施形態に関して説明および例示されたようにして、製造、構成、および／または制御されてよい。更に、メモリ・セル１０ａおよび１０ｂは、本明細書に記載される本発明のいずれかの態様の実施形態に関して説明および例示されたようなレイアウトを含んでよい。説明を簡単にするため、それらの詳細、説明および例示は反復されない。
簡単に言えば、２トランジスタ相補的メモリ・セル２００のデータ状態は、相補的メモリ・セル２００の各々のメモリ・セル１０に記憶された論理状態をサンプリング、センス、測定、および／または検出することによって読み出され、および／または決定されてよい。即ち、相補的メモリ・セル２００は、電界プログラム可能双安定素子１４ａおよび１４ｂに記憶または呈示された抵抗値の差をサンプリング、センス、測定、および／または検出することによって読み出されてよい。
相補的メモリ・セル２００の状態は、センス増幅器（比較器）によって読み出され、および／または決定されてよい。このセンス増幅器は電圧または電流型の比較器（たとえば、クロスカップル型センス増幅器）であってよい。この点に関して、センス増幅器は、メモリ・セル１２ａまたは１２ｂの１つ（これは、電界プログラム可能双安定素子１４ａおよび１４ｂに記憶または呈示された抵抗値に依存する）の電流または電圧を、（たとえば、参照回路４６を介して提供された）参照電圧または電流と比較する。センス増幅器４４によってセンスされた電流または電圧は、メモリ・セル１０ａおよび１０ｂに記憶された異なる論理状態を表す。
具体的には、メモリ・セル１０ａは、アクセス・トランジスタ１２ａのゲートへの印加Ｖｐｐを起こし（制御信号線２２を介して）、トランジスタ１２ａを「オン」にすることによって読み出されてよい。このようにして、電界プログラム可能薄膜１４ａの抵抗はセンス増幅器４４によってセンスされてよい。アクセス・トランジスタ１２ｂのゲートへ低電圧（たとえば、０ボルトまたはグラウンド／共通）を印加し、トランジスタ１２ｂを「オン」にすることによって、メモリ・セル１２ｂが読み出されてよい。このようにして、電界プログラム可能薄膜１４ｂの抵抗は、センス増幅器４４によってセンスされてよい。
相補的メモリ・セル２００の状態は、アクセス・トランジスタ１２ａおよび１２ｂの１つが「オン」である間に、適切な電圧を印加して論理高または論理低のいずれかを記憶することによって、プログラミング回路５２によって書き込まれるか消去されてよい。この点に関して、制御信号線２２はＶｐｐへ起こされてアクセス・トランジスタ１２ａを「オン」にし、電界プログラム可能薄膜４０に約４．５ボルトの電圧差を提供または印加することによって、論理高が電界プログラム可能双安定素子１４ａに記憶されてよい（図２を参照）。対照的に、電界プログラム可能薄膜１４ａに約２ボルトの逆電圧差を提供または印加する（トランジスタ１２ａが「オン」である間に）ことは、論理高を消去し、それによって電界プログラム可能双安定素子１４ａに論理低が記憶される。２ボルトの電圧差は、制御信号線２４および２６へ印加される電圧を制御することによって提供されてよい。
アクセス・トランジスタ１２ｂのゲート１６ｂへ（制御信号線２２を介して）十分に低い電圧（たとえば、０ボルト）を印加してアクセス・トランジスタ１２ｂを「オン」にし、電界プログラム可能薄膜４０に約４．５ボルトの電圧差を提供または印加することによって、論理高が電界プログラム可能双安定素子１４ｂに記憶されてよい。（図２を参照）。代替的に（トランジスタ１２ｂが「オン」である間に）、電界プログラム可能薄膜１４ｂに約２ボルトの電圧差を提供または印加することによって、電界プログラム可能双安定素子１４ｂの中に論理低が記憶されてよい（または、論理高が消去されてよい）。前述したように、２ボルトの電圧差は、制御信号線２４および２６へ印加される電圧を制御することによって提供されてよい。
前述した差動メモリ・セル１００のアレイを有するメモリ・デバイスと同じように、メモリ・デバイスは、相補的メモリ・セル２００のアレイ（即ち、反復パターンで配列された複数のメモリ・セル）を含んでよい。（たとえば、図２２Ｃおよび図２２Ｄを参照）。相補的メモリ・セル２００は、多くの異なった様式でアレイへ配列されてよい。たとえば、相補的メモリ・セル２００は複数の層６４を有するスタック構成で製造されてよい。複数の層６４の各々は、本発明の第２の態様に関して前に説明したように、対応するアクセス・トランジスタへ結合された電界プログラム可能双安定素子を含む。（図２２Ｃを参照）。この実施形態では、電界プログラム可能薄膜４０の各々の層は、（アクセス・トランジスタ１２と一緒になって）複数のメモリ・セル２００ａａ〜２００ｘｘを「効果的に」含み、アクセス・トランジスタ１２（ＮチャネルおよびＰチャネルの双方）は基板３２の中または上に配置され、電界プログラム可能双安定素子１４は複数の層６４の１つに配置される。
更に、前述したように、トランジスタ１２は、基板３２とは異なった（たとえば、「より高い」）平面または層に製造、形成、配置、および／または設置されてよい。この点に関して、トランジスタ１２は、ポリシリコン、アモルファス・シリコン、または他の非結晶物質から、またはそれらの中に製造されてよい。この状況では、１つまたは複数の層（基板に加えて、または基板の代わりに）がトランジスタを含みうるメモリの３次元アレイが製造されうる。（たとえば、図２３Ａ〜図２３Ｃの層６８を参照）。したがって、電界プログラム可能双安定素子１４は、そのようなトランジスタの上および／または下にある層または平面に形成、配置、および／または設置されてよい。更に、１つの層または複数の層（たとえば、基板３２、または基板３２の上または下）の中にＮチャネル・アクセス・トランジスタを製造し、１つまたは複数の異なった層（たとえば、基板３２、または基板３２の上または下）の中にＰチャネル・アクセス・トランジスタを製造するのが有利であろう。
注意すべきは、メモリ・デバイスのメモリ・セル２００が非スタック構成で製造されてよいことである。非スタック構成では、単一の層６４の中に配置された電界プログラム可能双安定素子が、基板３２の中に配置された関連アクセス・トランジスタへ結合される。（図２２Ｄを参照）。電界プログラム可能双安定素子に関連づけられたアクセス・トランジスタ（ＮチャネルまたはＰチャネル型のアクセス・トランジスタのいずれか）の全てのレイアウト構成は、既知であるか後で開発されるかを問わず、本発明の中に入ることを意図される。（たとえば、図２１Ａ〜図２１Ｅを参照）。
本発明の或る種の実施形態、特徴、物質、構成、属性、および利点が説明および例示されたが、本発明の多くの他の、また異なったおよび／または類似の実施形態、特徴、物質、構成、属性、構造、および利点が、説明、例示、およびクレイムから明らかであることを理解すべきである。したがって、ここで説明および例示された本発明の実施形態、特徴、物質、構成、属性、構造、および利点は全部を尽くされたものではなく、本発明のそのような他の類似した、および異なった実施形態、特徴、物質、構成、属性、構造、および利点は、本発明の範囲の中に入ることを理解すべきである。
たとえば、前述したメモリ・セル１０（およびメモリ・セル１００）の電界プログラム可能薄膜４０は、複数の薄膜を含むことができる。即ち、電界プログラム可能薄膜４０は、電界プログラム可能薄膜の特許文献４で説明されている２つの分離／層状電界プログラム可能薄膜を含むことができる。
更に、この説明のかなりの部分が、Ｎチャネル・アクセス・トランジスタに向けられた詳細（たとえば、消去、書き込み、および読み出し電圧）を含むが、ここで説明される本発明（および、その実施形態）は、Ｐチャネル・アクセス・トランジスタへ全面的に適用可能である。更に、メモリ・アレイの周辺にある回路（たとえば、ここでは例示されないワード線デコーダ／ドライバ、および比較器）は、Ｐチャネルおよび／またはＮチャネル型トランジスタを含んでよい。そのようなトランジスタを制御する電圧は、この開示に照らして当技術分野で周知である。したがって、説明を簡単にするため、それらの説明は反復されない。
更に、前述したように、メモリ・セル１０およびメモリ・セル１００からデータを読み出し、データを書き込む多くの異なった技法（および、そのような技法を実現する回路）が存在する。全てのそのような技法、およびそのための回路は、既知であるか後で開発されるかを問わず、本発明の範囲に入ることを意図される。たとえば、別個のワード信号線２２を含ませることによって、図１７Ａおよび図１７Ｂのメモリ・セル１００の電界プログラム可能双安定素子１４ａおよび／または１４ｂについて、読み出しおよび書き込み動作、または読み出しおよび消去動作を順次または並行に（および独立して）実行してよい。
前述したように、トランジスタおよび電極は、標準の製造技法（たとえば、スピンオン、スパッタリング、蒸着、およびフォトリソグラフィ）を使用して製造されてよい。しかし、非標準製造技法も使用されてよい。そのような非標準または非従来的技法は、電気的にプログラム可能な薄膜および電極構造を作成、提供、および／または形成するのに有利であろう。たとえば、ナノ・インプリンティング、パッチ・ダイ・コーティング、スロットまたは突き出しコーティング、スライドまたはカスケード・コーティング、カーテン・コーティング、ロール・コーティング、たとえば、ナイフ・オーバー・ロール（ドクター・ブレード）コーティング、順方向および逆方向ロール・コーティング、グラビア・コーティング、ディップ・コーティング、スプレー・コーティング、メニスカス・コーティング、スピン・コーティング、ブラッシュ・コーティング、エア・ナイフ・コーティング、シルク・スクリーン・プリンティング・プロセス、静電プリンティング・プロセス、熱プリンティング・プロセス、インクジェット・プリンティング・プロセス、直接移転、たとえば、キャリアからのレーザ支援切除、自己アセンブリまたは直接成長、電解堆積、非電解堆積、電解重合、ＣＶＤ、ＭＯＣＶＤ、およびＰＶＤは、電極および／または電界プログラム可能薄膜が有利に堆積、形成、構造化、パターン化、および／または提供される全ての技法である。
電極および／または電界プログラム可能薄膜の更なる構造化またはパターン化は、リフトオフ技法、または化学的、物理的、電気的、または光分解エッチング、除去、または切除（たとえば、レーザ切除）によるパターン化によって実現および／または取得されてよい。実際、電極、電極物質、および電界プログラム可能薄膜のタイプ、組成、堆積、形成、構造化、パターン化、および修飾は、結果のデバイスの性能に影響を与えるかも知れない。したがって、性能および信頼性の見地からは、電極物質の範囲、たとえば、有機物質、無機物質、有機金属、金属、金属酸化物、チッ化物、カルコゲニド、ニクチド（ｐｎｉｃｔｉｄｅｓ）、および半導体から選択するのが有利であろう。
更に、たとえば、（１）電極、電界プログラム可能薄膜、またはこれら双方の表面を化学的に修飾することによって、および／または（２）電極、電界プログラム可能薄膜、またはこれら双方の表面を物理的に修飾することによって、および／または（３）電極と電界プログラム可能薄膜との間のコンタクトの物理特性を修飾する１つまたは複数の追加層、たとえば、結合層、拡散障壁、および／またはバッファ層を導入することによって、および／または電極と電界プログラム可能薄膜との間のコンタクトの電気特性を修飾する１つまたは複数の追加層、たとえば、特定の仕事関数を有する金属または金属酸化物の層を導入することによって、１つまたは複数の方法で電極と電界プログラム可能薄膜との間のインタフェースを修飾、調整、および／または制御するのが有利であるかも知れない。
更に、電界プログラム可能薄膜および／または電極は、インタフェースの或る特性を改善、向上、および／または変更するため、追加物質、たとえば、フローおよびウェット助剤、接着促進剤、および／または防食剤を組み込んでよい。物質の選択および修飾は、化学的、物理的、機械的、熱的、または電気的適合性のような特性を改善し、それによってデバイスの性能を改善するように、有利に働くかも知れない。
前述したように、トランジスタ１２は任意の半導体物質から、またはその中で製造されてよい。そのような半導体物質は、たとえば、炭化シリコン、ヒ化ガリウム、または有機物質、たとえば、ペンタセンを含む。（たとえば、図２３Ａ〜図２３Ｃの層６８を参照）。トランジスタ１２（および、そこで使用される物質）を製造する全ての方法は、既知であるか後で開発されるかを問わず、本発明の範囲に入ることを意図される。たとえば、トランジスタ１２はポリシリコンまたはアモルファス・シリコンの中で製造されてよい。そのような構成は、基板３２の上に配置された１つまたは複数の層（基板に加えて、または基板の代わりに）がトランジスタ１２を含みうるメモリの３次元アレイを容易にしうる。実際、ポリシリコン層の中に配置または製造されたトランジスタ１２の動作特性を向上させるか密度を増進するため、基板３２の上に配置されたポリシリコン層を再結晶化するのが有利であるかも知れない。
更に、他の実施形態では、複数の薄い単結晶ウェーハを結合して、複数のメモリの３次元アレイを提供することができる。このようなメモリの３次元アレイは、「基板」の「上」の層または「基板」から間隔を空けられた層に配置または製造されたトランジスタを有する。メモリの３次元アレイを提供するため、そのような薄い単結晶ウェーハ（Ｎチャネルおよび／またはＰチャネル・トランジスタを含む）の中または間に、電界プログラム可能双安定素子１４（電極３８および電界プログラム可能薄膜４０を含む）を配置することができる。
更に注意すべきは、「回路」の用語は、特に、能動的および／または受動的であって、所望の機能を提供または実行するため一緒に結合される単一の構成要素または複数の構成要素（集積回路形式であるかどうかを問わず）を意味しうることである。「回路」の用語は、特に、回路（集積回路形式であるかどうかを問わず）、そのような回路のグループ、プロセッサ、プロセッサ実現ソフトウェア、または回路（集積回路形式であるかどうかを問わず）の組み合わせ、そのような回路のグループ、プロセッサおよび／またはプロセッサ実現ソフトウェア、プロセッサおよび回路、および／またはプロセッサ並びに回路実現ソフトウェアを意味しうる。「データ」の用語は、特に、アナログ形式であれディジタル形式であれ、電流または電圧信号を意味しうる。「測定」の用語は、特に、サンプリング、センス、検査、検出、モニタ、および／または捕捉を意味する。「サンプリング」または「サンプル」などの語句は、特に、記録、測定、検出、モニタ、および／またはセンスすることを意味しうる。
メモリ・セルの実施形態の例示的略図であって、その実施形態が、本発明の態様に従ってアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を含む図である。 メモリ・セルの実施形態の例示的略図であって、その実施形態が、本発明の態様に従ってアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を含む図である。 メモリ・セルの実施形態の例示的略図であって、その実施形態が、本発明の態様に従ってアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を含む図である。 本発明の１つの実施形態に従った例示的電界プログラム可能双安定薄膜を含む電界プログラム可能双安定薄膜素子の電流・電圧スイッチング特性のグラフである。 本発明の１つの態様の或る実施形態に従ったメモリ・セルの例示的レイアウトの断面図であって、電界プログラム可能双安定薄膜素子が、図１Ａの略図で示されるアクセス・トランジスタのソースまたはドレイン領域へ結合され、注意すべきことに図３Ａは図４のドット線Ａ−Ａに沿って切断されている断面図である。 本発明の１つの態様の或る実施形態に従ったメモリ・セルの例示的レイアウトの断面図であって、電界プログラム可能双安定薄膜素子が、図１Ａの略図で示されるアクセス・トランジスタのソースまたはドレイン領域へ結合された断面図である。 本発明の１つの態様の或る実施形態に従ったメモリ・セルの例示的レイアウトの断面図であって、電界プログラム可能双安定薄膜素子が、図１Ａの略図で示されるアクセス・トランジスタのソースまたはドレイン領域へ結合された断面図である。 図１Ａで概略的に表されたメモリ・セルの例示的レイアウトの平面図である。 メモリ・セルの例示的レイアウトの断面図であって、本発明の或る実施形態に従って電界プログラム可能双安定薄膜素子が図１Ｂの略図で示されたアクセス・トランジスタのゲートへ結合されている断面図である。 メモリ・セルの例示的レイアウトの断面図であって、本発明の或る実施形態に従って電界プログラム可能双安定薄膜素子が図１Ｂの略図で示されたアクセス・トランジスタのゲートへ結合されている断面図である。 本発明の実施形態に従って、読み出しまたはセンス増幅器およびメモリ・セル選択回路と組み合わせられた本発明の１つの実施形態のメモリ・セルの例示的略図である。 本発明の実施形態に従って、プログラミング回路およびメモリ・セル選択回路と組み合わせられた本発明の１つの実施形態のメモリ・セル（図１Ａで概略的に示される）の例示的略図である。 本発明の実施形態に従って、本発明の実施形態のメモリ・セル（図１Ａで概略的に示される）に記憶されたデータ状態を読み出すための制御信号の例示的波形を示す図である。 本発明の実施形態に従って、本発明の実施形態のメモリ・セル（図１Ａで概略的に示される）に記憶されたデータ状態を書き込むため制御信号の例示的波形を示す図である。 本発明の実施形態に従って、本発明の実施形態のメモリ・セル（図１Ａで概略的に示される）のデータ状態を消去するためのプログラミング制御信号の例示的波形を示す図である。 本発明の実施形態に従って、本発明の実施形態のメモリ・セル（図１Ａで概略的に示される）のデータ状態を消去するためのプログラミング制御信号の例示的波形を示す図である。 本発明の１つの実施形態に従って周辺回路および複数のメモリ・セルを含むメモリ・アレイのブロック図である。 本発明の或る実施形態に従って複数のサブアレイを含むメモリ・アレイの概略ブロック図である。 本発明の他の態様の１つの実施形態に従って、複数の電界プログラム可能双安定薄膜素子によって共有されるアクセス・トランジスタを含む複数のメモリ・セルの略図であって、各々の電界プログラム可能双安定薄膜素子が制御トランジスタのソースまたはドレイン領域へ結合されている略図である。 図９のメモリ・セルの複数の例示的レイアウトの断面図であって、本発明の或る実施形態に従って複数の電界プログラム可能双安定薄膜素子が複数のスタック層の中に配置され、アクセス・トランジスタのソースまたはドレイン領域へ結合されている断面図である。 図９のメモリ・セルの複数の例示的レイアウトの断面図であって、本発明の或る実施形態に従って複数の電界プログラム可能双安定薄膜素子が複数のスタック層の中に配置され、アクセス・トランジスタのソースまたはドレイン領域へ結合されている断面図である。 本発明の或る実施形態に従って、電界プログラム可能薄膜の複数のスタック層を有するメモリ・アレイの概略ブロック図である。 本発明の１つの実施形態に従って、メモリ・アレイの各々の層に複数のメモリ・セルを「効果的に」含むメモリ・アレイのブロック図である。 本発明の或る態様の実施形態に従って、図９のメモリ・セルのプログラミング回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図９のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図９のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す２つの図である。 本発明の或る態様の実施形態に従って、図９のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す２つの図である。 複数の電界プログラム可能双安定薄膜素子によって共有されるアクセス・トランジスタを含む複数のメモリ・セルの略図であって、本発明の他の態様の他の実施形態に従って、電界プログラム可能双安定薄膜素子が複数の層にスタックされ、制御トランジスタのゲートへ結合されている略図である。 図１３のメモリ・セルの複数の例示的レイアウトの断面図であって、本発明の或る実施形態に従って、複数の電界プログラム可能双安定薄膜素子が複数の層にスタックされ、アクセス・トランジスタのゲートへ結合されている断面図である。 図１３のメモリ・セルの複数の例示的レイアウトの断面図であって、本発明の或る実施形態に従って、複数の電界プログラム可能双安定薄膜素子が複数の層にスタックされ、アクセス・トランジスタのゲートへ結合されている断面図である。 本発明の或る態様の実施形態に従って、図１３のメモリ・セルのプログラミング回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図１３のメモリ・セルのプログラミング回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図１３のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す図である。 第１および第２のメモリ・セルを含む差動メモリ・セルの略図であって、本発明の他の態様の或る実施形態に従って第１および第２のメモリ・セルの各々がアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する略図である。 本発明の或る態様の実施形態に従って、図１６のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図１６のメモリ・セルのプログラミング回路の例示的実施形態を概略的に示す図である。 第１および第２のメモリ・セルを含む差動メモリ・セルの他の実施形態の略図であって、本発明の他の態様の或る実施形態に従って第１および第２のメモリ・セルの各々がアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する略図である。 第１および第２のメモリ・セルを含む差動メモリ・セルの他の実施形態の略図であって、本発明の他の態様の或る実施形態に従って第１および第２のメモリ・セルの各々がアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する略図である。 第１および第２のメモリ・セルを含む差動メモリ・セルの他の実施形態の略図であって、本発明の他の態様の或る実施形態に従って第１および第２のメモリ・セルの各々がアクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する略図である。 第１および第２のメモリ・セルを含む差動メモリ・セルの他の実施形態の略図であって、本発明の他の態様に従って第１および第２のメモリ・セルがアクセス・トランジスタを共有する略図である。 本発明の或る態様の実施形態に従って、図１９のメモリ・セルの読み出しまたはセンス回路の例示的実施形態を概略的に示す図である。 本発明の或る態様の実施形態に従って、図１９のメモリ・セルのプログラミングまたは消去回路の例示的実施形態を概略的に示す図である。 本発明の他の態様の或る実施形態に従って、Ｎチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第１のメモリ・セル、およびＰチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第２のメモリ・セルを含む相補的（デュアルまたはマルチビット）メモリ・セルの略図である。 本発明の他の態様の或る実施形態に従って、Ｎチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第１のメモリ・セル、およびＰチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第２のメモリ・セルを含む相補的（デュアルまたはマルチビット）メモリ・セルの略図である。 本発明の他の態様の或る実施形態に従って、Ｎチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第１のメモリ・セル、およびＰチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第２のメモリ・セルを含む相補的（デュアルまたはマルチビット）メモリ・セルの略図である。 本発明の他の態様の或る実施形態に従って、Ｎチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第１のメモリ・セル、およびＰチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第２のメモリ・セルを含む相補的（デュアルまたはマルチビット）メモリ・セルの略図である。 本発明の他の態様の或る実施形態に従って、Ｎチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第１のメモリ・セル、およびＰチャネル・アクセス・トランジスタおよび電界プログラム可能双安定薄膜素子を有する第２のメモリ・セルを含む相補的（デュアルまたはマルチビット）メモリ・セルの略図である。 たとえば、図１６および図１８Ａ〜図１８Ｃの複数の差動メモリ・セルを含むメモリ・アレイの概略ブロック図であって、本発明の１つの実施形態に従って、メモリ・アレイが電界プログラム可能薄膜の複数のスタック層を含み、メモリ・アレイの各々の層に複数のメモリ・セルを「効果的に」含むブロック図である。 たとえば、図１６および図１８Ａ〜図１８Ｃの複数の差動メモリ・セルを含むメモリ・アレイのブロック図であって、本発明の１つの実施形態に従って、メモリ・アレイが電界プログラム可能薄膜の１つの層を含むブロック図である。 たとえば、図１９Ａ〜図１９Ｃの複数の相補的メモリ・セルを含むメモリ・アレイの概略ブロック図であって、本発明の１つの実施形態に従って、メモリ・アレイが電界プログラム可能薄膜の複数のスタック層を含み、メモリ・アレイの各々の層に複数のメモリ・セルを「効果的に」含むブロック図である。 たとえば、図１９Ａ〜図１９Ｃの複数の相補的メモリ・セルを含むメモリ・アレイのブロック図であって、本発明の１つの実施形態に従って、メモリ・アレイが電界プログラム可能薄膜の１つの層を含むブロック図である。 本発明の１つの実施形態に従った例示的メモリの３次元アレイを示す図であって、アクセス・トランジスタが１つまたは複数の層（基板に加えて、または基板の代わりに）の中に製造され、電界プログラム可能双安定素子が、アクセス・トランジスタの上および／または下にある層または平面に形成、配置、および／または設置されうる図である。 本発明の１つの実施形態に従った例示的メモリの３次元アレイを示す図であって、アクセス・トランジスタが１つまたは複数の層（基板に加えて、または基板の代わりに）の中に製造され、電界プログラム可能双安定素子が、アクセス・トランジスタの上および／または下にある層または平面に形成、配置、および／または設置されうる図である。 本発明の１つの実施形態に従った例示的メモリの３次元アレイを示す図であって、アクセス・トランジスタが１つまたは複数の層（基板に加えて、または基板の代わりに）の中に製造され、電界プログラム可能双安定素子が、アクセス・トランジスタの上および／または下にある層または平面に形成、配置、および／または設置されうる図である。
符号の説明
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｎ、１０ａａ、１０ｘｘ メモリ・セル
１２、１２ａ、１２ｂ アクセス・トランジスタ
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｎ 電界プログラム可能双安定素子
１６ １６ａ、１６ｂ ゲート領域
１８ １８ａ、１８ｂ ソース領域
２０、２０ａ、２０ｂ ドレイン領域
２２、２２ａ、２２ｂ、２２ｉ、２２ｎ 信号線
２４、２４ａ、２４ｂ、２４ｉ、２４ｎ 制御信号線
２６、２６ａ、２６ｂ、２６ｉ センス／プログラム信号線、制御信号線
２８、３０ 点
３２ バルク型半導体ウェーハ
３４、３６ コンタクト
３８、３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ａ１、３８ａ２、３８ｂ１、３８ｂ２、３８ｃ１、３８ｃ２、３８ａｂ、３８ｃｄ 電極
４０、４０ａ、４０ｂ、４０ｃ、４０ｄ 電界プログラム可能薄膜
４２ メモリ・セル選択回路
４４ センス増幅器
４４ａ、４４ｂ 入力
４４ｎ センス増幅器
４６、４６ａ、４６ｎ 参照回路
４８ 参照電圧回路
５２ プログラミング回路
５６、５６ａ、５６ｂ、５６ｃ、５６ｄ メモリ・アレイ
５８ａ、５８ｘ 行
６０ａ、６０ｘ、６０ａ１、６０ａ２、６０ｘ１、６０ｘ２ 列
６２ 周辺回路
６４ レイアウト、層
６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ、６４ｆ、６４ｇ、６４ｈ レイアウト、層
６６ ノード
６８、６８ａ、６８ｂ 層
１００、１００ａａ、１００ｘｘ 差動メモリ・セル
２００、２００ａａ、２００ｘｘ 相補的メモリ・セル

Claims (11)

  1. 少なくとも第１のデータ状態および第２のデータ状態を有するメモリ・セルであって、
    半導体トランジスタ、および半導体トランジスタへ接続された電界プログラム可能双安定素子を具備し、
    半導体トランジスタが、
    第１の導電型を提供する不純物を有する第１の領域と、
    第１の導電型を提供する不純物を有する第２の領域と、
    第１の領域と第２の領域との間に配置されたボディ領域であって、第２の導電型を提供する不純物を含み、第２の導電型が第１の導電型とは異なるボディ領域と、
    ボディ領域から間隔を空けられ、ボディ領域へ電気的に結合されたゲートと
    を含み、
    電界プログラム可能双安定素子が、
    第１の電極と、
    第２の電極と、
    第１および第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜であって、メモリ・セルの第１のデータ状態が電界プログラム可能薄膜の第１の抵抗を表し、第２のデータ状態が電界プログラム可能薄膜の第２の抵抗を表す電界プログラム可能薄膜と
    を含む
    メモリ・セル。
  2. 第１の領域が半導体トランジスタのドレイン領域であり、第１の電極がドレイン領域へ接続される、請求項１に記載のメモリ・セル。
  3. 第２の領域が半導体トランジスタのソース領域であり、第１の電極がソース領域へ接続される、請求項１に記載のメモリ・セル。
  4. 第１の電極が半導体トランジスタのゲートへ接続される、請求項１に記載のメモリ・セル。
  5. 複数の電界プログラム可能双安定素子を含み、また、少なくとも第１のデータ状態および第２のデータ状態を有するメモリ・セルであって、
    半導体トランジスタ、半導体トランジスタへ接続された第１の電界プログラム可能双安定素子、および半導体トランジスタへ接続された第２の電界プログラム可能双安定素子を具備し、
    半導体トランジスタが、
    第１の導電型を提供する不純物を有する第１の領域と、
    第１の導電型を提供する不純物を有する第２の領域と、
    第１の領域と第２の領域との間に配置されたボディ領域であって、第２の導電型を提供する不純物を含み、第２の導電型が第１の導電型とは異なるボディ領域と、
    ボディ領域から間隔を空けられ、ボディ領域へ電気的に結合されたゲートと
    を含み、
    第１の電界プログラム可能双安定素子が、
    第１の電極と、
    第２の電極と、
    第１および第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜であって、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を有する電界プログラム可能薄膜と
    を含み、
    第２の電界プログラム可能双安定素子が、
    第１の電極と、
    第２の電極と、
    第１および第２の電極の間に配置された少なくとも１つの電界プログラム可能薄膜であって、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を有する電界プログラム可能薄膜と
    を含み、
    （１）第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルが第１のデータ状態にあり、（２）第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルが第２のデータ状態にある
    メモリ・セル。
  6. 第３および第４のデータ状態を有し、
    第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルが第３のデータ状態にあり、
    第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルが第４のデータ状態にある、
    請求項５に記載のメモリ・セル。
  7. 複数の半導体トランジスタおよび複数の電界プログラム可能双安定素子を含み、少なくとも第１のデータ状態および第２のデータ状態を有するメモリ・セルであって、
    第１の半導体トランジスタ、第１の半導体トランジスタへ接続された第１の電界プログラム可能双安定素子、第２の半導体トランジスタ、および第２の半導体トランジスタへ接続された第２の電界プログラム可能双安定素子とを具備し、
    第１の半導体トランジスタが、
    第１の導電型を提供する不純物を有する第１の領域と、
    第１の導電型を提供する不純物を有する第２の領域と、
    第１の領域と第２の領域との間に配置されたボディ領域であって、第１の半導体トランジスタのボディ領域が、第２の導電型を提供する不純物を含み、第２の導電型が第１の導電型とは異なるボディ領域と、
    第１の半導体トランジスタのボディ領域から間隔を空けられ、ボディ領域へ電気的に結合されたゲートと
    を含み、
    第１の電界プログラム可能双安定素子が、
    第１の電極と、
    第２の電極と、
    第１の電極と第２の電極との間に配置された少なくとも１つの電界プログラム可能薄膜であって、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を有する電界プログラム可能薄膜と
    を含み、
    第２の半導体トランジスタが、
    第３の導電型を提供する不純物を有する第１の領域と、
    第３の導電型を提供する不純物を有する第２の領域と、
    第１の領域と第２の領域との間に配置されたボディ領域であって、第２の半導体トランジスタのボディ領域が、第４の導電型を提供する不純物を含み、第４の導電型が第３の導電型とは異なるボディ領域と、
    第２の半導体トランジスタのボディ領域から間隔を空けられ、ボディ領域へ電気的に結合されたゲートと
    を含み、
    第２の電界プログラム可能双安定素子が、
    第１の電極と、
    第２の電極と、
    第２の電界プログラム可能双安定素子の第１の電極と第２の電極との間に配置された少なくとも１つの電界プログラム可能薄膜であって、第１の抵抗状態および第２の抵抗状態を含む少なくとも２つの抵抗状態を有する、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜と
    を含み、
    （１）第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルが第１のデータ状態にあり、（２）第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルが第２のデータ状態にある
    メモリ・セル。
  8. 第１の半導体トランジスタのボディ領域がＮ型半導体物質であり、第２のトランジスタのボディ領域がＰ型半導体物質である、請求項７に記載のメモリ・セル。
  9. 第１の半導体トランジスタのボディ領域がＮ型半導体物質であり、第２のトランジスタのボディ領域がＮ型半導体物質である、請求項７に記載のメモリ・セル。
  10. 第１の半導体トランジスタのボディ領域がＰ型半導体物質であり、第２のトランジスタのボディ領域がＰ型半導体物質である、請求項７に記載のメモリ・セル。
  11. 第３および第４のデータ状態を有し、
    第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第２の状態にあるとき、メモリ・セルが第３のデータ状態にあり、
    第１の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあり、第２の電界プログラム可能双安定素子の電界プログラム可能薄膜が第１の状態にあるとき、メモリ・セルが第４のデータ状態にある、
    請求項７に記載のメモリ・セル。
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