KR20030017396A - 박막 트랜지스터 메모리 디바이스 - Google Patents

박막 트랜지스터 메모리 디바이스 Download PDF

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KR20030017396A
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이턴제임스알2세
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휴렛-팩커드 컴퍼니(델라웨어주법인)
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Abstract

메모리 디바이스(10)에는 박막 트랜지스터(TFT) 메모리 셀(200, 400)의 메모리 어레이(200, 400)가 포함된다. 메모리 셀(200, 400)에는 절연체(211, 412)에 의해서 게이트 라인(110)의 게이트 전극부로부터 분리되는 부유 게이트(214, 414A, 414B, 414C)가 포함된다. 게이트 전극부에는 기록 전압의 인가 하에서, 절연체(211, 412)를 거쳐서 확산하는 확산 도전체가 포함된다. 확산 도전체는 게이트 용량 및 그로 인한 메모리 셀(200, 400)의 상태를 변경하는 부유 게이트(414A, 414B, 414C)로 게이트 라인(110)을 연결하는 절연체(211, 412)를 거쳐서 도전 경로(CP)를 형성한다. 메모리 셀(200, 400)은 3 단자 디바이스이며, 판독 동작 중에 기록 전류는 메모리 셀(200, 400)의 도전 경로(CP)를 거쳐서 경유하지 않는다. 이것은 판독 전류가 메모리 셀(200, 400)의 저장 메카니즘에 간섭하지 않기 때문에 메모리 셀(200, 400)의 견고함(robust)을 제공한다. 메모리 어레이(100)는 여러 단계에서 동일한 마스크를 이용하여 제조될 수 있다.

Description

박막 트랜지스터 메모리 디바이스{THIN FILM TRANSISTOR MEMORY DEVICE}
본 기술 분야는 교차점 메모리 어레이이다. 특히, 본 기술 분야는 박막 트랜지스터 메모리 셀을 갖는 교차점 메모리 어레이이다.
디지털 카메라 및 노트북 컴퓨터와 같은 휴대형 전자 장치의 대중화에 따라서 저가, 고용량, 고성능의 비휘발성 메모리에 대한 요구가 증가되고 있다.
휴대형 디바이스에서 사용하기 적합한 비휘발성 메모리의 전형적인 예로는 플래시메모리를 들수 있다. 플래시메모리에 대해서는 프로만-벤츠코브스키(Frohman-Bentchkowsky) 등의 미국 특허 제4,203,158호에 개시되어 있다. 플래시메모리는 절연 부유 게이트를 이용하여 오랫동안 전하를 트랩 및 유지한다. 플래시메모리 저장 소자의 상태는 2진 상태를 나타낸다. 프로만-벤츠코브스키 디바이스 등의 전형적인 플래시메모리는 배치 공정으로 실리콘 웨이퍼상에 제조된다. 실리콘 웨이퍼가 비싸서 플래시메모리의 제조 원가를 상승시키고, 배치 공정은 생산율의 감소를 초래한다.
메모리 디바이스의 제조 원가를 감소시키기 위한 방안 중 하나는 플라스틱 기판 상에 제조된 트랜지스터 디바이스를 사용하는 것이다. 플라스틱 기판은 일반적으로 크리스탈 실리콘 웨이퍼보다 저렴하다. 그러나, 이들 디바이스에서는 부유 게이트 절연체를 형성하는 데 저온 산화물이 사용된다. 플라스틱 기판의 저융점으로 인하여 저온 산화물이 이용된다. 저온 산화물의 휘발성은 장시간 전하를 저장하는 능력에 악영향을 미친다.
휘발성 문제에 대한 한 가지 방안은 오웬(Owen) 등의 미국 특허 제5,360,981호에 개시되어 있다. 오웬은 메모리 셀의 구조를 변경하여 디지털 데이터를 표현한다. 그러나, 오웬의 메모리 셀은 2 단자 디바이스이다. 2 단자 디바이스에는 선택된 셀을 판독하기 위해서 선택된 메모리 셀을 거쳐서 지나가는 판독 전류가 필요하다. 이것은 판독 전류가 선택된 메모리 셀의 상태를 변경시킬 수도 있으므로 바람직하지 못하다. 따라서 2 단자 메모리 셀은 소정의 애플리케이션에 대해서 충분하지 않을 수도 있다.
메모리 어레이는 메모리 어레이로 판독 및 기록하는 데 추가적인 회로를 필요로 한다. 그 회로는 메모리 어레이와 함께 제조될 수 있는 것이 바람직하다. 2 단자 디바이스에 있어서, 보다 복잡한 제조 공정의 비용면을 고려하여, 다이오드는 메모리 셀에 집적되어 메모리 설계를 단순화한다. 또한, 다이오드는 주변 번지 지정 회로에 집적되어 메모리 셀과 함께 제조될 수 있게 한다. 그러나, 다이오드 번지 지정은 고속 동작을 위해서 높은 시스템 전력을 필요로 한다.
따라서, 견고한 메모리 셀을 갖는 저렴한 메모리 어레이가 요구된다. 또한, 과도한 전력을 소비하지 않고 고속으로 동작할 수 있는 메모리 디바이스가 요구된다.
제 1 관점에 따르면, 메모리 디바이스에는 3 단자 박막 트랜지스터(TFT) 메모리 셀의 메모리 어레이가 포함된다. 메모리 셀은 게이트 라인 및 데이터 라인에 연결된다. 메모리 셀에는 절연체에 의해서 게이트 전극과 분리된 부유 게이트가 포함된다. 게이트 전극에는 기록 전압의 인가하에서 절연체를 거쳐서 확산하는 확산 도전체가 포함된다. 확산 도전체는 메모리 셀의 게이트 용량을 변경하는 부유 게이트로 게이트 라인을 연결하는 절연체를 거쳐서 도전 경로를 형성한다.
제 1 관점에 따르면, 메모리 셀의 상태는 메모리 셀의 상이한 게이트 용량값으로 검출될 수 있다. 메모리 셀은 3 단자 디바이스이며, 판독 전류는 판독 동작 중에 메모리 셀의 도전 경로를 거쳐서 경유하지 않는다. 이것은 메모리 셀의 저장 메카니즘을 판독 전류가 간섭하지 않기 때문에, 메모리 셀의 확실함을 제공한다.
제 2 관점에 따르면, 메모리 어레이의 제조 방법에는 기판 상에 반도체 스트립을 형성하는 단계, 스트립 상에 절연체를 형성하는 단계, 절연체 상에 게이트층을 형성하는 단계, 마스크를 이용하여 게이트층 및 절연체를 패터닝하는 단계, 마스크를 이용하여 소스/드레인을 형성하는 단계, 및 절연체 상에 게이트 라인을 형성하는 단계가 포함된다.
제 2 관점에 따르면, 게이트층 및 절연체는 메모리 어레이의 소스/드레인을 형성하는 데 사용된 것과 동일한 마스크를 이용하여 패터닝된다. 단일 마스크를 사용함으로써, 메모리 어레이의 제조에 드는 시간과 비용이 감소된다. 또한, 메모리 제조 방법에는 스퍼터 증착 및 플라즈마 강화 화학 기상 증착 등과 같은 비교적 저온 공정이 포함된다. 따라서, 기판은 저가의 유리나 플라스틱과 같은 저융점을 갖는 재료로 이루어질 수 있다.
제 3 관점에 따르면, 메모리 디바이스용 디코더 회로는 메모리 어레이와 함께 사용되는 NAND 디코더 회로이다. NAND 디코더 회로 및 메모리 어레이는 셀프 얼라인 제조 방법을 이용하여 메모리 어레이와 함께 모노리식으로 제조될 수 있다.
제 3 관점에 따르면, 메모리 디바이스는 높은 제조 비용을 들이지 않고 고밀도를 가질 수 있다. 또한, 집적 번지 디코더는 드라이버 등의 외부 디바이스와 통신하기 위해 메모리 어레이에 요구되는 접속의 수를 감소시킨다. 이러한 특징은 집적 번지 디코더가 메모리 어레이의 각 라인과 연결되어, 출력 디바이스에 연결되는 출력 라인의 수가 비교적 적기 때문에 가능하다. 또한, 제 3 관점에 따르면, 박막 트랜지스터를 이용할 경우, 번지 디코더 회로는 메모리 셀을 한 라인씩 액세스한다. 따라서, 선택된 로우(row)에 연결된 모든 셀은 동시에 액세스 될 것이다. 그로 인한 데이터율은 단일 셀 액세스 방법을 이용하는 경우보다 매우 빠르다.
또한, 제 3 관점에 따르면, 트랜지스터 기반 번지 디코더 회로는 트랜지스터 소자의 소비 전력이 낮기 때문에, 전력 소비가 적다.
다른 관점 및 효과는 첨부된 도면을 참조한 이하의 상세한 설명에 의해서 명확해질 것이다.
도 1은 메모리 디바이스를 도시한 도면,
도 2는 도 1에 도시된 메모리 디바이스에 사용하기 위한 박막 트랜지스터 메모리 디바이스의 평면도,
도 3a는 도 2의 절단선 3-3을 따라 자른 기록 동작 전의 박막 트랜지스터 메모리 셀의 단면도,
도 3b는 도 2의 절단선 3-3을 따라 자른 기록 동작 후의 박막 트랜지스터 메모리 셀의 단면도,
도 4는 박막 트랜지스터 메모리 셀의 전송 특성을 도시한 도면,
도 5는 박막 트랜지스터 메모리의 다른 실시예의 단면도,
도 6은 도 2에 도시된 메모리 어레이의 기록 방안을 도시한 도면,
도 7a는 도 2에 도시된 메모리 어레이의 칼럼의 단면도,
도 7b는 도 2에 도시된 메모리 어레이의 판독 방안에 인가되는 전압을 도시한 도면,
도 7c는 도 7b에 도시된 판독 방안으로 인한 전류를 도시한 도면,
도 8은 도 1에 도시된 메모리 디바이스용 어드레스 디코더를 도시한 도면,
도 9-15는 박막 트랜지스터 메모리 디바이스의 제조 방법을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 디바이스(10)110 : 게이트 라인
200, 400 : 메모리 셀211, 412 : 절연체
214, 414A, 414B, 414C : 부유 게이트
메모리 디바이스는 바람직한 실시예 및 도면에 의해서 설명될 것이다.
도 1은 메모리 디바이스(10)를 도시한 도면이다. 메모리 디바이스(10)는 예를 들어, 메모리 카드일 수도 있고, 박막 기술에 기반을 둘 것이다. 메모리 디바이스(10)는 메모리 셀의 메모리 어레이(100)를 포함한다. 메모리 어레이(100)는 로우 번지 디코더(120) 및 멀티플렉서(140)로 연결된다. 멀티플렉서(140)는 입출력(I/O) 디바이스(150)로 연결된다. 메모리 어레이(100) 내의 메모리 셀(도 1에는 도시 생략됨)은 예를 들어, 박막 트랜지스터(TFT) 디바이스와 같은 3 단자 디바이스 일 수도 있고, 다른 트랜지스터 디바이스 일 수도 있다.
메모리 어레이(100)는 메모리 디바이스(10)의 데이터를 저장한다. 번지 디코더(120)는 메모리 디바이스(10)의 게이트 라인(110)에 연결된다. 번지 디코더(120)는 번지 지정에 따라 선택된 메모리 셀(200)의 로우를 액세스한다. 멀티플렉서(140)는 메모리 어레이(100)의 데이터 라인(130)에 연결된다. 멀티플렉서(140)는 데이터 라인(130)으로부터의 신호를 결합하여, 그 신호를 I/O 디바이스(150)로 다중화 한다. I/O 디바이스(150)는 메모리 디바이스(10)용 입력 수신기 및 출력 버퍼로서 제공되고, 예를 들어, 드라이버와 같이 외부 디바이스와 통신한다.
도 2는 도 1에 도시된 TFT 메모리 어레이(100)의 단면도이다. 메모리 어레이(100)에는 게이트 라인(110)의 로우, 및 데이터 라인(130)의 컬럼이 포함된다. 메모리 셀(200)은 데이터 라인(130)과 게이트 라인(110)의 교차점에 위치한다. 각 데이터 라인(130)은 게이트 라인(172)에 의해서 제어되는 p 채널 박막 트랜지스터(170)에 연결된다. 예시적인 메모리 셀(200)은 도 3a 및 도 3b를 참조하여 상세히 설명한다.
도 2에서, 메모리 어레이(100)에는 24개의 메모리 셀(200)을 교차하는 6개의 게이트 라인(110)과 4 개의 데이터 라인(130)이 포함된다. 실제로, 메모리 어레이(100)에는 소정 수의 게이트 라인(110), 데이터 라인(130) 및 메모리 셀(200)이 포함될 수 있다.
기판(160)은 예를 들어, 단결정 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 단결정 실리콘 웨이퍼에는 CMOS 디바이스가 포함될 수 있다. 대신에, 기판(160)은 예를 들어, 코닝1737(CorningTM1737)과 같은 유리일 수도 있다. 또한, 기판(160)은 예를 들어, 폴리이미드와 같은 플라스틱 일 수도 있다. 유리 및 플라스틱 재료는 메모리 디바이스(10)의 제조에 사용되는 비교적 저온 제조 방법으로 인해 기판(160)을 형성하는 데 사용될 수 있다.
데이터 라인(130)은 실리콘과 같은 반도체 재료의 얇은 스트립(strip)일 수 있다. 데이터 라인(130)은 기판(160) 상에 실리콘층으로서 증착될 수 있으며, 연속적으로 패터닝되어 데이터 라인(130) 스트립을 형성할 수 있다. 실리콘은 예를들어, 플라즈마 강화 화학 기상 증착(PECVD : plasma enhanced chemical vapor deposition)에 의해서 증착되는 아몰퍼스 실리콘일 수 있다. 대신에, 실리콘 스트립은 다결정 실리콘, 결정성 실리콘, 또는 SiGe, Ge, SiC, GaAs, 및 유기 반도체와 같은 반도체일 수도 있다. 데이터 라인(130)은 예를 들어, 1000옹스트롬 정도의 두께를 가질 수 있다. 데이터 라인(130)의 두께는 데이터 라인(130)을 형성하는 데 사용되는 재료에 따라서 달라질 것이다.
p 채널 TFT(170)는 메모리 어레이(100)용 저항성 부하 소자로서 사용될 것이다. p 채널 TFT(170)은 게이트 라인과 동시에 메모리 셀(200)에 부가되어, 메모리 디바이스(10)에 대한 휴지기에 전력을 축적한다. p 채널 TFT(170)는 예를 들어, 단순한 n 채널 회로, 또는 저항 회로로 대체될 수 있다.
메모리 셀(200)의 구조는 도 3a 및 도 3b를 참조하여 상세히 설명한다.
도 3a는 기록 동작 전의 TFT 메모리 셀(200)을 도 2의 절단선 3-3을 따라서 자른 단면도이다. 또한, 데이터 라인(130) 상의 인접한 메모리 셀(200)도 도시되어 있다. 도 3b는 기록 동작 후의 메모리 셀(200)을 절단선 3-3을 따라서 자른 단면도이다.
메모리 셀(200)은 3 단자 트랜지스터 디바이스이다. 메모리 셀(200)은 게이트 라인(110)과 데이터 라인(130)의 교차점에 형성된 박막 트랜지스터일 것이다. 따라서, 메모리 어레이(100)에는 게이트 라인(110)과 데이터 라인(130)의 교차점의 수와 같은 복수의 메모리 셀(200)이 포함된다.
메모리 셀(200)은 데이터 라인(130)의 채널 영역(132), 데이터 라인(130)의소스 영역(134), 데이터 라인(130)의 드레인 영역(136), 채널 영역(132)의 상부에 증착된 게이트 절연층(212)과 부유 게이트(214)의 상부에 증착된 게이트 절연층(216)을 구비하는 게이트 절연체(211), 및 게이트 절연체(212)의 상부까지 연장된 게이트 라인(110)을 포함한다. 게이트 라인(110)의 게이트 절연체(216)와 접촉하는 부분은 TFT 메모리 셀(200)용 게이트 전극(218)으로서 제공된다.
게이트 절연층(212, 216)은 유전체 재료의 층일 것이다. 게이트 절연체(212, 216)는 도 3a 및 3b에 도시된 바와 같이, 부유 게이트(214)의 양측 상의 분리된 층일 수도 있다. 대신에, 게이트 절연체(212, 216)는 유전체 재료의 연속적인 단일층 내에 삽입된 부유 게이트(214)와 함께, 유전체 재료의 연속적인 양의 유전체 재료로 형성될 수도 있다. 게이트 절연층(212, 216)은 예를 들어, 이산화실리콘(SiO2), 질화 실리콘(Si3N4), 및 다른 유전체로 이루어질 수도 있다. 게이트 절연체(211)는 게이트 전극(218)으로 전압이 인가될 때 채널 영역(132)으로부터 게이트 전극(218)을 격리한다. 게이트 절연체(211)는 예를 들어, 증착-패터닝 공정에 의해서 형성될 수도 있다. 게이트 절연체(211)의 두께는 게이트 절연체(211)를 형성하는 데 사용되는 재료에 따라서 선택된다. 예를 들어, 산화 게이트 절연체는 1000옹스트롬 정도의 두께를 갖는 반면에, 질화실리콘 게이트 절연체는 3000옹스트롬 정도의 두께를 가질 것이다.
부유 게이트(214)는 도전성 재료로 이루어진다. 부유 게이트(214)를 형성하는 데 적합한 재료에는, 예를 들어, W, Al, Cr, TiW, 및 Cu 등과 같은 재료가 포함될 것이다. 대신에, 예를 들어, 도핑된 실리콘막과 같은 도핑된 폴리실리콘층이 사용될 수도 있다. 부유 게이트는 예를 들어, 300옹스트롬 정도의 두께를 가질 수 있으며, 패터닝 및 에칭 공정에 의해서 스트립으로 형성될 수도 있다.
게이트 라인(110)(및 결과적으로 게이트 전극(218))은 확산성 재료를 포함하는 도전체이다. 확산성 재료는 인가된 전계하에서 이동하여, 전계가 인가된 방향으로 인접 재료를 거쳐서 확산될 수 있다. 확산성 재료에 적합한 재료의 예에는 은, 바나듐, 및 다른 확산성 재료가 포함된다. 게이트 라인(110)은 패터닝과 에칭 공정에 의해서 스트립으로 형성될 수 있다. 게이트 라인(110)은 도 3a 및 3b에 도시된 바와 같이, 부유 게이트(214)보다 폭이 좁아지도록 다시 에칭될 수도 있다.
소스 및 드레인 영역(134, 136)은 도 3a 및 3b에 도시된 바와 같이 데이터 라인(130)의 도핑 부분에 의해서 형성될 것이다. 대신에, 소스 및 드레인은 예를 들어, 금속성 실리사이드와 같은 금속 반도체 합금을 데이터 라인(130) 상에 증착하여 형성할 수 있다. 메모리 셀(200)은 라인으로 배열되고, 소정의 메모리 셀(200)의 소스 영역(134)은 인접하는 메모리 셀(134)의 드레인 영역(136)으로서 제공된다. 마찬가지로, 소정의 메모리 셀(200)의 드레인 영역(136)은 인접하는 메모리 셀(200)의 소스 영역(134)으로서 제공된다. 따라서, 각 소스 및 각 드레인은 실제로 소스/드레인이다.
도 3a 및 3b에 도시된 실시예에 따르면, 게이트 라인(110)의 게이트 절연체(216) 위까지 연장된 부분은 트랜지스터인 메모리 셀(200)의 게이트 전극(218)으로서 제공된다. 기록 동작 중에, 게이트 전극(218) 부분은 게이트 절연체(216)를 거쳐서 확산되어 트랜지스터 메모리 셀(200)의 게이트 용량을 변경한다. 메모리 셀(200)의 게이트 용량의 변경은 메모리 셀(200)의 트랜지스터 전류-전압 특성을 변경한다. 전류-전압 특성의 변경은 메모리셀(200)로부터 판독되는 전류에 의해서 검출될 수 있다. 메모리 셀(200)에 대한 판독 및 기록 기능은 하기에 상세히 설명한다.
메모리 셀(200)에 대한 기록 처리는 도 3a, 3b 및 4를 참조하여 지금 상세히 설명한다.
도 3a를 참조하면, 기록 처리 전에, 부유 게이트(214)가 게이트 절연층(212, 216)으로 격리된다. 즉, 게이트 라인(110)과 부유 게이트(214) 사이에 도전성 경로가 없다. 이 상태는 도 3a에 도시된다. 이 상태에서, 게이트 대 채널 용량, 또는 게이트 용량 Cg는 다음 수학식 1과 같다.
여기에서,
ε0은 진공의 전자기적 유전율,
ε1은 절연층(216)의 전자기적 유전율,
ε2는 절연층(212)의 전자기적 유전율,
A1은 게이트 전극(218) 영역,
A2는 부유 게이트(214)의 영역,
d1은 부유 게이트(214) 상부의 절연층(216)의 두께,
d2는 부유 게이트(214) 하부의 절연층(212)의 두께이다.
이 상태에서, 메모리 셀(200)은 비교적 낮은 게이트 용량 Cg를 갖는다. 기록 전의 메모리 셀(200)의 낮은 게이트 용량 상태는 메모리 셀(200)의 2진 상태 "0"에 대응될 수 있다. 그러나, 이것은 임의적인 것이며, 2진 상태 "0"의 지정은 "1"이나 다른 소정의 심볼값으로 재지정될 수 있다.
도 3b에는 기록 동작 후의 메모리 셀(200)이 도시되어 있다. 기록 동작 후, 메모리 셀(200)의 비트는 임의적으로 이진값 "1", 또는 다른 소정의 심볼값으로 할당될 수 있다. 메모리 셀(200)은 메모리 셀(200)에 걸쳐서 높은 게이트 전압과 같은 구동 소스 전위를 인가하여 기록된다. 높은 게이트 전압은 도전성 소자 또는 게이트 전극(218) 부분의 부유 게이트(214)로의 확산을 야기한다. 확산 소자는 게이트 절연체층(216)을 거쳐서 확산되는 도전성 경로(CP)를 생성한다.
부유 게이트(214)는 게이트 전극(218)으로부터의 확산 금속이 부유 게이트(214) 하부의 게이트 절연층(212)으로 확산되는 것을 방지하는 확산 장벽으로서 작용한다.
기록 동작 후, 부유 게이트(214)는 도전성 경로(CP)를 따라서 게이트 전극(218)(및 게이트 라인(110))에 전기적으로 연결된다. 이 연결은 메모리 셀(200)의 게이트 용량 Cg를 변경한다. 게이트 용량 Cg은 다음 수학식 2에 의해서거리 d2및 영역 A2에 따라서 결정된다.
따라서, 게이트 용량 Cg는 기록 동작 후에 증가한다. 게이트 용량 Cg의 변경은 트랜지스터 전송 특성, 또는 메모리 셀(200)의 소스-드레인 전류 대 게이트 전압(I-V) 특성에 반영된다. 메모리 셀(200)의 I-V 특성은 예를 들어, 선택된 소스-드레인 및 게이트 전압에서 판독되는 전류에 의해서 검출될 수 있다.
도 3a 및 도 3b에 도시된 실시예에 따르면, 메모리 어레이(100) 내의 메모리 셀(200)은 2진 상태를 저장할 수 있다. 2진 상태는 메모리 셀(200)의 게이트 용량 Cg의 변경으로서 검출할 수 있다.
도 4에는 도 3a 및 3b에 도시된 TFT 메모리 셀(200)의 기록 동작 전후의 전송 특성이 도시되어 있다.
도 4에 도시된 데이터 포인트는 예시적인 메모리 셀(200)의 모의 실험된 I-V 특성을 나타낸다. I-V 커브는 에임 스파이스 모델(aim-spice model) 및 폴리실리콘 TFT로부터의 실험적인 데이터를 이용하여 도출되었다.
예에 있어서, 메모리 셀(200)은 0.5㎛의 게이트 라인(110) 폭을 갖는 1㎛×㎛의 메모리 셀이다. 부유 게이트(214)는 채널 영역(132)의 상부 20㎚에 위치한다. 전송 커브는 3V의 소스-드레인 전압 하에 있다. 기록 전후의 소스-드레인 전류비는 대략 1V의 게이트 전압값에 대하여, 대략 1:9이다. 메모리 셀(200)의 전류비는 판독 동작 중에 메모리 셀(200)의 상태 사이에서 구분되는 것이 명백하다.
도 5는 TFT 메모리 셀(400)의 다른 실시예의 단면도이다. TFT 메모리 셀(400)은 복수층의 게이트 절연체 및 부유 게이트를 구비한다. 메모리 셀(400)은 4개의 상이한 메모리 상태, 도는 비트 중 하나를 저장할 수 있다. 복수의 메모리 셀(400)에는 도 1에 도시된 메모리 디바이스(100에서와 같이 메모리 디바이스에 포함될 수 있다.
메모리 셀(400)은 게이트 라인(310)과 데이터 라인(330)의 교차점에 형성된 박막 트랜지스터이다. 메모리 디바이스(도시 생략함)에는 게이트 라인(310)과 데이터 라인(330)의 교차점 수와 같은 복수의 메모리 셀(300)이 포함될 수 있다.
도 5에 도시된 실시에의 데이터 라인(330) 부분은, 반도체 스트립(331), 소스 접속 영역(335) 상에 배치된 소스 전극(334), 채널 영역(432), 및 드레인 접촉 영역(337) 상에 배치된 드레인 전극(336)을 포함한다. 트랜지스터 메모리 셀(400)은 소스 및 드레인 전극과 접촉 영역, 층(412A, 412B, 412C, 412D)을 포함하는 게이트 절연체(412), 부유 게이트(414A, 414B, 414C), 및 게이트 절연층(412A) 위까지 연장된 게이트 라인(310)의 게이트 전극 부분(315)을 포함한다. 게이트 라인(310)의 게이트 절연층(412A)과 접촉하는 부분은 TFT 메모리 셀(400)의 게이트 전극으로서 제공된다. 메모리 셀(400)에 있어서, 소스 및 드레인 전극(334, 336)은 예를 들어, 금속 실리사이드와 같은 금속-반도체 합금을 반도체 스트립(331) 상에 증착하여 형성할 수도 있다.
게이트 라인(310)은 확산 금속층(316) 및 도전성 금속층(318)을 포함할 수있다. 도전층(318)은 예를 들어, 알루미늄이나 구리로 이루어질 수 있다. 도전성 금속(318)이 비확산성이거나 도전성 금속층(316)보다 확산성이 낮은 것이 바람직하다. 따라서, 도전층(318)은 메모리 어레이(100)용의 안정된 버스 라인으로서 제공된다. 메모리 디바이스(10)(도 3a)의 게이트 라인(110)은 유사한 바이메탈 구성을 가질 수도 있다.
메모리 셀(400)은 각기 확산 금속의 도전성 소자에 의해서 확산될 수 있는 4개의 게이트 절연층(412A, 412B, 412C, 412D)을 포함한다. 각 층(412A, 412B, 412C, 412D)은 유전체 재료의 층일 수 있으며, 각층은 상이한 유전 상수를 가질 수 있다. 유전 상수가 다른 절연층의 사용함으로써, 금속 확산 길이 및 메모리 셀(400)의 게이트 용량 Cg을 융통성 있게 선택할 수 있게 된다. 또한, 층(412A, 412B, 412C, 412D)의 영역은 다양해질 것이다. 일반적으로, n이 메모리 셀의 부유 게이트 수일때, n+1의 비트 상태가 메모리 셀에 저장될 수 있다. 메모리 셀(400)에 있어서, 메모리 셀(400)에 3개의 부유 게이트(414A, 414B, 414C)가 포함되므로, 4개의 비트 상태가 저장될 수 있다.
메모리 셀(400)에 걸쳐서 4개의 상이한 기록 전압 중에서 선택된 하나가 인가됨으로써, 메모리 셀(400)에서 4개의 상이한 비트 상태가 각각 생성된다. 각 부유 게이트(414a, 414B, 414C)의 확산성 금속은 상이한 전압 하에서 인접한 유전체 재료층을 거쳐서 확산되도록 선택될 수 있다.
게이트 라인(310)과 유사한 바이메탈 게이트 라인은 메모리 셀(200)을 구비하는 메모리 어레이(100) 내에 포함될 수 있다. 대신에, 전극은 게이트 라인 아래의 각 메모리 셀(200, 400) 상에 개별적으로 패터닝될 수 있다. 전극은 게이트 라인의 전체 길이까지 연장될 필요는 없다.
이제, 도 6을 참조하여 메모리 셀(100)에 대한 기록 동작을 상세히 설명한다.
도 6에는 박막 트랜지스터 메모리 어레이(100) 내의 메모리 셀(200)에 기록하는 방법이 도시되어 있다. 도 6에서, 메모리 셀(200)은 트랜지스터로서 개략적으로 도시되어 있다. 기록 방안에 사용되는 전압으로는 3개의 특성 전압 Vl, Vm, 및 Vh가 있다.
선택된 메모리 셀(200)로 기록하기 위해서, 높은 게이트 전압 Vh가 선택된 메모리 셀(200)을 가로지르는 게이트 라인(110)으로 인가된다. 중간 전위 Vm은 모든 다른 선택되지 않은 게이트 라인(110)에 인가된다. 동시에, 낮은 데이터 전압 Vl이 선택된 메모리 셀(200)을 가로지르는 데이터 라인(130)의 양 종단에 인가된다. 중간 전압 Vm은 모든 다른 선택되지 않은 데이터 라인(130)의 양 종단에 인가된다.
선택된 메모리 셀(400)에서, 낮은 소스 및 드레인 전압과 관련된 높은 게이트 전압 Vh(즉, Vh-V1)은 선택된 메모리 셀(200)을 가로질러 높은 전압계를 야기한다. 높은 전압(Vh-Vl)은 게이트 전극(218)(및 게이트 라인(110))에 전기적으로 접속되는 게이트 절연체(216)를 거쳐서 게이트 전극(218)으로부터 부유 게이트(214)로 도전 소자를 확산시킨다. 부유 게이트(214)로의 게이트 라인(110)의 연결은 판독 동작에 의해서 검출될 수 있는 메모리 셀(200)의 게이트 용량 Cg를 변경한다.
선택된 게이트 라인(1100 상의 선택되지 않은 메모리 셀(200)을 가로지르는 전압 Vh-Vm은 선택되지 않은 메모리 셀(200)의 게이트 전극(218)을 확산하기에 불충분하도록 선택된다. 마찬가지로, 중간 전압 Vm은 선택되지 않은 메모리 셀(200)의 게이트 전극(218)의 확산을 유발하기에 불충분하다.
도 5에 도시된 4 비트 메모리 셀(400)에 기록하기 위해서, 3개의 상이한 확산성 금속층(414A, 414B, 414C)의 선택적인 확산을 위해서, 4개의 상이한 전압이 Vh로서 인가된다. 예를 들어, Vm=5V, V1=0V인 경우, Vh는 7, 8, 9 및 10V 사이에서 가변되어 메모리 셀(400)의 4개의 비트 상태를 얻을 것이다. 메모리 셀(400)의 4가지 비트 상태를 얻는 데에는 메모리 셀(400)을 이루는 구조와 재료에 따라서 다른 값의 전압 Vl, Vm 및 Vh가 사용될 수 있다.
이제, 도 7a-7c를 참조하여 메모리 어레이(10)에 대한 판독 동작을 상세히 설명한다.
도 7a는 도 2에 도시된 메모리 어레이(100)의 컬럼의 개략도로서, 컬럼을 따라서 연장되는 데이터 라인(130)에 연결된 메모리 셀(200)을 포함한다. 도 7a에 있어서, 메모리 셀(200)은 상징적으로 트랜지스터로서 도시되어 있다. 도 7b에는 메모리 어레이(100)의 메모리 셀(200)에 대한 판독 방안에서 인가되는 전압이 도시되어 있다. 도 7c에는 메모리 어레이(100)에 대한 판독 방안으로부터 야기되는 전류가 도시되어 있다.
도 7a를 참조하면, 메모리 어레이(100)의 각 컬럼에 있어서, TFT 메모리 셀(200)은 직렬로 연결된다. 선택된 메모리 셀(200)을 판독하기 위해, 중간 전압V1을 선택된 메모리 셀(200)의 게이트 전극(즉, 선택된 메모리 셀(200)을 가로지르는 게이트 라인(110))으로 인가한다. 동시에, 도 7b에 도시된 바와 같이, 높은 게이트 전압 V2를 컬럼 상의 다른 모든 메모리 셀(200)에 인가한다.
선택된 메모리 셀(200)의 비트 상태는 선택된 데이터 라인(130)을 거쳐서 전류를 검출하여 검출할 수 있다. 예를 들어, 데이터 라인(130)을 거쳐서 흐르는 높은 전류 I는 "0"의 2진 상태를 나타내고, 선택된 데이터 라인(130)을 거쳐서 흐르는 낮은 전류 I는 "1"의 2진 상태를 나타낼 수 있다. 이들 상태는 도 7c에 도시되어 있다. 그러나, "0" 및 "1"의 이진값을 할당한 것은 임의적인 것으로, 그 값은 메모리 어레이(100)에 대해 요구되는 애플리케이션에 따라서 다시 할당될 수도 있다.
p 채널 TFT(170)은 저항성 부하 소자로서 작동한다. p 채널 TFT(170)은 메모리 어레이(100)의 휴지 기간에 전력을 비축하도록 게이트 라인(110) 상에 게이트와 동시에 부가될 수도 있다.
상술한 판독 동작의 예는 메모리 셀(200)의 논리적 NAND 정렬로 번지 지정된다. 다른 정렬, 예를 들어, 메모리 셀이 부하에 병렬로 연결된 NOR 구성 등도 가능하다. 도 5에 도시된 메모리 셀(400)은 메모리 셀(200)에서와 유사한 방식으로 판독될 수 있다.
상술한 실시예에 따르면, 메모리 셀(200, 400)의 상태는 메모리 셀(200)에 대한 상이한 게이트 용량 Cg로서 검출할 수 있다. 메모리 셀(200)은 3 단자 디바이스이며, 판독 전류는 판독 동작 중에 도전 경로(CP)를 거쳐서 경유하지 않는다. 따라서, 메모리 셀(200, 400)의 저장 메카니즘에 판독 전류가 간섭하지 않으므로, 메모리 셀(200, 400)은 보다 확실하다.
도 8은 도 1에 도시된 번지 디코더(120)의 개략도이다. 번지 디코더는 NAND 게이트 디코더 회로로서 도시되어 있다. 번지 디코더(120)는 메모리 어레이(100)의 게이트 라인(110)을 번지 지정한다.
번지 디코더(120)에는 메모리 어레이(100)의 각 게이트 라인(110)에 대한 소정 번지 라인인, 번지 라인, L1, L2, …LM이 포함된다. 번지 라인, L1, L2, …LM은 각기 하나 이상의 트랜지스터(124)를 거쳐서 라인(122)을 따라 게이트 라인(110)에 연결된다. 트랜지스터(124)는 예를 들어, n 채널 트랜지스터이다. V1및 V2는 바이어스 전압이다.
메모리 셀(200)을 번지 지정하기 위해서, 신호의 조합이 번지 라인, L1, L2, …LM으로 인가된다. 예를 들어, 메모리 어레이(100)의 제 1 게이트 라인(110)에 대응하는 제 1 로우 라인 R1을 판독하기 위해서, 양의 펄스가 번지 라인, L1, L2, …LM으로 인가된다. 양의 펄스는 번지 라인, L1, L2, …LM상의 모든 n 채널 트랜지스터(124)를 턴온 시킨다. 메모리 어레이 내의 로우 라인 R1상의 전압은 전압 V1로 유지된다. 이 조건하에서, 보다 낮은 전압 V1은 로우 라인 R1상의 게이트전극으로 인가되고, 보다 높은 전극 V2는 다른 로우 라인 R2-RN으로 인가된다.
번지 라인, L1, L2, …LM의 수 M과 로우 라인 R1, R2, …RN의 관계는 다음 수학식 3으로 표현된다.
여기에서, NT는 각 로우 번지 라인 상의 트랜지스터의 수이다. 또한, 유사한 회로가 메모리 디바이스(10)용 데이터 라인 디코더에 사용될 수도 있다.
도 8에 도시된 바와 같은 NAND를 사용하는 데 따른 효과는 디코더 회로(120)를 TFT 메모리 어레이(100)와 모노리식으로 제조할 수 있다는 점이다. 메모리(100) 및 디코더 회로(120)의 제조는 에칭 없이 이루어질 수 있으며, 셀프 얼라인 TFT 제조가 포함될 것이다. 따라서, 디코더 회로(120)의 제조는 메모리 어레이(100)에 적합하다. 셀프 얼라인 공정을 사용함으로써 낮은 제조 비용으로 고밀도 어레이를 얻을 수 있다. 또한, 디코더 회로(120)가 트랜지스터 디바이스를 이용하여 제조되기 때문에, 디코더 회로(120)는 상대적으로 낮은 전력에서 고속으로 동작할 수 있다.
또 다른 효과로서, 선택된 로우에 연결되는 모드 메모리 셀을 동시에 액세스할 수 있다. 이것은 메모리로의 판독 기록을 고속 병렬로 할 수 있게 한다.
도 9-15에는 박막 트랜지스터 메모리 어레이의 제조 방법이 도시되어 있다. 메모리 셀과 인접하는 셀을 참조하여 메모리 어레이의 구성을 설명한다. 이 방법은 도 2, 3a 및 3b에 도시된 바와 같이, 메모리 셀(200)을 포함하는 메모리 어레이(100)의 제조에 사용될 수 있다.
도 9a, 10a, 11a, 12a, 13a, 14a 및 15a에는 도 2에 절단선 Y-Y'로부터 바라본, 메모리 셀(200)의 여러 제조 단계의 단면도가 도시되어 있다. 도 9b, 10b, 11b, 12b, 13b, 14b 및 15b에는 도 1의 절단선 X-X'로부터 바라본, 메모리 셀(200)의 여러 제조 단계의 단면도가 도시되어 있다.
도 9a 및 도 9b를 참조하면, 제조 공정은 시작 단계에서 기판(160)을 마련한다. 기판(160)은 예를 들어, 단결정 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 단결정 실리콘 웨이퍼에는 CMOS 디바이스가 포함될 수 있다. 대신에, 기판(160)은 예를 들어 코닝 1737과 같은 유리일 수 있다. 또한, 기판(160)은 예를 들어 폴리이미드와 같은 플라스틱일 수 있다. 메모리 디바이스(10)의 제조에 사용되는 비교적 저온 제조 방법 때문에, 유리 및 플라스틱 재료가 사용될 수 있다.
기판(160) 상에 반도체층(500)이 증착된다. 반도체 층은 예를 들어, PECVD에 의해서 증착된 아몰포스 실리콘일 수 있다. 아몰포스 실리콘은 레이저 또는 열 결정화에 의해서 폴리실리콘으로 변환될 수 있다. 또한, 실리콘은 폴리실리콘으로 증착될 수 있다. 대신에, 실리콘 스트립은 예를 들어, 결정성 실리콘과, SiGe, Ge, SiC, GaAs 등의 반도체와, 그리고 유기 반도체일 수 있다. 반도체층(500)은 대략 1000옹스트롬의 두께를 가질 수 있다.
도 10a 및 도 10b를 참조하면, 반도체층(500)은 제조되는 메모리 어레이의컬럼을 따라 연장되는 스트립(502)을 형성하도록 패터닝된다. 반도체층(500)은 포토리소그래피 마스크/에칭 공정을 이용하여 패터닝될 수 있다.
도 11a 및 11b를 참조하면, 유전층(504)은 예를 들어 예를 들어, 이산화실리콘(SiO2), 질화 실리콘(Si3N4), 및 다른 유전체일 수도 있다. 증착 공정은 예를 들어 CVD, PECVD 및 다른 증착 공정 일 수도 있다. 유전층(504)의 두께는 유전층(504)을 형성하는 데 사용되는 재료에 따라서 선택된다. 예를 들어, 산화 유전층(504)은 1000옹스트롬 정도의 두께를 갖는 반면에, 질화실리콘 유전층(504)은 3000옹스트롬 정도의 두께를 가질 것이다.
유전층(504)을 증착한 후, 그 유전층(504)의 상부에 게이트층(506)이 증착된다. 게이트층(506)은 예를 들어 부유 게이트층이다. 게이트층(506)은 도전성 재료일 수 있다. 게이트층(506)을 형성하는 데 적합한 재료에는 W, Al, Cr, TiW 및 Cu 등의 재료가 포함된다. 대신에, 도핑된 폴리실리콘막과 같은 도핑된 폴리실리콘층이 사용될 수 있다. 게이트층(506)은 예를 들어, 대략 300옹스트롬을 가질 수 있다. 게이트층(506)은 예를 들어 DC 또는 RF 스퍼터 증착 공정 및 다른 증착 공정에 의해서 증착될 수 있다.
도 12a 및 12b를 참조하면, 유전층(504) 및 게이트층(506)이 패터닝된다. 패터닝 중에, 포토레지스트 마스크층(508)이 게이트층(506) 위에 배치된다. 이어서, 게이트층(506) 및 유전층(503)이 에칭된다. 에칭제는 스트립(502)이나 기판(160)은 에칭하지 않는다.
도 13a 및 13b를 참조하면, 유전층(504) 사이의 반도체 스트립(502)의 영역은 반도체 스트립(502)의 소스/드레인을 형성하도록 도핑된다. 도핑 영역(510)은 완성된 메모리 어레이의 소스 및 드레인 영역으로서 작용한다. 두 메모리 셀 사이에 위치한 도핑 영역은 하나의 메모리 셀에 대한 소스 영역 및 인접한 메모리 셀에 대한 드레인 영역으로서 제공된다. 도핑 공정에는 레이저 도핑, 열 도핑, 도는 이온 주입과 같은 공정이 포함된다. 도핑 공정에 있어서, 게이트층(506) 및 유전층(504)(도 12a 및 12b)을 에칭하는 데 사용되는 포토레지스트 마스크층(508)이 도핑 마스크로서도 작용한다.
또한, 소스/드레인은 도 5에 도시된 메모리 셀(400)에서와 같이, 반도체 스트립(502) 상에 도전체를 증착하여 형성할 것이다. 이 공정은 도전체를 형성하는 데 분리된 마스크가 필요할 것이다.
도 14a 및 14b를 참조하면, 포토레지스트 마스크(508)가 제거된다. 이어서 유전층(512)이 메모리 어레이 위에 증착된다. 유전층(512)은 유전층(504)을 형성하는 데 사용된 재료와 같은 재료로 이루어질 것이다. 유전층(512)은 예를 들어, CVD, PECVD 및 다른 증착 공정에 의해서 증착될 수 있다.
다음에, 확산 금속층(514)이 유전층(512) 상에 증착된다. 확산 금속층(514)은 예를 들어, 은, 바나듐, 및 다른 확산 금속일 수도 있다. 확산 금속층(514)은 예를 들어, DC 또는 RF 스퍼터 증착 공정, 및 다른 증착 공정에 의해서 증착될 수 있다.
도 15a 및 15b를 참조하면, 확산 금속층(514)은 게이트 라인(110)을 형성하도록 패터닝된다. 확산 금속층(514)은 패터닝 및 에칭 공정에 의해서 스트립으로서 패터닝될 수 있다. 도 15a 및 도 15b에는 도 3a 및 3b에 도시된 바와 같이 메모리 셀(200)을 포함하는 메모리 어레이의 완전한 부분이 도시되어 있다. 그 다음, 게이트 라인(110)은 부유 게이트(214)보다 작아지도록 다시 에칭될 것이다.
도 5에 도시된 메모리 셀(400)은 상술한 방법과 유사한 방식으로 제조될 수도 있다. 이 경우, 메모리 셀(400)의 대체 부유 게이트/유전층을 형성하는 데 복수의 증착 공정이 요구된다. 또한, 바이메탈 게이트 라인(310)을 형성하는데 두 단계의 증착 공정이 요구된다.
상술한 방법에 따르면, 게이트층(506) 및 절연체(540)는 메모리 어레이(100)의 소스/드레인 영역을 형성하는데 사용되는 것과 동일한 마스크(508)를 이용하여 패터닝될 수도 있다. 단일 마스크를 사용함으로써, 메모리 어레이(100)의 제조에 드는 시간 및 비용을 절감할 수 있다.
또한, 메모리 어레이(100)는 PECVD 공정 및 스퍼터 증착과 같은 비교적 저온 공정을 이용하여 제조될 것이다. 이로써, 저가의 유리나 플라스틱 기판(160) 등을 이용할 수 있게 된다.
메모리 디바이스(10)에서, 각기 컬럼 및 로우로서 라인(110, 130)을 분류한 것은 임의적인 것이다. 컬럼 및 로우와 같은 분류는 메모리 디바이스(10)의 애플리케이션에 따라 재지정될 수 있다.
메모리 디바이스(10)는 여러 가지 변형된 애플리케이션에 이용될 수 있다. 일 애플리케이션은 저장 모듈을 구비한 연산 디바이스일 수 있다. 저장 모듈은 장시간 저장을 위해 하나 이상의 메모리 디바이스(10)를 포함하여, 랩탑 컴퓨터, 퍼스널 컴퓨터 및 서버와 같은 장치에서 사용될 수 있다.
바람직한 실시예를 참조하여 메모리 디바이스(10)를 설명하였지만, 당업자라면 여러 가지 변형에 대해서 명백히 알 수 있을 것이며, 본 공개는 그와 같은 변형을 포괄한다.
본 발명에 따르면, 견고한 메모리 셀을 갖는 저렴한 메모리 어레이를 얻을 수 있다. 또한, 과도한 전력을 소비하지 않고 고속으로 동작할 수 있는 메모리 디바이스를 얻을 수 있다.

Claims (10)

  1. 복수의 3단자 메모리 셀(200, 400)을 포함하는 메모리 어레이(100)에 기록하는 방법에 있어서,
    선택된 메모리 셀(200, 400)을 거쳐서 도전 소자로 확산되어 상기 메모리 셀(200, 400)의 정전 용량을 변경하는 기록 전압을, 상기 선택된 메모리 셀(200, 400)로 인가하는
    메모리 어레이 기록 방법.
  2. 제 1 항에 있어서,
    상기 기록 전압을 인가하는 단계는,
    상기 선택된 메모리 셀(200, 400)의 게이트 전극(218, 315)으로 전압을 인가하는 것을 포함하는
    메모리 어레이 기록 방법.
  3. 제 2 항에 있어서,
    상기 기록 전압을 인가하는 단계는,
    상기 메모리 어레이(100)의 선택되지 않은 데이터 라인(130)으로 중간 전압을 인가하는 단계와,
    상기 메모리 어레이(100)의 선택되지 않은 게이트 라인(110)으로 중간 전압을 인가하는 단계를 포함하는
    메모리 어레이 기록 방법.
  4. 제 2 항에 있어서,
    상기 선택된 메모리 셀(200, 400)은 게이트 절연체(211, 412)를 포함하고,
    상기 기록 전압을 인가하는 단계는,
    상기 게이트 절연체(211, 412)를 거쳐서 상기 게이트 전극(218, 315)의 도전 소자를 확산하는데 충분한 기록 전압을 인가하는 것을 포함하는
    메모리 어레이 기록 방법.
  5. 제 4 항에 있어서,
    상기 선택된 메모리 셀(200, 400)은 적어도 하나의 상기 게이트 절연체(211, 412)에 인접한 부유 게이트(214, 414A, 414B, 414C)를 포함하고,
    상기 기록 전압을 인가하는 단계는,
    상기 절연체(211, 412)를 거쳐서 상기 도전 소자를 확산하여, 상기 도전 소자가 상기 게이트 전극(218, 315)으로부터 상기 부유 게이트(214, 414A, 414B,414C)까지 도전 경로(CP : conductive path)를 형성하게 하는
    메모리 어레이 기록 방법.
  6. 제 2 항에 있어서,
    상기 선택된 메모리 셀(200, 400)은 복수의 부유 게이트(414A, 414B, 414C)를 포함하고,
    상기 기록 전압을 인가하는 단계는,
    적어도 두 기록 전압 중 하나를 인가하여 하나의 부유 게이트(414A, 414B, 414C)로부터 다른 부유 게이트(414A, 414B, 414C)로 도전 소자를 확산하는
    메모리 어레이 기록 방법.
  7. 제 1 항에 있어서,
    상기 3 단자 메모리 셀(200, 400)은 적어도 하나의 부유 게이트(414A, 414B, 414C), 게이트 절연체(211, 412), 채널 영역(132, 432), 소스(134, 334) 및 드레인(136, 436)을 포함하는
    메모리 어레이 기록 방법.
  8. 제 7 항에 있어서,
    상기 3 단자 메모리 셀(200, 400)은 3개의 부유 게이트(414A, 414B, 414C)를 포함하는
    메모리 어레이 기록 방법.
  9. 제 7 항에 있어서,
    상기 도전 소자는 확산 금속을 포함하는
    메모리 어레이 기록 방법.
  10. 제 1 항에 있어서,
    상기 3 단자 메모리 셀(200, 400)은 트랜지스터인
    메모리 어레이 기록 방법.
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