DE102007009876A1

DE102007009876A1 - Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben

Info

Publication number: DE102007009876A1
Application number: DE102007009876A
Authority: DE
Inventors: Ulrike Dr. Gruening-Von Schwerin
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2007-02-28
Filing date: 2007-02-28
Publication date: 2008-09-11

Abstract

In einem Substrat wird eine Anordnung von CFET-Transistoren zur Auswahl aus einer Vielzahl von Speicherzellen durch Auswahl eines Paares von Wortleitungen und einer Bitleitung gebildet. Zur Minimierung der Fläche einer Speicherzelle und Verringerung der Komplexität wird eine Anordnung von Doppelgate-Transistoren mit einem gebogenen Kanal beschrieben, wobei beim Betrieb einer Speicherzelle ein geringer Anteil des Betriebsstroms durch benachbarte Speicherzellen abfließen kann. Weiterhin werden ein dazugehöriges Betriebs- und ein Herstellungsverfahren beschrieben.

Description

Die Erfindung betrifft einen integrierten Schaltkreis mit einer Anordnung von Auswahltransistoren zum Auswählen einer aus einer Vielzahl von resistiv schaltenden Speicherzellen, ein entsprechendes Verfahren zum Betrieb einer Speicherzelle und ein Herstellungsverfahren.
Resistiv schaltende Speicherzellen basieren auf dem reversiblen Wechsel des Widerstands eines aktiven oder schaltaktiven Materials in der Zelle, wobei der Wechsel durch das Anlegen einer geeigneten Spannung oder eines geeigneten Stromes an das schaltaktive Material hervorgerufen wird. Beispiele resistiv schaltender Speicherzellen sind Phasenwechselspeicher (PC RAM), die in den Speicherelementen Chalcogenide als schaltaktives Material aufweisen, Magnetoresistive Speicher (MRAM), Conductive-bridge Speicher (CBRAM) mit Metall-dotierten Chalcogeniden, Übergangs-Metalloxid-Widerstandswechsel RAM (TMO RRAM) mit Materialien wie NiO_x, TiO_x, HfO_x, ZrO_x oder Perowskitoxiden.
Bei Phasenwechselspeicher basiert der Wechsel des Widerstands auf dem Übergang vom amorphen in den kristallinen Zustand des Phasenwechselmaterials, welches das schaltaktive Material ist. Phasenwechselmaterial umfasst die Familie der Chalcogenid-Verbindungen, beispielsweise solche wie das häufig verwendete GeSbTe oder AgInSbTe. Da der Widerstand des schaltaktiven Materials im kristallinen Zustand signifikant von dem Widerstand des Materials im amorphen Zustand abweicht, kann einer Zelle ein Bit zugeordnet werden, wobei ein erster logischer Zustand des Bits dem leitenden/weniger resistiven Zustand und der zweite logische Zustand des Bits dem weniger leitenden/resistiven Zustand der Phasenwechselspeicherzelle zugeordnet wird. Durch das Lesen der Zelle, das heißt durch Ermitteln des Widerstands, kann der Wert des Bits bestimmt werden. Zum Schreiben des Bitwertes, der dem leitenden/weniger resistiven Zustand der Zelle zugeordnet ist, das heißt zum Überführen des Zellenmaterials vom amorphen in den kristallinen Zustand, wird ein Stromimpuls durch das Material geleitet, so dass dieses über seine Kristallisationstemperatur erhitzt und damit dessen Widerstand gesenkt wird. Zum Rücksetzen einer Phasenwechselspeicherzelle in den weniger leitenden/stärker resistiven Zustand wird ein vergleichsweise starker Stromimpuls durch das Phasenwechselmaterial geleitet, so dass das Material erhitzt und geschmolzen und anschließend durch schockartiges Abkühlen in den amorphen Zustand überführt wird. Eine nähere Beschreibung solcher Speicherzellen ist beispielsweise angegeben in S. J. Ahn, "Highly Manufacturable High Density Phase Change Memory of 64 MB and Beyond", IEDM 2004, oder H. Horii et al "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI, 2003, oder Y. N. Hwang et al "Full integration and reliability evaluation of phase-change RAM based on 0.24 um-CMOS technologies", VLSI, 2003, oder S. Lai et al "OUM – a 180 nm non-volatile memory cell element technology for stand alone and embedded applications", IEDM 2001, oder Y. H. Ha et al "An edge contact cell type cell for phase change RAM featuring very low power consumption", VLSI, 2003.
In der CBRAM Technologie werden Ionenfestkörper, die aus einem Metall-dotierten Glas bestehen, als schaltaktives Material eingesetzt. Der Speichereffekt basiert auf der polaritätsabhängigen Umschaltung bei kleinen Spannungen und Strömen, welche eine Anlagerung von Elektronen des Metalls in dem glasigen Elektrolyt bewirken und dmait die Leitfähigkeit ändern. CBRAMs weisen damit die Vorteile kleiner Betriebsspannungen, hoher on/off Verhältnisse und erhebliche Möglichkeiten bei der Gestaltung dieser Größen auf, sodass diese Technologie für die Zukunft sowohl für flüchtige als auch nicht-flüchtige Speicheranwendungen vielversprechend ist.
In Ionenfestkörper-Speichern kommt Festkörperelektrochemie im Nano-Bereich mit bestimmten Materialien zum Einsatz, die allgemein als feste Elektrolyte bezeichnet werden. Diese Speicherelemente weisen einen dünnen Film eines mit Silber dotierten Chalcogenids oder eines Oxidglases auf, welches zwischen eine Anode aus Silber und eine inerte Kathode eingeschoben ist. Unter dem Einfluss eines elektrischen Feldes verringert der von der Kathode ausgehende Elektronenstrom eine entsprechend Anzahl von Silberionen, die von der Anode injiziert wurden, so dass eine metallangereicherte Elektronenanlagerung in dem Elektrolyt entsteht. Die Höhe und Dauer des Ionenstroms bestimmt dabei die Menge des abgelagerten Silbers und somit die Leitfähigkeit des Strompfades. Die Elektronanlagerung ist elektrisch neutral und stabil, und der Erzeugungsprozess kann durch Anlegen einer Spannung mit umgekehrter Polarität rückgängig gemacht werden, so dass der Widerstand bis zum Erreichen des höchsten Widerstandswerts des Festelektrolyts erhöht wird. Das Umschalten zwischen den Widerstandswerten kann somit in ähnlicher Weise wie oben beschrieben zum Speichern eines Bits genutzt werden.
Das Konzept von TMO RRAM Speicher basiert auf einem (normalerweise isolierenden) oxidischen Film als Speicherelement, der zwischen zwei Metallelektroden platziert ist, die üblicherweise als Top- und Bottom-Elektrode bezeichnet werden. Durch das Anlegen von Spannungsimpulsen wird in dem Film ein starkes Feld erzeugt, das eine Änderung des Widerstandswertes von einer bis zu fünf Größenordnungen bewirkt, wobei dies von den speziellen Eigenschaften der Anordnung abhängt. Ähnlich wie bei PCRAM, MRAM oder CBRAM kann auch hier eine Zelle durch Anlegen einer kleinen Spannung und Ermittlung des entsprechend fließenden Stroms der Zustand der Zelle gelesen werden, wobei "klein" hier so zu verstehen ist, dass die Spannung klein im Vergleich zur Schwellwertspannung zum Schreiben einer Zelle ist. Durch Anlegen eines positiven oder negativen Spannungsimpulses an die Zelle kann diese somit entsprechend gelesen oder geschrieben werden.
In einem Speicherbaustein mit einer Vielzahl von Speicherzellen sind die oben beschriebenen Speicherzellen üblicherweise in einer 1T1R Ordnung angeordnet, so dass ein Transistor genau einer Speicherzelle zugeordnet ist, um diese aus einer Vielzahl identischer Speicherzellen auswählen zu können.
Die am weitesten verbreitete Anordnung ist dabei die Kopplung einer Elektrode der Speicherzelle mit einer Bitleitung und die andere Elektrode mit dem Drain des Auswahltransistors, wobei die Source des Auswahltransistors mit einer Bezugsspannung verbunden ist, die üblicherweise und auch hier als Masse bezeichnet wird. Da die Gates von Auswahltransistoren mit Wortleitungen verbunden sind, die häufig senkrecht zu den Bitleitungen angeordnet sind, kann eine Speicherzelle durch Auswahl der entsprechenden Bit- und der Wortleitungen ausgewählt werden.
Ein immer bestehendes Problem bei Speicherzellen ist das Verringern der Größe von Speicherzellen, um so eine höhere Dichte in einer Speicherzellenanordnung zu ermöglichen, wobei gleichzeitig die Auswahltransistoren, die auch Array-Transistoren genannt werden, groß genug sein müssen, um einen ausreichend großen Strom zum Umschalten der Zellen zu liefern.
Es sind bereits verschiedene Konzepte zur Verringerung der Größe von Speicherzellen vorgeschlagen worden. So sind zum Beispiel für PCRAM Zellen planare oder FINFET-Transistoren vorgeschlagen worden. Derartige Layouts sind jedoch auf eine Zellengröße von 6 F2 begrenzt, wobei F die minimale sogenannte Feature-Größe (feature size) angibt, die mit herkömmlichen Produktionsmethoden erreichbar ist. Vertikale Transistoren erlauben noch eine weitere Verringerung der Zellengröße.
Die US20050001257A1 beschreibt eine Anordnung von Transistoren mit vertikalen Transistoren, die Spacer-Wortleitungen und eine versteckte Plattenelektrode aufweisen, die mit den resistiv schaltenden Speicherzellen verbunden ist.
Konzepten mit herkömmlichen vertikalen Transistoren ist gemeinsam, dass der Body eines Transistors von dem Wafer-Substrat isoliert ist. Folglich sind diese Transistoren gar nicht oder nur schwach dem Einfluss externer Spannungen ausgesetzt. Weiterhin wird eine in dem Substrat verborgene Masseplatte gebildet und an eine externe Spannung angeschlossen, was eine weitere Bearbeitung des Substrates und/oder unübliche Substratwafer bewirkt.
Die DE10361695B3 offenbart einen Fin-Gate Transistor (CFET) mit einem gebogenen Kanal und seine Implementierung in einem DRAM Speicher, wobei der beschriebene Transistor keine Leckströme zulässt.
Aufgabe der vorliegenden Erfindung ist es somit, eine Transistorstruktur für Auswahltransistoren in Speicherbausteinen mit resistiv schaltenden Speicherzellen bereit zu stellen, die eine kleinere Bauform von Speicherzellen ermöglicht.
Diese Aufgabe wird gelöst durch einen integrierten Schaltkreis mit einer Anordnung von Auswahltransistoren, die in einem Substrat gebildet sind, wobei eine zur ursprünglichen Oberfläche des Substrats parallele Ebene eine horizontale Bezugsebene bildet, zur Auswahl einer aus einer Vielzahl von resistiv schaltenden Speicherzellen durch Auswahl eines Paares benachbarter Wortleitungen und einer dazu senkrechten Bitleitung, umfassend: eine Vielzahl paralleler Wortleitungen, die sich unter der Bezugsebene in einer ersten horizontalen Richtung erstrecken, und ein Paar benachbarter Wortleitungen, die die Gate-Elektroden mindestens eines Auswahltransistors bilden; mindestens eine Masseleitung, die über der Bezugsebene und parallel zu der Bitleitung angeordnet ist; eine Vielzahl von wechselweise und zwischen den Wortleitungen angeordneten Isolierrinnen und Source/Drain-Bereichen, wobei die Source/Drain-Bereiche an Volumen schaltaktiven Materials oder die mindestens eine Masseleitung ankoppeln.
Weiterhin wird ein Verfahren zum Betrieb einer aus einer Vielzahl von Speicherzellen Verfahren zum Betreiben einer aus einer Anordnung von selektiv schaltenden Speicherzellen durch Auswählen des in einem Substrat gebildeten zugehörigen Doppelgate-Transistors und der dazugehörigen senkrechten Bitleitung, wobei eine zur ursprünglichen Oberfläche des Substrats parallele Ebene eine horizontale Bezugsebene bildet, wobei:
die Gate-Elektroden des Auswahltransistors durch ein Paar nebeneinander liegender Wortleitungen gebildet sind, die in einer ersten horizontalen Richtung verlaufen und zumindest teilweise unter der Bezugsebene angeordnet sind, und wobei Source/Drain-Bereiche und Isolierrinnen, die sich von der Bezugsebene in das Substrat erstrecken, wechselweise zwischen einem Paar von Wortleitungen angeordnet sind, wobei die
Source/Drain-Bereiche an Volumen schaltaktiven Materials von Zellen oder eine Masseleitung koppeln, und wobei
die Masseleitung parallel zu der Bitleitung und über der Bezugsebene angeordnet ist, mit folgenden Schritten:
Erhöhen der Spannung der Bitleitung, und
Erhöhen der Spannung des Paares von Wortleitungen, so dass ein Strom durch das schaltaktive Material und den leitenden Kanal fließt, der zwischen den Wortleitungen induziert wird, und wobei der Strom den leitenden Kanals über mindestens eine Masseleitung verlässt.
Ebenso wird ein Verfahren zur Herstellung eines integrierten Schaltkreises umfassend eine Anordnung von Auswahltransistoren zum Auswählen einer aus einer Anordnung von Speicherzellen in einem Substrat offenbart, wobei eine zur ursprünglichen Oberfläche des Substrats parallele Ebene eine Bezugsebene definiert, mit folgenden Verfahrensschritten:

a) Durchführen von Quell- und Source/Drain-Dotierungen zum Bilden einer P-dotierten Oberflächenschicht und N-dotierten Source/Drain Bereichen in dem Substrat;
b) Abscheiden einer Schicht Pad-Material aus Siliziumoxid und anschließend einer Pad-Schicht aus Siliziumnitrit auf dem Substrat;
c) Bilden einer Vielzahl paralleler Isolierrinnen in dem Substrat in Form von Streifen, die in einer ersten horizontalen Richtung verlaufen, wobei die Isoliergräben mit einem Isoliermaterial gefüllt sind;
d) Bilden einer Vielzahl von Wortleitungen, die senkrecht zu den Isoliergräben verlaufen, durch Bilden von Wortleitungsgräben, Erstellen einer Schicht isolierenden Materials in den Wortleitungsgräben, Abscheiden von Wortleitungsmaterial in den Wortleitungsgräben, Zurückätzen des Wortleitungsmaterials und Bilden einer isolierenden Kappe, die die Wortleitungen bedeckt.
e) Entfernen der Schicht von Siliziumnitrit;
f) Bilden von Masseleitungen, die senkrecht zu den Wortleitungen und über der Bezugsebene verlaufen, durch Entfernen einer Pad-Schicht und Abscheiden einer Masseleitungsschicht, so dass die Masseleitungen an Source/Drain-Bereiche gekoppelt sind, und anschließendes Ausformen des Masseleitungsmaterials zu Masseleitungen und Bilden einer isolierenden Abdeckung über den Masseleitungen;
g) Bilden von Bodenelektrodenkontakten, die an die verbleibenden Source/Drain-Bereiche koppeln;
h) Bilden von Volumen schaltaktiven Materials auf der Oberseite der Bodenelektrodenkontakten;
i) Bilden von Bitleitungen, die an die Volumen schaltaktiven Materials koppeln und senkrecht zu den Wortleitungen verlaufen.

Nachfolgend wird die Erfindung anhand von Abbildungen näher erläutert, wobei die Abbildungen Ausführungsbeispiele der Erfindung zeigen.
1 zeigt einen schematischen Schaltkreis zweier Speicherzellen, die beispielhaft für eine Anordnung einer Vielzahl von Speicherzellen in einem ersten Ausführungsbeispiel stehen;
2A, B, C zeigen Schnittansichten und eine Aufsicht des ersten Ausführungsbeispiels mit wechselweiser Anordnung von Bit- und Masseleitungen;
3 zeigt das Schema eines Schaltkreise zweier Speicherzellen, die exemplarisch für eine Anordnung einer Vielzahl von Speicherzellen eines zweiten Ausführungsbeispiels stehen;
4A, B, C zeigen Schnittansichten durch das zweite Ausführungsbeispiel mit einer schachbrettartigen Anordnung von Speicherzellen, sowie eine entsprechende Aufsicht auf dieses Layout;
5A, B, C zeigen Schnittansichten durch ein drittes Ausführungsbeispiel sowie eine Aufsicht auf dieses Layout;
5D zeigt einen Schaltkreis der Widerstände in dem Layout;
6A, B, C zeigt Schnitte durch eine vierte Ausführungsform, wobei die Anordnung eine Vielzahl von Bitleitungen pro Masseleitung aufweist, sowie eine Aufsicht auf das Layout;
7A–D zeigen Schnittansichten während der Herstellung.
1 zeigt einen elektrischen Schaltkreis 100. Eine erste und eine zweite resistiv schaltende Speicherzelle, jeweils von einer gestrichelt gezeichneten Linie umgrenzt, stehen beispielhaft für eine Vielzahl identischer Speicherzellen in einer Speicherzellenanordnung.
Jede der Speicherzellen 110, 111 weist ein Speicherelement 120 bzw. 121 sowie einen Auswahltransistor 130 bzw. 131 auf.
In den nachfolgend beschriebenen Ausführungsbeispielen können die Speicherelemente irgendeiner der vorgenannten Typen resistiv schaltender Speicherelemente sein, beispielsweise kann ein Speicherelement ein Volumen Phasenwechselmaterial einer PCRAM Speicherzelle oder ein geeignetes Material einer CBRAM Speicherzelle oder einer MRAM Speicherzelle sein. In den nachfolgenden Ausführungsbeispielen wird eine PCRAM Speicherzelle beschrieben, die ein Volumen Phasenwechselmaterial aufweist, das als schaltaktives Material bezeichnet wird, und das beispielhaft für ein beliebiges schaltaktives oder resistiv schaltendes Speicherelement steht.
Die Speicherelemente 120, 121 sind mit ihrem einen Ende an eine Bitleitung 140 und mit dem anderen Ende an einen ersten Source/Drain Bereich eines Auswahltransistors 130 gekoppelt.
Wie in der Zeichnung dargestellt sind die Auswahltransistoren 130, 131 vollständig verarmte, Doppelgate-Transistoren, wobei die beiden Gates eines Transistors an verschiedene Wortleitungen gekoppelt sind. Beispielsweise ist das Gate auf der linken Seite an eine erste Wortleitung 150 und das Gate auf der rechten Seite des Auswahltransistors 130 an eine zweite Wortleitung 151 gekoppelt. Ebenso ist das Gate auf der linken Seite des Auswahltransistors 131 mit Wortleitung 151 und das Gate auf der rechten Seite mit Wortleitung 152 verbunden.
Wie bereits erwähnt ist ein erster Source/Drain Bereich jedes Auswahltransistors 130, 131 an ein Speicherelement 120, 121 der zugehörigen Zelle gekoppelt. Der zweite Source/Drain-Bereich eines jeden Auswahltransistors koppelt an eine Referenzleitung 160, die ein Referenzpotential führt, und die in diesem und allen folgenden Ausführungsbeispielen als Masse angenommen wird.
Die Auswahltransistoren sind so gestaltet, das diese – in diesem und allen nachfolgend beschriebenen Ausführungsbeispielen – als in ihrem leitenden Zustand, also dem "an" Zustand, als Doppelgate-Transistoren in vollständig verarmtem Modus betrieben werden, wenn die Spannung beider Gates eines Auswahltransistors erhöht wird. Falls die Spannung nur eines einzigen Gates eines Auswahltransistors erhöht wird, während die Spannung des anderen Gates eines Transistors niedrig gehalten wird, so wird der Transistor als Einzelgate-Transistor mit einem rückwärtigen Gate betrieben und die Schwellwertspannung ist dadurch erhöht. Dementsprechend wird der Transistor nicht vollständig in seinen leitenden Zustand geschaltet, sodass nur ein deutlich geringerer Strom fließt. Falls beide Gate-Spannungen niedrig gehalten werden, so ist der Transistor vollständig abgeschaltet und ermöglicht nur einen vernachlässigbaren Stromfluss.
Zum Schreiben eines logischen Wertes in eine Zelle, das heißt zum Wechseln des Widerstands des Speicherelements der Zelle, so dass diese gesetzt oder zurückgesetzt wird, muss die Spannung beider Gates erhöht werden, um den Transistor einzuschalten. Die Spannung der Bitleitung muss ebenso hoch gesetzt werden. Um beispielsweise die Zelle 110 zu setzen oder zurückzusetzen, muss die Spannung der Wortleitungen 150 und 151 und die Spannung der Bitleitung 140 erhöht werden, so dass ein Strom zum Schreiben der Zelle von der Bitleitung 140 durch das Speicherelement 120, also das Volumen schaltaktiven Materials, und den leitenden Kanal des Auswahltransistors 130 zur Masseleitung 160 fließt.
Wegen der erhöhten Spannung der Wortleitung 151 ist auch die Spannung des linken Gates des Auswahltransistors 151 erhöht. Die Spannung des linken Gates des Auswahltransistors 131 ist jedoch niedrig, wie oben erläutert. Folglich ist der Auswahltransistor 131 nicht eingeschaltet, oder zumindest nicht vollständig eingeschaltet. Der parasitäre Stromfluss durch Transistor 131 und ebenso durch das Speicherelement 121 der Speicherzelle 111 liegt unter dem Umschaltschwellwert, so dass der Zustand der Zelle 111 unverändert bleibt.
Zum Lesen einer Zelle, das heißt zum Ermitteln des Widerstandswerts des Speicherelements, wird der zugehörige Transistor durch Erhöhung der Gatespannungen eingeschaltet, eine Spannung wird an die Bitleitung angelegt, und es wird die Amplitude des Stromflusses durch das Speicherelement gemessen. Als Nebeneffekt des Einschaltens beispielsweise des Transistors 130 der Speicherzelle 110 wird die Spannung eines Gates einer benachbarten Speicherzelle erhöht, in diesem Fall die Spannung des Gates auf der linken Seite der benachbarten Zelle 111. Da die Zelle 111 mit derselben Bitleitung 140 verbunden ist, fließt ein unerwünschter, parasitärer Strom durch das Speicherelement 121 der Zelle, der die genaue Ermittlung des Stromflusses durch die Zelle 110 verfälscht. Im schlimmsten Fall weist die zu messende Speicherzelle 110 einen hohen Widerstandswert auf, während die benachbarte Speicherzelle 111 einen geringen Widerstandswert aufweist. Falls jedoch die Auswahltransistoren so gestaltet sind, dass beim Messen der Zelle 110 die Transistoren benachbarter Zellen in einem Bereich unterhalb des Umschaltschwellwertes betrieben werden, so kann der Transistorwiderstand um ein bis zwei Größenordnungen erhöht werden, so dass die Signaldifferenz ausreichend groß ist.
Ein erstes Ausführungsbeispiel der Erfindung ist in den 2A und 2B dargestellt. 2A zeigt einen Schnitt durch eine Doppelgate-Speicherzelle, die von der gestrichelten Linie 220 umgrenzt ist, und die beispielhaft für eine Vielzahl von Zellen in einer Anordnung von Zellen steht, wobei die Schnittlinie senkrecht zur Bitleitung 210 ist.
Für den Fachmann ist dabei offensichtlich, dass diese und die nachfolgenden Abbildungen nur die wichtigen Elemente schematisch aufzeigen und dass Freiräume zwischen den funktionalen Elementen mit einem geeigneten Isoliermaterial ausgefüllt sind. So ist beispielsweise der durch Bezugszeichen 230 bezeichnete Raum mit Silikonoxid gefüllt.
Die dargestellte Speicherzelle weist ein Volumen eines schaltaktiven Materials 230 auf, welches dem Speicherelement in 1 entspricht, und welches mit seiner Oberseite mit der Bitleitung 210 verbunden ist. Das schaltaktive Material 230 ist an einen Bodenelektrodenkontakt 240 gekoppelt, welcher wiederum mit einem N+ dotierten Drain-Bereich eines Auswahltransistors verbunden ist. Der Auswahltransistor weist zwei Gate-Elektroden auf, die durch die Wortleitung 260 gebildet sind. Die Wortleitungen sind aus P-dotiertem Silizium gebildet, welches durch geeignete Implantation des ursprünglichen Wafermaterials erzeugt wurde, und sind von einem geeigneten Isoliermaterial umgeben, welches gleichzeitig das Gateoxid 270 bildet. Die Wortleitungen 260 und das einhüllende Isoliermaterial 270 sind in Wortleitungsgräben gebildet, die unter der ursprünglichen Oberfläche des Wafers/Substrats 280 liegen und damit vergraben sind. Die ursprüngliche Oberfläche des Wafers ist durch Pfeil 280 bezeichnet.
Das Paar Gate-Elektroden eines Transistors wird somit durch die Wortleitungen 260 gebildet, die in dieser Ansicht in die Papierebene der Abbildung laufen. Der leitende Kanal eines Transistors wird in dem Substrat zwischen dem Paar Wortleitungen induziert, erstreckt sich entlang der Wortleitungen und ist nicht auf den Source/Drain Bereich des gerade betriebenen Transistors begrenzt.
2B zeigt eine Schnittansicht durch die Zellen, wobei die Schnittlinie senkrecht zu der in 2A und durch ein Volumen schaltaktiven Materials 230 verläuft. Die Wortleitungen 260, angedeutet durch das gestrichelte Viereck, liegen in dieser Ansicht vor und hinter der Papierebene der Abbildung.
Beim Einschalten des Transistors in den voll leitenden Zustand fließt ein Strom von der Bitleitung 210 durch das schaltaktive Material 230, die Bodenelektrode 240 und den Source/Drain-Bereich 260 und wird dann in den induzierten Kanal in dem jetzt p-dotierten Substrat-/Wafermaterial 280 fließen. Der größte Anteil des Stroms wird – wie durch die Pfeile 290 dargestellt – den Kanal durch den nächstliegenden Source/Drain-Bereich verlassen, der mit einer Masseleitung 2100 verbunden ist. Die Masseleitungen 2100 können dabei aus einem beliebigen geeigneten Material gebildet sein, beispielsweise aus einem Metall. In dieser Ansicht laufen die Masseleitungen 2100 parallel zu den Bitleitungen und sind von einem geeigneten Isoliermaterial 2110, wie zum Beispiel SiN, umgeben. Ein kleiner Anteil des aus der betriebenen Zelle herausfließenden Stroms wird den leitenden Kanal des Transistors, der sich wie erwähnt entlang der gesamten Länge der Wortleitungen erstreckt, durch einen benachbarten Source/Drain-Bereich verlassen, der mit einem benachbarten Speicherelement und damit durch eine benachbarte Speicherzelle verlassen, wie durch Pfeil 291 angedeutet. Wenngleich in dieser beispielhaften Abbildung der Pfeil 291 zur linken Seite zeigt, so ist dem Fachmann offenbart, dass aus Symmetriegründen ein ähnlich großer Stromanteil nach rechts abfließt.
Wie durch Pfeil 292 angedeutet wird ein weiterer, noch kleinerer Anteil des Stromes weiter durch den leitenden Kanal fließen und wird diesen über eine andere Masseleitung oder eine andere Speicherzelle verlassen, wobei der Strom mit zunehmender Entfernung von der betriebenen Speicherzelle abnimmt.
Wie oben erwähnt sind die Stromanteile 291 und 292, die durch den leitenden Kanal fließen und diesen durch eine Speicherzelle verlassen für diese parasitär. Jedoch beeinflussen diese nicht die ordnungsgemäße Funktion der Speicherzellen, solange deren Amplitude unterhalb des Schwellwertes zum Schalten einer Zelle liegt.
Um die Ausbildung eines leitenden Kanals unterhalb der Wortleitungen zu verhindern, kann optional eine dickere Schicht isolierenden Materials auf den Boden der Wortleitungsgräben aufgebracht werden, so dass eine Kanalausbildung in dem p-dotierten Substrat unterhalb der Wortleitungen verhindert wird. Beispielsweise kann die Dicke eines auf dem Boden einer Wortleitung aufgetragenen Gateoxids das Doppelte der Dicke des Gateoxids an den Seitenwänden betragen. Weiterhin kann zur Verhinderung der Ausbildung eines leitenden Kanals in einem benachbarten Transistor die Spannung der Wortleitungen, die parallel zu den für die Auswahl benötigten Wortleitungen liegen, negativ geschaltet werden, so dass ein Stromfluss in benachbarte Speicherzellen verhindert wird, die vor oder hinter den Wortleitungen mit heraufgesetzter Spannung liegen. Auf diese Weise kann ein Stromfluss durch Zellen, die vor oder hinter der Papierebene der Abbildung liegen verhindert oder zumindest erheblich verringert werden.
Zur Verhinderung eines Kurzschlusses zwischen einem Source/Drain-Gebiet an einer Masseleitung 2100 und einem Source/Drain-Gebiet an einer Bodenelektrode 240 kann eine Rinne 2120 zwischen den Source/Drain-Gebieten platziert werden, die mit einem geeigneten Isoliermaterial gefüllt oder zumindest ausgekleidet ist. Diese zwingt den Strom in einem Bogen um die Rinne zu fließen, wie durch die gebogenen Pfeile 290 dargestellt. Auf diese Weise werden die Auswahltransistoren in diesem und den nachfolgenden Ausführungsbeispielen zu "gebogenen" FET (CFET = curved FET), da der Stromfluss zwischen dem Source- und dem Drain-Bereich eines Transistors gebogen ist.
Obgleich die Abbildungen auch hier nicht maßstabsgetreu gezeichnet sind, so sind die Ausdehnung eines Source/Drain-Bereichs eines Transistors – angedeutet mittels der geschweiften Klammern – und einer Isolierrinne jeweils mit 1F angegeben, so dass die Größe einer Speicherzelle gegeben ist als 2F × 4F = 8F².
Wie dargestellt sind in diesem ersten Ausführungsbeispiel die Bitleitungen und Masseleitungen wechselweise angeordnet.
2C zeigt eine Aufsicht auf ein Layout von Speicherzellen. In dieser Darstellung sind die Bitleitungen 210 die obersten Elemente. Diese verdecken die Volumen schaltaktiven Materials und deren zugehörige Bodenkontakte, die mit den aktiven Gebieten der Auswahltransistoren verbunden sind. Die Kreise 2130 zeigen die Platzierung der aktiven Gebiete. Wie erwähnt dienen Wortleitungen 260 als Gate-Elektroden der Transistoren. Die Gate-Elektroden sind dabei von den aktiven Gebieten mittel eines Gate-Dielektrikums 270 isoliert. Isoliermaterial kleidet auch die Isolierrinnen aus oder füllt diese, um so einen gebogenen Stromfluss zu erzwingen. In dieser Abbildung fließt Strom vertikal von den Bitleitungen durch Volumen schaltaktiven Materials – nicht dargestellt – und über Bodenelektroden – ebenfalls nicht dargestellt – in die aktiven Gebiete und anschließend mehr oder weniger parallel zu der ursprünglichen Oberfläche des Substrats zu den Source/Drain Gebieten unter den Masseleitungen. Der Strom verlässt den leitenden Kanal über Masseleitungen 2100, wobei der größte Stromanteil den Kanal an der nächsten Masseleitung verlässt und nur kleinere Anteile den Kanal über weiter entfernt liegende Masseleitungen verlassen.
In diesem und allen nachfolgend beschriebenen Ausführungsbeispielen dient die ursprüngliche Oberfläche des Wafers oder Chips als Bezugsebene für die Beschreibung der Position von Elementen, die in den beschriebenen Verfahrensschritten erzeugt werden. Dabei ist für den Fachmann offensichtlich, dass die wichtigen Bestandteile der Speicherzellen beispielsweise auch oberhalb dieser Bezugsebene erzeugt werden können, beispielsweise durch epitaxiales Aufwachsen von Silizium auf der ursprünglichen Oberfläche des Wafers/Chips. Das aufgewachsene Material kann dann als Basis für die Erstellung der wesentlichen Bestandteile benutzt werden. Insoweit dient die Oberfläche des aufgewachsenen Materials als Äquivalent zu der ursprünglichen Oberfläche des Wafers/Chips. Dementsprechend kann eine zu der Oberfläche des Substrats parallele Oberfläche, welches die ursprüngliche Oberfläche des Wafers/Chips oder des darauf aufgewachsenen Siliziums sein kann, als Bezugsebene dienen.
Der Schaltkreis 300 der 3 zeigt ein zweites Ausführungsbeispiel mit einer schachbrettartigen Anordnung von Speicherzellen. Eine erste und eine zweite, benachbarte Speicherzelle 310 bzw. 311, jeweils umgrenzt von einer gestrichelten Linie, weisen jeweils ein Speicherelement 320, 321 und einen Doppel-Gate CFET Transistor 330, 331 auf. Die Transistoren sind jeweils mit ihrem einen Source/Drain-Bereich mit dem Speicherelement 320 bzw. 321 und mit dem verbleibenden Source/Drain-Bereich mit einer Masseelektrode 360 verbunden. Die Wortleitungen 350, 351 und 352 bilden die Gate-Elektroden der Transistoren 330 bzw. 331. Ähnlich wie in dem ersten Ausführungsbeispiel bildet jede Wortleitung eine Gate-Elektrode eines ersten Paares von Wortleitungen und eine Wortleitung eines zweiten Paares von Wortleitungen, so dass die Wortleitungspaare eine Wortleitung gemeinsam haben.
Diese zweite Ausführungsform unterscheidet sich von der ersten darin, dass die Speicherzellen mit verschiedenen Bitleitungen verbunden sind, das heißt Zelle 310 ist an Bitleitung 340 und Zelle 311 ist an Bitleitung 341 gekoppelt.
Verglichen mit der ersten Ausführungsform sind diese Zellen weniger anfällig für Störungen durch parasitäre Ströme. Wird beispielsweise die Spannung der Bitleitung 340 und der Wortleitungen 350 und 351 erhöht, um die Zelle 310 zu lesen oder zu schreiben, so wird dadurch die Spannung der Gate-Elektrode auf der linken Seite des Transistors 331 erhöht. Da jedoch die Speicherzelle 311 an eine andere Bitleitung gekoppelt ist, nämlich Bitleitung 341, wird kein Strom von der Bitleitung 341 ausgehen und durch die Speicherzelle 311 fließen, weil die Spannung der Bitleitung 341 nicht erhöht ist. Stattdessen wird ein parasitärer, ursprünglich von Bitleitung 340 ausgehender Strom von dem leitenden Kanal durch das Speicherelement 321 und dann über die Bitleitung 341 abfließen.
4A zeigt eine Schnittansicht durch ein Speicherzellenlayout des zweiten Ausführungsbeispiels, welches Ähnlichkeiten mit dem ersten Ausführungsbeispiel hat. In dieser Abbildung verläuft die Schnittlinie wieder parallel zu und durch eine Bitleitung 410. Eine Speicherzelle 420, umgrenzt von einer gestrichelten Linie, koppelt an die Bitleitung 410 und weist ein Volumen schaltaktiven Materials 430 als Speicherelement auf. Das Speicherelement ist auf seiner Oberseite mit der Bitleitung und mittels eines Bodenelektrodenkontakts 440 mit einem N+ dotierten Source/Drain-Gebiet eines Auswahltransistors verbunden. Wortleitungen 460 verlaufen wieder senkrecht zu den Bitleitungen, in dieser Ansicht also in die Papierebene der Abbildung hinein. Die Wortleitungen 460 sind in isolierendes Material 470 eingebettet und bilden Gate-Elektroden des Transistors. Entsprechend bildet das isolierende Material 470 das Gateoxid. Bezugszeichen 480 bezeichnet das ursprüngliche Wafer-/Substratmaterial und 481 bezeichnet die ursprüngliche Oberfläche des Wafers/Substrats. Wie in der Abbildung dargestellt, sind die Wortleitungen unter der ursprünglichen Oberfläche des Substrats/Wafers angeordnet, so dass die Wortleitungen unter der Ebene der ursprünglichen Substratoberfläche vergraben sind.
Ähnlich wie für das erste Ausführungsbeispiel wird zum Betrieb einer Speicherzelle, das heißt zum Lesen oder Schreiben, die Spannung beider Wortleitungen 460 erhöht, so dass ein leitender Kanal zwischen den Wortleitungen induziert wird.
Alternativ zu den dargestellten vergrabenen Wortleitungen kann auch ein konventioneller Wortleitungs-Stack – nicht dargestellt – mit einer ersten Schicht leitenden Materials, wie beispielsweise Polysilizium und einer weiteren Schicht eines Metalls, wie zum Beispiel Wolfram, verwendet werden, wobei der Wortleitungs-Stack zumindest teilweise über der ursprünglichen Oberflächenebene 481 angeordnet ist.
4B zeigt einen Schnitt durch das zweite Ausführungsbeispiel, wobei die Schnittlinie wieder senkrecht zu den Bitleitungen 410 verläuft. Ähnlich wie beim ersten Ausführungsbeispiel liegen die Wortleitungen in dieser Ansicht vor und hinter der Papierebene, da die Schnittlinie zwischen den Wortleitungen liegt. Zum Lesen und Schreiben einer Speicherzelle wird die Spannung der Wortleitungen erhöht, so dass ein leitender Kanal zwischen den Wortleitungen induziert wird. Die Schnittlinie verläuft in dieser Ansicht parallel zu und durch den leitenden Kanal. Ein von einer Bitleitung 410 abfließender Strom fließt durch das Speicherelement 430, den Bodenelektrodenkontakt 440 und einen N+ dotierten Source/Drain-Bereich 450 und in einem Bogen um die Isolierrinnen 4120, um den leitenden Kanal über einen weiteren Source/Drain-Bereich in eine Masseplatte 4100 zu verlassen. Die Masseplatte ist in ein geeignetes isolierendes Material 4110 eingebettet und so von den Elektrodenkontakten 440 isoliert, die durch die Masseplatte verlaufen. Die Pfeile 490 stellen den gebogenen Pfad des Stroms durch den leitenden Kanal dar.
Der größte Stromanteil verlässt den leitenden Kanal wie durch die Pfeile 490 dargestellt über die Masseplatte. Ein kleinerer Anteil des Stroms wird jedoch, wie durch die Pfeile 491 angedeutet, weiter durch den leitenden Kanal fließen, und diesen schließlich über Speicherzellen verlassen, die entlang des leitenden Kanals angeordnet sind. Die Länge des Strompfades zu einer nächsten Speicherzelle ist dabei jedoch erheblich länger als in dem ersten Ausführungsbeispiel, so dass der Stromanteil entsprechend kleiner ist und die Zellen in dieser Anordnung weniger anfällig für Störungen durch parasitäre Ströme sind.
4C zeigt eine Aufsicht auf das Layout des zweiten Ausführungsbeispiels mit dem schachbrettartigen Layout. Wie beim ersten Ausführungsbeispiel sind die Bitleitungen 410 die obersten Elemente, die deswegen die Volumen schaltaktiven Materials samt der Bodenelektroden verdecken.
Die Platzierungen der aktiven Gebiete sind durch die Kreise 4130 angezeigt, die ebenso die Platzierung der Volumen des schaltaktiven Materials anzeigen und der Löcher in der Masseplatte unter dem schaltaktiven Material anzeigen, die das Material der Bodenelektroden aufnehmen. Die durchlöcherte Masseplatte kann somit als Netz oder Gitter betrachtet werden.
In dieser Darstellung wird deutlich, dass auf Grund der in allen Richtungen größeren Entfernungen zwischen benachbarten Speicherzellen ein parasitärer Strom durch diese kleiner als in dem ersten Ausführungsbeispiel ist, so dass die Zellen weniger störanfällig sind.
5A zeigt eine Schnittansicht durch eine dritte Ausführungsform, wobei die Schnittlinie wieder entlang und durch eine Bitleitung 510 verläuft. Wie bei den oben beschriebenen Ausführungsbeispielen beinhaltet eine Speicherzelle, die wieder durch ein gestricheltes Viereck 520 umgrenzt ist, ein Volumen schaltaktiven Materials 530 als Speicherelement, welches mit seiner Oberseite an eine Bitleitung 510 und mit seiner Unterseite an einen Bodenelektrodenkontakt 540 gekoppelt ist, der wiederum an einen N+ dotierten Source/Drain-Bereich 550 gekoppelt ist. Die Wortleitungen 560 sind in ein isolierendes Material eingebettet, welches gleichzeitig das Gateoxid bildet. In dieser Ansicht laufen die Wortleitungen wieder in die Papierebene hinein, so dass ein durch eine an benachbarte Wortleitungen angelegte Spannung induzierter leitender Kanal ebenso in die Papierebene hineinläuft. Der leitende Kanal bildet sich dabei zwischen und entlang der gesamten Länge der Wortleitungen. Wie bereits zu den vorherigen Ausführungsbeispielen erläutert können die Wortleitungen 560 als vergrabene Wortleitungen unterhalb der ursprünglichen Oberflächen des Wafers/Substrats 580 ausgebildet werden. Alternativ können diese auch als herkömmlicher Wortleitungs-Stack – nicht dargestellt – gestaltet sein, der zumindest teilweise oberhalb der Oberfläche 581 des ursprünglichen Substrats verläuft.
5B zeigt einen Schnitt durch das dritte Ausführungsbeispiel mit einer Schnittführung senkrecht zu den Bitleitungen 510, wobei die dargestellten Speicherzellen exemplarisch wieder für eine Vielzahl identischer Speicherzellen in diesem Layout stehen.
Die dargestellten drei Zellen sind angeordnet wie durch die drei gestrichelten Vierecke 521, 522 und 523 dargestellt. Dabei ist jede Zelle mit einer Bitleitung verbunden, das heißt Zelle 521 ist an Bitleitung 511 gekoppelt, Zelle 522 ist an 512 und Zelle 523 ist entsprechend an 513 gekoppelt.
Wie dargestellt gibt es eine Masseleitung 5100, die mit einem geeigneten Isoliermaterial 5110 bedeckt ist, beispielsweise SiN. Die Masseleitung ist zwischen den Zellen 511 und 512 angeordnet, wohingegen zwischen den Zellen 512 und 513 keine Masseleitung angeordnet ist.
In bekannter Weise sind die Speicherzellen mittels eines Dielektrikums gegeneinander elektrisch isoliert, welches beispielsweise in dem Raum 5130 eingebracht ist. Dennoch sind die Speicherzellen 522, 523 näher zueinander angeordnet, so dass hierdurch Platz auf dem Speicherchip eingespart werden kann. Auf diese Weise wird in diesem Layout eine Masseleitung nach jeder zweiten Bitleitung angeordnet. Isolierende Rinnen 5120 sind wie bisher zwischen benachbarten Source/Drain-Bereichen angeordnet, um Kurzschlüsse zu verhindern.
Zum Betrieb, also zum Lesen oder Schreiben, beispielsweise der Zelle 522 wird die Spannung der zugehörigen Wortleitungen erhöht, die in dieser Ansicht wieder vor und hinter der Papierebene angeordnet sind, siehe Bezugszeichen 560. Ein leitender Kanal wird entsprechend zwischen dem Paar von Wortleitungen induziert, der sich entlang der Wortleitungen erstreckt. Ebenso wird die Spannung der Bitleitung 512 erhöht. Ein von der Bitleitung 512 abfließender Strom fließt durch das Speicherelement, also das schaltaktive Material 532, weiter durch die Bodenelektrode 542 und dann über den Source/Drain-Bereich in den leitenden Kanal. Da sich der leitende Kanal zwischen den Wortleitungen 560 und entlang der Wortleitungen 560 erstreckt, teilt sich der Strom in einen ersten Anteil, der in eine erste Richtung des leitenden Kanals fließt, und in einen zweiten Anteil, der in die entgegengesetzte Richtung des leitenden Kanals fließt, wobei die Amplituden der Ströme umgekehrt proportional zu den Widerstandswerten in den beiden Fließrichtungen sind. Wie durch die Pfeile 590, 591 angezeigt, wird somit ein erster Stromanteil zur linken Seite fließen. Der größte Teil dieses ersten Stromanteils verlässt den leitenden Kanal über die Masseleitung 5100, welche die nächstliegende Ableitung aus dem leitenden Kanal bildet. Ein kleinerer Anteil aus dem ersten Stromanteil wird jedoch, wie durch Pfeil 591 angedeutet, weiter durch den leitenden Kanal fließen und sich in weitere Anteile aufteilen, die den leitenden Kanal entweder durch weiter entfernte Masseleitungen oder als parasitärer Strom durch Speicherzellen verlassen.
Der zur rechten Seite fließende Stromanteil wird sich, wie durch die Pfeile 593, 594 dargestellt, ebenfalls gemäß den Widerstandswerten im weiteren Strompfad weiter aufteilen. Folglich wird ein erster Teil 593 den leitenden Kanal über die Speicherzelle 523 verlassen, wobei dieser Anteil vergleichsweise klein ist, da der Widerstandswert der Zelle 523 groß im Vergleich zum Widerstandswert des leitenden Kanals ist. Auf diese Weise dienen benachbarte Speicherzellen als zusätzliche Stromableiter aus dem leitenden Kanal.
Ein größerer Anteil des Stroms 594 wird den Kanal über die Masseleitung 5101 verlassen. Dennoch wird sich der Strom 594, wie bereits oben erläutert, auch an dieser Stelle wieder entsprechend der weiteren Widerstände in dem Strompfad weiter aufteilen.
5C zeigt eine Aufsicht auf diese Anordnung. Die Bitleitungen 511, 512, und 513 sind wie zuvor die obersten Elemente, welche die Speicherlemente/Volumen schaltaktiven Materials und die zugehörigen aktiven Gebiete der Auswahltransistoren verdecken, die durch die Bezugszeichen 5140 angezeigt sind. Die Wortleitungen 560, die gleichzeitig die Gate-Elektroden bilden, sind in isolierendes Material 570 eingebettet, welches auch das Gateoxid bildet. Dies sind die untersten Elemente, so dass diese von anderen Elementen teilweise verdeckt werden. Die Masseleitungen 5100 sind unterhalb der Bitleitungen und oberhalb der Wortleitungen angeordnet.
In diesem Layout sind die Masseleitungen 5100 parallel zu den Bitleitungen 511, 512 und 513 angeordnet, wobei eine Masseleitung nach jeweils zwei Bitleitungen angeordnet ist.
Zwar ist die Abbildung nicht maßstabsgetreu dargestellt, dennoch geben die Pfeile 5150 und 5160 Maße an, wobei 5150 den Masseleitungs-Pitch und 5160 den Wortleitungs-Pitch angibt. Die Fläche einer Speicherzelle kann durch dieses Layout damit auf 6F² reduziert werden.
In 5D sind die Widerstände aus der Sicht der Bitleitung 512 durch die Speicherzelle 522 dieses Ausführungsbeispiels dargestellt. Das Speicherelement/Volumen schaltaktiven Materials 532 ist an die Bitleitung 512 gekoppelt, wobei das Speicherelement einen Widerstandswert R_Cell1 besitzt, dargestellt durch den Widerstand R_C1. Der Widerstand der Bodenelektrode 541 wird vernachlässigt. Der Widerstand R_C1 ist an die Widerstände R_T1 und R_T2 gekoppelt, die für die Widerstandswerte des ersten und zweiten Transistors stehen. Der erste Transistor kann dabei als der leitende Kanal nach links angesehen werden, der in 5C an die Masseleitung 5100 gekoppelt ist. Zur weiteren Vereinfachung werden weitere Widerstände in diesem Strompfad vernachlässigt. Der zweite Transistor mit dem Widerstand R_T2 ist der leitende Kanal zur rechten Seite, der zur Speicherzelle 523 mit dem Speicherelement 533 führt, das einen Widerstand R_C2 hat. Der Widerstand R_T3 steht exemplarisch für den leitenden Kanal zur Masseleitung 5101. Wieder wird zur Vereinfachung angenommen, dass der Strom sich bei Erreichen der Masseleitung 5101 nicht weiter aufteilt.
Zur Ermittlung des parasitären Stromes durch die Speicherzelle 523 wird angenommen, das dessen Speicherelement 533 einen niedrigen Widerstandswert von R_C2 = R_T1 = R_T2 = R_T3 aufweist.
Das Potential der Bitleitung 513 soll ferner gleich dem Potential der Masseleitung sein.
Der parasitäre Strom I_C2 durch die Zelle 523 kann damit ermittelt werden zu 1/6 des Stromes, der durch die Zelle 522 fließt. Dieser Strom kann beispielsweise noch durch Erhöhung des Widerstandswertes der Zelle 523 verringert werden. Alternativ dazu kann der Widerstand des leitenden Kanals R_T verringert werden. Da die Leitfähigkeit eines leitenden Kanals in einem Transistor von seiner Breite abhängt, kann die Tiefe der Wortleitungen vergrößert werden, so dass ein leitender Kanal mit größerer Tiefe induziert wird. Eine weitere Alternative zur Verringerung des parasitären Stromes I_C2 ist das Erhöhen der Spannung der Bitleitung 513, wobei die an Zelle 523 angelegte Spannung so gewählt wird, dass diese den parasitären Stromfluss minimiert. Dies kann beispielsweise auch dadurch erreicht werden, dass die Bitleitung 513 potentialfrei gehalten wird, sodass ein Strom, der durch die Zelle 523 fließt, durch die transportierten Ladungsträger die Spannung der Bitleitung 513 anhebt. Alternativ kann auch eine Spannung an die Bitleitung 513 angelegt werden, wobei diese den Schwellwert zum Schreiben/Löschen eines Zustands nicht überschreiten darf.
Die 6A, 6B und 6C zeigen ein viertes Ausführungsbeispiel, in dem das Prinzip der vorherigen Ausführungsform verallgemeinert ist.
6A zeigt einen Schnitt durch die Anordnung, wobei die Schnittlinie parallel und durch eine Bitleitung 610 und durch zwei Speicherzellen verläuft. In dieser Ansicht weisen die Zellen viele Gemeinsamkeiten mit dem vorherigen Ausführungsbeispiel auf. So weist beispielsweise die Zelle 620 ein Speicherelement 630 auf, welches mit einem Bodenelektrodenkontakt 640 verbunden ist, der wiederum mit einem Source/Drain-Bereich 650 verbunden ist. Wortleitungen 660 sind in isolierendes Material 670 eingebettet, wobei die Wortleitungen unter der ursprünglichen Oberfläche 681 des Substrats/Wafers angeordnet sind.
6B zeigt einen Schnitt durch das vierte Ausführungsbeispiel, wobei hier die Schnittlinie senkrecht zu den Bitleitungen 611 bis 614 verläuft. Die Speicherzellen 621 bis 624 sind mit den Bitleitungen 611 bis 614 verbunden. Auf der linken Seite der Zelle 621 und ebenso rechts von Zelle 624 sind Masseleitungen 6100, 6101 platziert, wobei vier Speicherzellen zwischen diesen angeordnet sind. Es ist hier für den Fachmann offensichtlich, dass die hier dargestellte Ausgestaltung der Anordnung von Speicherzellen und Masseleitungen so abgeändert werden kann, dass drei oder mehr als vier Zellen zwischen zwei benachbarten Masseleitungen platziert werden können.
Das Lesen und Schreiben einer Zelle wird im Folgenden anhand der Zelle 623 beschrieben. Ähnlich wie der oben beschriebene Betrieb wird die Spannung der beiden Wortleitungen 660 erhöht, so dass ein leitender Kanal induziert wird und der Auswahltransistor damit öffnet. Da in dieser Ansicht die Wortleitungen 660 vor und hinter der Papierebene liegen, wie durch das strichlinierte Viereck angedeutet, verläuft der leitende Kanal horizontal und in der Papierebene. Durch erhöhen der Spannung der Bitleitung 613 wird ein Stromfluss durch das Speicherelement 633 und die Bodenelektrode 643 bewirkt, der über den Source/Drain-Bereich 653 in den leitenden Kanal mündet.
Der in den leitenden Kanal einfließende Strom wird sich in zwei große Anteile aufteilen, wie durch die Pfeile 691 und 692 angedeutet, wobei der erste Stromanteil die Isolierrinne 6121 passiert und in eine erste Richtung fließt und der zweite Anteil die Isolierrinne 6122 passiert und in die entgegengesetzte Richtung fließt. Das Verhältnis der beiden Stromanteile zueinander ist dabei umgekehrt proportional zu den Widerständen, welche die Stromflüsse jeweils in ihrem Strompfad sehen. Weiterhin wird sich jeder der zwei Stromanteile entsprechend der jeweils vorausliegenden Widerstände weiter in mehrere Anteile aufteilen. Beispielsweise wird der Anteil 691 sich in Anteile aufteilen, die den leitenden Kanal durch die Speicherzellen 621, 622 verlassen und in einen Anteil, der den Kanal über die Masseleitung 6100 verlässt. Ein fast zu vernachlässigender Anteil wird die Masseleitung 6100 passieren und weiter durch den leitenden Kanal fließen, der sich entlang der Wortleitungen erstreckt. In ähnlicher Weise teilt sich der Anteil 692 entsprechend der Widerstände in seinem Strompfad in mehrere Anteile auf, die den leitenden Kanal durch benachbarte Speicherzellen 624 und Masseleitung 6101 verlassen und in einen fast zu vernachlässigenden Anteil, der den leitenden Kanal durch weiter entfernte Speicherzellen und Masseleitungen verlassen wird. Auf diese Weise wird der bei Betrieb der Speicherzelle 623 fließende Strom den leitenden Kanal nicht nur über die Masseleitungen 6100 und 6101, sondern auch über benachbarte Speicherzellen verlassen.
Die Amplitude eines Stromanteils, der durch eine Speicherzelle beim Lesen oder Schreiben einer Zelle fließt, die an dasselbe Wortleitungspaar gekoppelt ist, hängt davon ab, ob es ein Lesevorgang mit einem entsprechend kleinen Strom oder ein Schreibvorgang mit einem entsprechend größeren Strom ist, wie viele andere Zellen zwischen dieser und der betriebenen Zelle angeordnet sind und welchen Zustand, also welchen Widerstandswert, diese gerade aufweisen, wie viele Masseleitungen in dem Strompfad zwischen der betriebenen und dieser Zelle angeordnet sind und welchen Zustand die Zelle selbst aufweist. Weiterhin beeinflusst der Widerstand in dem Strompfad, wie er von der betriebenen Zelle in die entgegengesetzte Richtung gesehen wird, die Größe des parasitären Stromflusses.
6C zeigt eine Aufsicht auf ein Layout gemäß dem vierten Ausführungsbeispiel. Ähnlich wie bei den zuvor beschriebenen Ausführungsbeispielen sind die Bitleitungen 610 die obersten Elemente, die in dieser Ansicht die aktiven Gebiete der Auswahltransistoren und die Speicherelemente, also die Volumen schaltaktiven Materials verdecken. Kreise 6130 geben die Platzierung der Speicherelemente und aktiven Gebiete an. Die Masseleitungen 6100 sind hier parallel zu den Bitleitungen 610 und nach jeder vierten Bitleitung angeordnet.
Da nur wenige Masseleitungen in der Anordnung von Speicherzellen angeordnet sind, kann die für eine Zelle durchschnittlich benötigte Fläche reduziert werden. Auch wenn die Abbildungen nicht maßstabsgetreu gezeichnet sind, so gaben die Pfeile 6140 und 6150 die Maße der Anordnung an. In einer Anordnung, in der die Breite einer Masseleitung W_wordline und n Bitleitungen pro Masseleitung angeordnet sind, kann die für eine Speicherzelle benötigte Fläche a angegeben werden zu a = 2F × (2F + 1n × Wwordline)
Unter der Annahme, dass in der vierten Ausführungsform für eine Masseleitung die gleiche Breite wie für eine Bitleitung benötigt wird und weiterhin vier Bitleitungen pro Masseleitung angeordnet sind, so kann die Zellengröße a angegeben werden als a = 2F × (2F + 14 × 2F) = 5F2
Die durchschnittliche Zellengröße kann weiter verringert werden, falls eine größere Anzahl von Bitleitungen pro Masseleitung angeordnet werden, so dass die Zellengröße reduziert werden kann zu a = 2F × (2F + 1n × 2F)
Nachfolgend wird anhand der 7A bis 7D noch der Prozessablauf zur Herstellung einer Anordnung von Speicherzellen beschrieben.
7A zeigt eine Schnittansicht – wie in den vorherigen A-Abbildungen – parallel zu einer Bitleitung, die in kommenden Prozessabschnitten erzeugt wird, wohingegen 7B einen Schnitt mit einer zu 7A senkrechten Schnittführung zeigt.
Die Herstellung beginnt mit Quell- und Source/Drain-Dotierungen mittels konventioneller Verfahren, um bestimmte Bereiche in dem Substrat 710 zu dotieren. Beispielsweise werden dabei die P-dotierten Kanalbereiche und die N+ dotierten Source/Drain-Bereiche erzeugt. Anschließend wird ein Stack bestehend aus einem Opferpad eines Oxids und einer Nitritschicht 720 und optional noch eine Hartmaske abgeschieden, die als Hilfsmittel in späteren Verfahrensschritten dienen.
Die in Linien geformten Rinnen werden mittels herkömmlicher Lithographie- und Ätzprozesse erzeugt und anschließend mit einem isolierenden Material gefüllt. Die Isolierrinnen werden dabei zwischen den Source/Drain-Bereichen platziert, um diese elektrisch voneinander zu separieren und um Kurzschlüsse zwischen diesen zu verhindern. Das Erstellen der Isolierrillen kann dabei mit der Erstellung einer flachen Grabenisolierung, sog. shallow trench isolation STI, für periphere Baugruppen kombiniert werden.
Dann werden Wortleitungsgräben als Streifen erstellt, wobei mittels konventioneller Lithographie- und Ätzverfahren das Siliziumoxid der STI und des Substrats geätzt wird. Die Wortleitungsgräben können dabei für unterschiedliche Architekturen von Wortleitungen gestaltet werden. Die entstehenden Seitenwände der Wortleitungsgräben können optional noch weiter verschmälert werden, sodass die Gräben noch breiter werden, und es kann eine opferbare Oxidierung durchgeführt werden.
Anschließend wird das opferbare Oxid entfernt und die Oberfläche der Wortleitungsgräben wird oxidiert, sodass eine Schicht Siliziumoxid entsteht, die das Gateoxid 730 bildet.
Im nächsten Schritt werden die Wortleitungen erstellt, wobei unterschiedliche Architekturen vorgesehen werden können.
Beispielsweise kann eine erste Architektur einer Wortleitung einen herkömmlichen Wortleitungs-Stack aufweisen – nicht dargestellt –, der zumindest teilweise über der Oberfläche – bezeichnet durch Pfeil 740 – des ursprünglichen Substrats angeordnet ist. Ein solcher Wortleitungs-Stack kann beispielsweise eine Schicht Polysilizium als Gate-Elektrode aufweisen, auf die eine Schicht Metall oder ein Polyzid abgeschieden wird, wobei ein Polyzid ein über Polysilizium gebildetes Silizid ist. Der Wortleitungs-Stack weist weiterhin eine isolierende Deckschicht auf, beispielsweise aus SiN.
Alternativ dazu können die Wortleitungen als Spacer-Wortleitungen – nicht dargestellt – ausgebildet werden, sodass ein Wortleitungsgraben zwei nebeneinander liegende Wortleitungen aufnimmt, die entlang der gegenüberliegenden Seitenwände des Grabens angeordnet sind. Die Spacer-Wortleitungen können beispielsweise durch Abscheiden eines Lagers, also einer Schicht, eines leitenden Materials und nachfolgendem anisotropen Ätzen erzeugt werden, welches im wesentlichen das Material nur auf horizontalen Flächen entfernt und das Material auf vertikalen Flächen belässt, so dass zwei Wortleitungen in einem Wortleitungsgraben erzeugt werden. Derartige Spacer-Wortleitungen weisen den Vorteil auf, dass die Spannung eines Paares benachbarter Wortleitungen in zwei Wortleitungsgräben erhöht werden kann, während gleichzeitig die in den Gräben daneben liegenden Wortleitungen mit einer negativen Spannung beschaltet werden können, um so die Ausbildung eines leitenden Kanals zu begrenzen. Ein Nachteil dieser Architektur ist jedoch die benötigte größere Breite des Wortleitungsgrabens, da in diesem die Wortleitungsspacer und die dazwischen liegende Isolierung untergebracht werden müssen. Dies verursacht bei der Produktion einen erhöhten Aufwand und damit erhöhte Kosten.
Gemäß einer weiteren Alternative können die Wortleitungsgräben mit einem einzigen leitenden Material gefüllt werden, sodass nur eine unter der ursprünglichen Oberfläche des Substrats vergrabene Wortleitung 740 erzeugt wird, so wie dies in den Ausführungsbeispielen beschrieben ist. Die Wortleitungsgräben können dabei mittels konventioneller Prozessschritte gefüllt werden, beispielsweise durch Füllen mit einem geeigneten leitfähigen Material und einem anschließenden chemisch-mechanischen Polieren, um die Wortleitungen 740 auf das Niveau der Nitritschicht einzuebnen. Anschließend können die Wortleitungen zurückgeätzt werden, ebenfalls mittels bekannter Prozessschritte, und es kann eine Oxidkappe 750 zur Isolierung der Oberfläche der Wortleitungen 740 erzeugt werden. Die 7A und 7B zeigen das Substrat, nachdem die vorbeschriebenen Schritte ausgeführt wurden.
Wie in den 7C und 7D dargestellt, wird das Nitrit-Pad 720 entfernt, wobei beispielsweise konventionelle Verfahren wie Ätzen und/oder chemisch-mechanisches Polieren (CMP) eingesetzt werden können. Optional können weitere Quell-Dotierungen vorgenommen werden, um beispielsweise Halbleiterübergänge in ihrer Dotierung einzustellen.
Zur Ausbildung der Masseleitungen 760 werden Kontaktfläche in dem Oxidpad geöffnet, so dass das Silizium des Substrats frei liegt. Die Masseleitungen 760 werden dann durch Abscheiden eines Lagers eines geeigneten Masseleitungsmaterials und anschließender Formgebung zu Leitungen erstellt. Geeignete Masseleitungsmaterialien sind beispielsweise Metalle oder Polyzide oder ein Stack mit Polysilicon und einem Metall und/oder Polyzid. Daran anschließend wird ein Isoliermaterial zur elektrischen Isolierung der Masseleitungen abgeschieden, wobei zur Isolierung der Seitenwände der Masseleitungen Spacer gebildet werden, so dass alle offenen Flächen von einem isolierenden Material 770 bedeckt sind, welches beispielsweise SiN sein kann.
Bei diesen Prozessschritten kann mindestens ein Material eines Masseleitungs-Stacks gleichzeitig zur Ausbildung eines Gate-Stacks verwendet werden, der zur Erstellung der Transistoren der peripheren Logikelemente der Speicheranordnung benötigt wird.
Anschließen können wiederum Quell- und Source/Drain-Dotierungen durchgeführt werden, um Halbleiterübergänge einzustellen. Beispielsweise können die Source/Drain-Gebiete 770, die zwischen Wortleitungen angeordnet sind und die an die Bodenelektrodenkontakte koppeln N+ dotiert werden.
Die 7C und/D zeigen den Fertigungszustand nach Durchführung dieser Verfahrensschritte.
Sodann wird das Padoxid, welches die Source/Drain-Bereiche bedeckt, entfernt, um die Drain-Kontakte 770 zu öffnen. Anschließend kann ein optionales epitaxiales Aufwachsen durchgeführt werden, um die Kontaktfläche über den Source/Drain-Bereichen zu vergrößern.
In einem nächsten Schritt kann ein Zwischenschicht-Dielektrikum auf den Chip abgeschieden werden, welches benachbarte Elemente gegeneinander isoliert und ebenso als Hilfsmittel für die Erstellung des Speicherelements dient, also des Volumens schaltaktiven Materials. Im Anschluss daran wird das Zwischenschicht-Dielektrikum, beispielsweise Siliziumoxid, planarisiert.
Nachfolgend wird mittels konventioneller Prozessschritte eine Bodenelektrode auf den zuletzt erstellten Source/Drain-Bereichen gebildet, auf denen dann ein Volumen schaltaktiven Materials abgeschieden werden kann. Schließlich werden die Bitleitungen erstellt, die an die Oberflächen der Volumen schaltaktiven Materials ankoppeln.
Das vorgeschlagene Konzept ermöglicht damit die Herstellung kostengünstiger Speicher mit hoher Zelldichte mit vollständig verarmten Doppelgate-Auswahltransistoren, die einen gebogenen Kanal aufweisen, wobei die Transistorbodies mit dem Substrat gekoppelt sind, und wobei die Masseleitungen oberhalb der Oberfläche des ursprünglichen Substrats verlaufen. Eine Speicherzelle kann durch Wahl des zu einer Zelle gehörigen Paares von Wortleitungen und der Bitleitung ausgewählt werden. Ein Leckstrom darf dabei als parasitärer Strom durch nicht-ausgewählte, nahe gelegene Speicherzellen fließen, die auf diese Weise als zusätzliche Ableitungen zum Ableiten des Stroms aus der ausgewählten Zelle dienen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- US 20050001257 A1 [0011]
- DE 10361695 B3 [0013]

Zitierte Nicht-Patentliteratur

- S. J. Ahn, "Highly Manufacturable High Density Phase Change Memory of 64 MB and Beyond", IEDM 2004 [0003]
- H. Horii et al "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI, 2003 [0003]
- Y. N. Hwang et al "Full integration and reliability evaluation of phase-change RAM based on 0.24 um-CMOS technologies", VLSI, 2003 [0003]
- S. Lai et al "OUM – a 180 nm non-volatile memory cell element technology for stand alone and embedded applications", IEDM 2001 [0003]
- Y. H. Ha et al "An edge contact cell type cell for phase change RAM featuring very low power consumption", VLSI, 2003 [0003]

Claims

Integrierter Schaltkreis mit einer Anordnung von Auswahltransistoren, die in einem Substrat (680) gebildet sind, wobei eine zur ursprünglichen Oberfläche (681) des Substrats parallele Ebene eine horizontale Bezugsebene bildet, zur Auswahl einer aus einer Vielzahl von resistiv schaltenden Speicherzellen (620) durch Auswahl eines Paares benachbarter Wortleitungen (660) und einer dazu senkrechten Bitleitung (610), umfassend: eine Vielzahl paralleler Wortleitungen (610–614), die sich unter der Bezugsebene (681) in einer ersten horizontalen Richtung erstrecken, wobei ein Paar benachbarter Wortleitungen (660) die Gate-Elektroden mindestens eines Auswahltransistors (620) bilden; mindestens eine Masseleitung (6100), die über der Bezugsebene (681) und parallel zu den Bitleitungen (610–614) angeordnet ist; eine Vielzahl von wechselweise und zwischen den Wortleitungen (610–614) angeordneten Isolierrinnen (6121–6122) und Source/Drain-Bereichen (650), wobei die Source/Drain-Bereiche (650) an Volumen schaltaktiven Materials (630) in den Speicherzellen oder die mindestens eine Masseleitung (6100) ankoppeln.
Integrierter Schaltkreis nach Anspruch 1, wobei in der Abfolge von Bitleitungen (610–614) und parallelen Masseleitungen (6100) mindestens zwei Bitleitungen (611–614) zwischen zwei nebeneinander liegenden Masseleitungen (6100, 6101) angeordnet sind.
Integrierter Schaltkreis nach Anspruch 1, wobei die Bitleitungen (610–614) und die parallelen Masseleitungen (2100) wechselweise angeordnet sind.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei die vertikale Tiefe der Wortleitungsgräben die Tiefe der Isolierrinnen (6121, 6122) übersteigt.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei die Dicke der isolierenden Schicht (670) am Boden eines Wortleitungsgrabens erheblich größer als die Dicke der isolierenden Schicht an den Seitenwänden des Wortleitungsgrabens ist.
Integrierter Schaltkreis nach Anspruch 5, wobei die isolierende Schicht am Boden des Wortleitungsgrabens die Dicke der isolierenden Schicht an den Seitenwänden des Wortleitungsgrabens um mindestens den Faktor zwei übersteigt.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei die Masseleitungen (6100, 6101) sich vertikal bis zur Ebene der Bitleitungen (610–614) erstrecken.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei ein Wortleitungsgraben eine Wortleitung (660) aufnimmt.
Integrierter Schaltkreis nach Anspruch 8, wobei die Wortleitung (660) sowohl zu einem ersten wie auch zu einem zweiten Paar von Wortleitungen gehört.
Integrierter Schaltkreis nach Anspruch 8, wobei die Speicherzellen an den Kreuzungspunkten von Wortleitungspaaren und Bitleitungen (610–614) schachbrettartig angeordnet sind.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche 1–7, wobei ein Wortleitungsgraben eine erste und eine zweite Wortleitung (660) aufnimmt.
Integrierter Schaltkreis nach Anspruch 11, wobei die Wortleitungen (660) als Spacer-Wortleitungen ausgebildet sind.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei eine Wortleitung (660) mittels eines Stacks aus mindestens Polysilizium und Metall gebildet ist.
Integrierter Schaltkreis nach Anspruch 13, wobei der Wortleitungsstack zumindest teilweise über der Bezugsebene (681) angeordnet ist.
Integrierter Schaltkreis nach Anspruch 14, wobei das Metall über der Bezugsebene (681) angeordnet ist.
Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, wobei die Masseleitungen (6100, 6101) unterhalb der Bitleitungen (660) angeordnet sind.
Integrierter Schaltkreis nach Anspruch 10, wobei die Masseleitung als Platte oder netzförmig ausgebildet ist.
Verfahren zum Betreiben einer aus einer Anordnung von selektiv schaltenden Speicherzellen durch Auswählen des in einem Substrat (680) gebildeten zugehörigen Doppelgate-Transistors und der dazugehörigen senkrechten Bitleitung (610), wobei eine zur ursprünglichen Oberfläche (681) des Substrats (680) parallele Ebene eine horizontale Bezugsebene bildet, wobei: die Gate-Elektroden des Auswahltransistors durch ein Paar benachbarter Wortleitungen (660) gebildet sind, die in einer ersten horizontalen Richtung verlaufen und zumindest teilweise unter der Bezugsebene (681) angeordnet sind, und wobei Source/Drain-Bereiche (650–654) und Isolierrinnen (6121, 6122), die sich von der Bezugsebene (681) in das Substrat erstrecken, wechselweise zwischen einem Paar von Wortleitungen angeordnet sind, wobei die Source/Drain-Bereiche (650–654) an Volumen schaltaktiven Materials (630–634) von Zellen oder eine Masseleitung (6100, 6101) koppeln, und wobei die Masseleitung (6100, 6101) parallel zu der Bitleitung (610) und über der Bezugsebene (681) angeordnet ist, mit folgenden Schritten: Erhöhen der Spannung der Bitleitung (610), und Erhöhen der Spannung des Paares von Wortleitungen (660), so dass ein Strom durch das schaltaktive Material (630) und den leitenden Kanal fließt, der zwischen den Wortleitungen (660) induziert wird, und wobei der Strom den leitenden Kanal über mindestens eine Masseleitung (6100, 6101) verlässt.
Verfahren nach Anspruch 18, wobei die betriebene Zelle (623) und mindestens eine benachbarte, nicht-betriebene Speicherzelle (624) an dasselbe Paar von Wortleitungen (660) gekoppelt und zwischen zwei benachbarten Masseleitungen (6100, 6101) angeordnet sind, und wobei der Strom durch die betriebene Zelle (623) teilweise durch die benachbarte, nicht-betriebene Zelle (624) abfließt.
Verfahren nach einem der vorstehenden Ansprüche 18 bis 19, wobei die betriebene Zelle (623) und mindestens eine weitere, nicht betriebene Speicherzelle (624) an dasselbe Paar von Wortleitungen angeschlossen und zwischen zwei benachbarten Masseleitungen (6100, 6101) angeordnet sind, und wobei die Spannung der mit der nicht-betriebenen Zelle (624) verbundenen Bitleitung (614) erhöht wird, um den Abfluss des Stroms über die nicht-betriebene Zelle (624) zu verringern.
Verfahren nach Anspruch 18, wobei die betriebene Zelle (623) und mindestens eine nicht-betriebene Speicherzelle (624) an das selbe Paar von Wortleitungen gekoppelt ist, und wobei die mit der nicht-betriebenen Zelle (624) verbundene Bitleitung (614) potentialfrei gehalten wird, um den Stromfluss durch die nicht-betriebene Zelle (624) zu verringern.
Verfahren nach einem der vorstehenden Ansprüche 18 bis 21, wobei ein Wortleitungsgraben eine Wortleitung (660) aufnimmt und ein zweites Paar von Wortleitungen eine Wortleitung (660) mit dem ersten Paar Wortleitungen gemeinsam hat, und wobei die zweite Wortleitung (660) des zweiten Paares von Wortleitungen zur Verringerung der Ausbildung eines leitenden Kanals zwischen dem zweiten Paar von Wortleitungen mit negativer Spannung beschaltet wird.
Verfahren nach einem vorstehenden Ansprüche 18 bis 22, wobei eine Wortleitung (660) nur aus Polysilizium oder einem Metall oder aus beidem gebildet ist.
Verfahren nach einem der vorstehenden Ansprüche 18 bis 22, wobei eine Wortleitung (660) als Stack umfassend zumindest eine Schicht Polysilizium oder Metall gebildet ist.
Verfahren nach einem der vorstehenden Ansprüche 18 bis 21, wobei ein Wortleitungsgraben eine erste und eine zweite Wortleitung aufnimmt, und wobei die erste Wortleitung zu dem Paar von Wortleitungen der betriebenen Zelle gehört und die zweite Wortleitung mit negativer Spannung beschaltet wird.
Verfahren zur Herstellung eines integrierten Schaltkreises umfassend eine Anordnung von Auswahltransistoren zum Auswählen einer aus einer Anordnung von Speicherzellen in einem Substrat, wobei eine zur ursprünglichen Oberfläche des Substrats (680) parallele Ebene eine Bezugsebene (681) definiert, mit folgenden Verfahrensschritten: a) Durchführen von Quell- und Source/Drain-Dotierungen zum Bilden einer P-dotierten Oberflächenschicht und N-dotierten Source/Drain-Bereichen (650) in dem Substrat (680); b) Abscheiden einer Pad-Schicht aus Siliziumoxid und anschließend einer Pad-Schicht aus Siliziumnitrit auf das Substrat (680); c) Bilden einer Vielzahl paralleler Isolierrinnen (6121, 6122) in dem Substrat in Form von Streifen, die in einer ersten horizontalen Richtung verlaufen, wobei die Isoliergräben (6121, 6122) mit einem Isoliermaterial gefüllt sind; d) Bilden einer Vielzahl von Wortleitungen (660), die senkrecht zu den Isoliergräben verlaufen, durch Bilden von Wortleitungsgräben, Erstellen einer Schicht isolierenden Materials (670) in den Wortleitungsgräben, Abscheiden von Wortleitungsmaterial in den Wortleitungsgräben, Zurückätzen des Wortleitungsmaterials und Bilden einer isolierenden Kappe, die die Wortleitungen bedeckt; e) Bilden von Masseleitungen (6121, 6122), die senkrecht zu den Wortleitungen (660) und über der Bezugsebene (681) verlaufen, durch Entfernen einer Pad-Schicht und Abscheiden einer Masseleitungsschicht, so dass die Masseleitungen (6100, 6101) an Source/Drain-Bereiche (650) gekoppelt sind, und anschließendes Ausformen des Masseleitungsmaterials und Bilden einer isolierenden Abdeckung über den Masseleitungen (6100, 6101); f) Bilden von Bodenelektrodenkontakten (640), die an die verbleibenden Source/Drain-Bereiche (650) koppeln; g) Bilden von Volumen schaltaktiven Materials (630) auf der Oberseite der Bodenelektrodenkontakte (640); h) Bilden von Bitleitungen (610), die an die Volumen schaltaktiven Materials (630) koppeln und senkrecht zu den Wortleitungen (660) verlaufen.
Verfahren nach Anspruch 26, wobei im Anschluss an das Abscheiden der Pad-Schichten eine Schicht eines Hartmaskenmaterials auf das Substrat (680) abgeschieden wird.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 27, wobei das Material in den Isolierrinnen (6121, 6122) Siliziumoxid ist.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 28, wobei das Substratmaterial zwischen benachbarten Wortleitungsgräben geschmälert wird, nachdem die Wortleitungsgräben geätzt wurden.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 29, wobei die Tiefe der Wortleitungsgräben mindestens bis zu der Tiefe der Isolierrinnen (6121, 6122) geätzt wird.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 30, wobei in Schritt c die Erstellung einer Schicht Isoliermaterial in den Wortleitungsgräben durch Oxidierung des Substratmaterials in den Wortleitungsgräben erreicht wird.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 31, wobei in Schritt c zwei Spacer-Wortleitungen in einem Wortleitungsgraben erstellt werden.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 32, wobei in zur Isolierung der Seitenwände der Masseleitungen die Seitenwandisolierungen als Spacer erstellt werden.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 33, wobei zur Bildung von Bodenelektrodenkontakten (640) eine Pad-Schicht über den Source/Drain-Bereichen (650) entfernt wird und zur Vergrößerung der Kontaktflächen Material epitaxial aufgewachsen wird.
Verfahren nach einem der vorstehenden Ansprüche 26 bis 34, wobei die Masseleitung plattenförmig oder netzförmig ausgebildet ist.