KR100911295B1 - 종형 ｍｉｓｆｅｔ의 제조 방법, 종형 ｍｉｓｆｅｔ,반도체 기억 장치의 제조 방법, 및 반도체 기억 장치 - Google Patents

종형 ｍｉｓｆｅｔ의 제조 방법, 종형 ｍｉｓｆｅｔ,반도체 기억 장치의 제조 방법, 및 반도체 기억 장치 Download PDF

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Abstract

소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 종형 MISFET를 구비한 반도체 기억 장치를 제조할 때, 종형 MISFET의 소스 영역을 구성하는 n형의 다결정 실리콘막(7)으로부터 채널 형성 영역을 구성하는 다결정 실리콘막(10)으로 확산되는 인과는 역도전형의 붕소를 상기 다결정 실리콘막(10)에 카운터 도핑하여, 다결정 실리콘막(10)의 실효적인 불순물 농도를 저감함으로써, 누설 전류(오프 전류)가 적은 종형 MISFET를 실현한다.
반도체층, 다결정 실리콘막, 불순문 농도, 오프 전류, 비정질 실리콘막

Description

종형 ＭＩＳＦＥＴ의 제조 방법, 종형 ＭＩＳＦＥＴ, 반도체 기억 장치의 제조 방법, 및 반도체 기억 장치{LONGITUDINAL MISFET MANUFACTURING METHOD, LONGITUDINAL MISFET, SEMICONDUCTOR STORAGE DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 종형 MISFET, 반도체 기억 장치 및 이들의 제조 기술에 관하여, 특히, 메모리 셀을 구성하는 트랜지스터를 종형 구조의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성한 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.
범용의 대용량 반도체 기억 장치로서, DRAM(Dynamic Random Access Memory)이 주로 사용되어 있다. DRAM의 메모리 셀은, 반도체 기판의 주면 상에 매트릭스 형상으로 배치된 복수의 워드선과 복수의 비트선과의 교점에 배치되며, 1개의 메모리 셀 선택용 MISFET와 이것에 직렬로 접속된 1개의 용량 소자(캐패시터)로 구성되어 있다. 메모리 셀 선택용 MISFET는, 주로 게이트 산화막과, 워드선과 일체로 구성된 게이트 전극과, 소스 및 드레인을 구성하는 한쌍의 반도체 영역에 의해 구성되어 있다. 비트선은, 메모리 셀 선택용 MISFET의 상부에 배치되며, 소스, 드레인 중 어느 하나와 전기적으로 접속되어 있다. 정보 축적용 용량 소자는, 동일하게 메모리 셀 선택용 MISFET의 상부에 배치되며, 소스, 드레인 중 다른 하나와 전기적으로 접속되어 있다.
일본 특개평5-110019호 공보는, 반도체 기판 내에 트렌치 구조의 캐패시터를 형성하고, 그 상부에 종형 구조의 MIS 트랜지스터를 배치한 1트랜지스터+1캐패시터형의 반도체 기억 장치를 개시하고 있다.
일본 특개평11-87541호 공보는, 상기 공보와는 다른 종형 구조의 MISFET를 개시하고 있다. 이 종형 MISFET는, 반도체 기판 상에 다결정 실리콘으로 이루어지는 기둥 형상의 적층 구조체를 형성하고, 이 적층 구조체에 하층으로부터 순서대로 하층 반도체층(소스 영역), 중간 반도체층(채널 형성 영역) 및 상층 반도체층(드레인 영역)을 형성한 구성으로 되어 있다. 중간 반도체층의 측벽은 채널 영역으로서 기능하고, 그 표면에 게이트 절연막이 형성되어 있다. 또한, 적층 구조체의 측벽에는 상기 게이트 절연막을 개재하여 게이트 전극이 형성되어 있다.
본 발명자들은, 상기 일본 특개평11-87541호 공보에 기재된 종형 구조의 MISFET를 이용한 반도체 기억 장치를 개발중이다. 이 종형 MISFET는, 반도체 기판 상에 형성한 기둥 형상의 적층 구조체에 소스 영역, 채널 형성 영역 및 드레인 영역을 형성하기 때문에, 트랜지스터의 점유 면적을 작게 할 수 있는 이점이 있고, 예를 들면 반도체 기판에 형성한 홈의 내부에 트렌치 구조의 용량 소자를 형성하고, 그 상부에 이 종형 MISFET로 메모리 셀 선택용 MISFET를 형성하면, 종래의 DRAM보다 셀 사이즈가 작은 메모리 셀을 실현하는 것이 가능하게 된다.
한편, 이 종형 MISFET는, 비도핑 혹은 불순물 농도가 매우 낮은 다결정 실리콘막으로 이루어지는 채널 형성 영역의 상하에 고불순물 농도의 다결정 실리콘막을 적층하여 소스, 드레인 영역을 형성하기 때문에, 프로세스 중의 열 처리에 의해 소스, 드레인 영역 내의 불순물이 채널 형성 영역으로 열 확산되기 쉬운 구조로 되어 있다.
그러나, 이 종형 MISFET는, 채널 형성 영역을 완전 공핍화함으로써 비동작 시의 누설 전류(오프 전류)를 저감하기 때문에, 소스, 드레인 영역 내의 불순물이 채널 형성 영역으로 열 확산되면, 채널 형성 영역의 완전 공핍화가 저해되어, 누설 전류(오프 전류)가 증대된다고 하는 문제가 있다. 또한, 채널 형성 영역에 불순물이 확산됨으로써 임계값 전압도 변동되게 된다.
본 발명의 목적은, 누설 전류(오프 전류)가 적은 종형 MISFET를 실현할 수 있는 기술을 제공하는 것에 있다.
본 발명의 목적은, 임계값 전압의 변동이 적은 종형 MISFET를 실현할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET의 제조 방법 또는 상기 MISFET를 구비한 반도체 기억 장치의 제조 방법으로서, 반도체 기판의 주면 상에 제1 불순물을 포함하는 소스 영역을 형성하는 공정과, 상기 소스 영역의 상부에 채널 형성 영역을 형성하는 공정과, 상기 채널 형성 영역에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 도입하는 공정과, 상기 채널 형성 영역의 상부에 제1 불순물을 포함하는 드레인 영역을 형성하는 공정을 포함한다.
또한, 본 발명의 반도체 기억 장치는, 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비하고, 상기 소스 영역 및 상기 드레인 영역은, 제1 불순물을 포함하는 다결정 실리콘막으로 이루어지며, 상기 채널 형성 영역은, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 포함하는 다결정 실리콘막으로 이루어진다.
도 1은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 2는 도 1의 A-A'선을 따른 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 5는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 11은 MISFET의 비동작 시에서의 오프 전류의 채널 불순물 도우즈량 의존성을 도시하는 그래프.
도 12는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 15는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 18은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 21은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 일 실시예인 반도체 기억 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 29는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 30은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 31은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 32는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 33은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 34는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 35는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 36은 서브 임계 특성의 채널 불순물 농도 의존성을 도시하는 그래프.
도 37은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 38은 도 37의 A-A'선을 따른 단면도.
도 39는 도 37의 B-B'선을 따른 단면도.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 특별히 필요할 때 이외에는, 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
(실시예 1)
본 실시예는, 1개의 메모리 셀 선택용 MISFET와 1개의 용량 소자로 메모리 셀을 구성한 DRAM에 적용한 것으로서, 도 1∼도 24를 이용하여 그 제조 방법을 공정순으로 설명한다.
도 1은 메모리 셀 약 4개분의 영역을 도시하는 반도체 기판(이하, 간단하게 기판이라고 함)(1)의 평면도, 도 2는 도 1의 A-A'선을 따른 기판(1)의 단면도이다. 또한, 특별히 한정되지 않지만, 기판(1)은 p형의 단결정 실리콘으로 이루어진다.
메모리 셀을 형성하기 위해서는, 우선, 도 3에 도시한 바와 같이, 기판(1) 상에 CVD법으로 막 두께 50∼100㎚ 정도의 산화 실리콘막(2)과 막 두께 140㎚ 정도의 질화 실리콘막(3)을 퇴적한 후, 포토레지스트막(40)을 마스크로 이용한 드라이 에칭에 의해, 메모리 셀 형성 영역의 질화 실리콘막(3)과 산화 실리콘막(2)을 제거한다.
다음으로, 포토레지스트막(40)을 애싱으로 제거한 후, 도 4 및 도 5에 도시한 바와 같이, 질화 실리콘막(3)을 마스크로 이용한 드라이 에칭으로 메모리 셀 형성 영역의 기판(1)에 직경 120㎚ 정도, 깊이 1㎛ 정도의 홈(4)을 형성한다.
다음으로, 도 6에 도시한 바와 같이, 1000℃ 정도의 고온 분위기 중에서 인(P) 또는 비소(As) 등의 n형 불순물을 기상 확산시킴으로써, 홈(4)의 내벽을 따라 n형 반도체 영역(5)을 형성한 후, 기판(1) 상에 CVD법으로 막 두께 7㎚ 정도의 질화 실리콘막(6)을 퇴적하고, 계속해서 N2O 가스를 이용하여 질화 실리콘막(6)을 산질화 처리한다. n형 반도체 영역(5)은 용량 소자의 플레이트 전극을 구성하고, 산질화 처리된 질화 실리콘막(6)은 용량 소자의 용량 절연막을 구성한다. 용량 절연막은, 질화 실리콘막(6) 대신에, 산화 탄탈막 등의 고유전체막으로 구성할 수도 있다.
다음으로, 도 7에 도시한 바와 같이, 기판(1) 상에 1020개/㎤ 정도의 인을 도핑한 n형의 다결정 실리콘막(7)을 퇴적한 후, 홈(4)의 외부의 다결정 실리콘막(7), 질화 실리콘막(6) 및 질화 실리콘막(3)을 드라이 에칭으로 제거한다. 이 다결정 실리콘막(7)은, 홈(4)의 내부를 완전하게 매립할 수 있는 두꺼운 막 두 께(70㎚ 이상)로 퇴적한다.
홈(4)의 내부에 남은 상기 다결정 실리콘막(7)은, 용량 소자의 축적 전극을 구성함과 함께, 후 공정에서 홈(4)의 상부에 형성되는 메모리 셀 선택용 MISFET의 소스 영역을 구성한다. 또한, 이 소스 영역(다결정 실리콘막(7))은, 메모리 셀 선택용 MISFET의 드레인 영역으로서 기능하는 경우도 있지만, 여기서는 편의상, 소스 영역으로서 취급한다.
여기까지의 공정에 의해, n형 반도체 영역(5)을 플레이트 전극, 질화 실리콘막(6)을 용량 절연막, 다결정 실리콘막(7)을 축적 전극으로 하는 용량 소자 C가 홈(4)의 내부에 형성된다.
다음으로, 도 8에 도시한 바와 같이, 기판(1) 상에 CVD법으로 막 두께 400㎚ 정도의 비정질 실리콘막(중간 반도체층)(10a)을 퇴적한다. 이 비정질 실리콘막(10a)은, 불순물 농도가 1×1016개/㎤ 이하인 비정질 실리콘, 혹은 불순물을 실질적으로 포함하지 않는 비도핑의 비정질 실리콘으로 구성한다.
다음으로, 기판(1)을 열 처리함으로써, 상기 비정질 실리콘막(10a)을 다결정 실리콘막(10)으로 변환한다(도 9). 이 열 처리는, 적어도 550℃ 이상, 바람직하게는 600℃∼800℃ 정도의 고온에서 행한다.
상기 다결정 실리콘막(10)은, CVD법으로 퇴적한 다결정 실리콘막에 의해 구성할 수도 있지만, 상기한 바와 같이, 비정질 실리콘막(10a)을 열 처리하여 다결정화한 막쪽이 결정 결함이 적은 양질의 막으로 된다. 이 다결정 실리콘막(10)은, 메모리 셀 선택용 MISFET의 채널 형성 영역으로서 이용되기 때문에, 결정 결함의 발생이 가능한 한 적은 적은 방법에 의해 형성하는 것이 바람직하다.
상기의 열 처리를 행하면, 다결정 실리콘막(10)의 하층에 형성되어 있는 n형의 다결정 실리콘막(7)(축적 전극, 소스 영역)에 포함되는 인의 일부가 다결정 실리콘막(10) 내로 열 확산되어, 다결정 실리콘막(10)의 불순물 농도를 높이게 되기 때문에, 이 다결정 실리콘막(10)에 의해 구성되는 채널 형성 영역의 완전 공핍화를 실현하는 것이 곤란하게 된다. 또한, 채널 형성 영역 내로 인이 확산됨으로써, 메모리 셀 선택용 MISFET의 임계값 전압이 변동되어, 메모리 셀의 동작이 불안정하게 되는 문제도 발생한다.
따라서, 도 10에 도시한 바와 같이, 인과는 반대의 도전형을 갖는 붕소(또는 BF2)를 다결정 실리콘막(10)에 도입한다. 붕소(또는 BF2)의 도입은, 붕소(또는 BF2)를 기판(1)의 주면에 대하여 수직 방향으로 주입하는 이온 주입법에 의해 행하며, 다결정 실리콘막(10)의 거의 중앙부 근방의 붕소 농도가 그 상부 및 하부의 붕소 농도보다 높아지는 주입 에너지로 도입한다. 또한, 다결정 실리콘막(10)에 도입되는 붕소의 농도가, 다결정 실리콘막(10)으로 확산되는 인의 농도와 동일, 또는 약간 붕소가 과잉되도록 붕소(또는 BF2)의 도우즈량을 조정한다.
도 11은 메모리 셀 선택용 MISFET의 오프 전류와 다결정 실리콘막(채널 형성 영역)(10)에 도입하는 붕소의 도우즈량과의 관계를 측정한 그래프이다. 도면과 같이, 이 실험에서는, 붕소의 도우즈량을 약 4×1012/㎠ 정도 이상으로 함으로써, 오 프 전류를 대폭 저감할 수 있는 것을 알 수 있었다.
이와 같이, 본 실시예에서는, n형의 다결정 실리콘막(7)(소스 영역)으로부터 다결정 실리콘막(채널 형성 영역)(10)으로 확산되는 인과 역도전형의 붕소를 카운터 도핑하기 때문에, 다결정 실리콘막(채널 형성 영역)(10)의 실효적인 불순물 농도를 저감할 수 있다.
다음으로, 도 12에 도시한 바와 같이, 다결정 실리콘막(10)의 상부에 인을 도핑한 n형의 다결정 실리콘막(상부 반도체층)(12)을 CVD법으로 퇴적한 후, 다결정 실리콘막(12)의 상부에 CVD법으로 산화 실리콘막(13) 및 질화 실리콘막(14)을 퇴적한다. 다결정 실리콘막(12)의 막 두께는 200㎚ 정도, 산화 실리콘막(13)의 막 두께는 10㎚ 정도, 질화 실리콘막(14)의 막 두께는 100㎚ 정도로 한다.
다음으로, 도 13에 도시한 바와 같이, 포토레지스트막(41)을 마스크로 이용한 드라이 에칭에 의해, 질화 실리콘막(14) 및 산화 실리콘막(13)을 패터닝한다. 도 14에 도시한 바와 같이, 포토레지스트막(41)은, 홈(4)의 상부를 가로질러 도면의 상하 방향으로 연장되는 띠 형상의 패턴을 갖는다.
다음으로, 포토레지스트막(41)을 애싱으로 제거한 후, 도 15에 도시한 바와 같이, 질화 실리콘막(14)을 마스크로 이용한 드라이 에칭으로 다결정 실리콘막(12) 및 다결정 실리콘막(10)을 패터닝한다. 이 드라이 에칭으로 패터닝된 다결정 실리콘막(10, 12)은, 상기 도 14에 도시한 포토레지스트막(41)과 마찬가지로, 홈(4)의 상부를 가로질러 연장되는 띠 형상의 패턴으로 된다.
다음으로, 도 16에 도시한 바와 같이, 기판(1) 상에 CVD법으로 막 두께 500 ㎚ 정도의 산화 실리콘막(15)을 퇴적한 후, 화학적 기계 연마법을 이용하여 산화 실리콘막(15)의 표면을 평탄화한다. 이 연마는, 질화 실리콘막(14)의 표면이 노출된 시점을 종점으로 한다.
다음으로, 도 17, 도 18 및 도 19(도 17의 B-B'선을 따른 단면도)에 도시한 바와 같이, 산화 실리콘막(15)의 상부에 CVD법으로 막 두께 100㎚∼150㎚ 정도의 산화 실리콘막(16)을 퇴적한 후, 포토레지스트막(42)을 마스크로 이용한 드라이 에칭에 의해, 산화 실리콘막(16)을 패터닝한다. 도 17에 도시한 바와 같이, 포토레지스트막(42)은, 홈(4)의 상부를 가로질러 도면의 좌우 방향으로 연장되는 띠 형상의 패턴을 갖는다.
다음으로, 포토레지스트막(42)을 애싱으로 제거한 후, 도 20, 도 21 및 도 22에 도시한 바와 같이, 띠 형상으로 패터닝된 상기 산화 실리콘막(16)을 마스크로 이용한 드라이 에칭으로 다결정 실리콘막(12) 및 다결정 실리콘막(10)을 패터닝한다.
상기 드라이 에칭에 의해, 용량 소자 C의 상부에는, 다결정 실리콘막(10), 다결정 실리콘막(12), 산화 실리콘막(13) 및 질화 실리콘막(14)이 이 순서로 적층된 사각 기둥 형상의 적층 구조체 P가 형성된다. 또한, 이 적층 구조체 P가 형성됨으로써, 다결정 실리콘막(10)으로 이루어지는 채널 형성 영역(10C)과, 그 상부에 적층된 다결정 실리콘막(12)으로 이루어지는 드레인 영역(12D)이 형성된다. 도 21에 도시한 바와 같이, 적층 구조체 P의 2개의 측벽(도 20의 좌우 방향의 측벽)은, 산화 실리콘막(15)에 의해 피복되어 있지만, 도 22에 도시한 바와 같이, 다른 2개 의 측벽(도 20의 상하 방향의 측벽)은, 이들 표면이 노출되어 있다. 이 상태에서 다시 채널 형성 영역의 다결정 실리콘막 내에서의 불순물 농도 저감을 위해, 인과는 반대의 도전성을 나타내는 붕소(또는, BF2)를 이온 주입법에 의해 도입한다. 붕소(또는, BF2)는, 기판(1)의 주면에 대하여 0° 이상, 90° 이하의 경사 방향으로부터 주입한다. 이 경사 방향으로부터의 이온 주입은, 예를 들면 반도체 기판(1)을 그 주면에 수직인 축에 대하여 90°씩 회전하여 행하면 된다. 또한, 이 이온 주입은, 채널 형성 영역(다결정 실리콘막)에 도입되는 p형 불순물의 농도가, 드레인 영역으로부터 채널 형성 영역으로 확산되는 인의 농도와 동일, 또는 약간 p형 불순물이 과잉되도록 p형 불순물의 도우즈량을 조정하여 행한다.
다음으로, 도 23에 도시한 바와 같이, 산화성 분위기 중에서 기판(1)을 열 처리함으로써, 적층 구조체 P의 측벽(산화 실리콘막(15)에 의해 피복되어 있지 않은 측벽)에 막 두께 10㎚ 정도의 산화 실리콘막으로 이루어지는 게이트 절연막(17)을 형성한다. 게이트 절연막(17)을 구성하는 산화 실리콘막은, CVD법으로 퇴적해도 되지만, 다결정 실리콘막(10C, 12D)의 표면을 열 산화한 쪽이 결함이 적은 양질의 막이 얻어진다.
다음으로, 도 24에 도시한 바와 같이, 서로 인접하는 적층 구조체 P의 간극에 게이트 전극(18G)을 형성함으로써, 소스 영역(다결정 실리콘막(7)), 채널 형성 영역(10C), 드레인 영역(12D), 게이트 절연막(17) 및 게이트 전극(18G)으로 이루어지는 메모리 셀 선택용 MISFETQs가 완성된다. 게이트 전극(18G)은, 기판(1) 상에 붕소를 도핑한 p형의 다결정 실리콘막을 CVD법으로 퇴적하고, 계속해서 화학적 기계 연마법에 의해 산화 실리콘막(16)의 표면이 노출될 때까지 다결정 실리콘막을 연마, 평탄화함으로써 형성한다.
여기까지의 공정에 의해, 용량 소자 C와 그 상부에 형성된 메모리 셀 선택용 MISFETQs로 이루어지는 DRAM의 메모리 셀이 대략 완성된다.
본 실시예에서는, 도 10에 도시한 구조에서의 수직 방향으로부터의 이온 주입, 및 도 22에 도시한 구조에서의 경사 방향으로부터의 이온 주입의 합계 2회 실시하고 있다.
도 10에 도시한 구조에서의 수직 방향으로부터의 이온 주입은, 채널 내의 불순물을 없애고, 또한 채널 자체를 불순물과 반대의 극성으로 농도를 안정화할 수 있기 때문에, 임계값 전압 및 완전 공핍화에 수반되는 오프 전류값의 재현성이 양호해진다.
도 22에 도시한 구조에서의 경사 방향으로부터의 이온 주입은, 고열 처리를 거친 후에 이온 주입을 실시하기 때문에, 채널 내의 프로파일이 무너지는 경우가 적다(단, 도 23에 도시한 바와 같은 게이트 절연막을 형성한 후의 실시에서는, 이온 주입 시에 발생하는 결함이 게이트 절연막에 남게 되기 때문에, 도 22에 도시한 구조로 이온 주입을 행하는 것이 바람직하다). 이에 의해, 임계값 전압의 제어 및 공핍화율의 향상을 효과적으로 실시할 수 있다.
상기 이온 주입은, 어쨌든 1회라도 완전 공핍화에 수반되는 오프 전류의 저감 효과 및 임계값 전압의 변동 저감 효과를 얻을 수 있지만, 재현성, 제어성을 고 려하면 2회 모두 행하는 쪽이 바람직하다.
이와 같이, 본 실시예에 따르면, 메모리 셀 선택용 MISFETQs의 채널 형성 영역(10C)의 실효적인 불순물 농도를 저감할 수 있으므로, 메모리 셀의 비동작 시에 채널 형성 영역(10C)을 완전 공핍화할 수 있어, 오프 전류(누설 전류)가 적은 DRAM을 제조할 수 있다. 또한, 메모리 셀 선택용 MISFETQs의 임계값 전압의 변동을 억제할 수 있으므로, DRAM의 신뢰성을 향상시킬 수 있다.
(실시예 2)
본 실시예는, p채널형의 종형 MISFET에 적용한 것으로서, 도 25∼도 35를 이용하여 그 제조 방법을 공정순으로 설명한다.
우선, 도 25에 도시한 바와 같이, 기판(1) 상에 CVD법으로 막 두께 200㎚ 정도의 산화 실리콘막(20)을 퇴적하고, 계속해서 산화 실리콘막(20)의 상부에 붕소를 도핑한 p형으로, 막 두께 300㎚ 정도의 다결정 실리콘막(하부 반도체층)(21)을 CVD법으로 퇴적한 후, NH3 가스를 포함한 분위기 중에서 기판(1)을 열 처리함으로써, 다결정 실리콘막(21)의 표면에 막 두께 1㎚∼2㎚ 정도의 얇은 질화 실리콘막(22)을 형성한다. 이 질화 실리콘막(22)은, 다결정 실리콘막(21) 내의 불순물(붕소)이 그 상부에 형성하는 채널 형성 영역으로 확산되는 것을 억제하는 배리어층이다.
다음으로, 도 26에 도시한 바와 같이, 질화 실리콘막(22)의 상부에 CVD법으로 막 두께 400㎚ 정도의 비정질 실리콘막(중간 반도체층)(23a)을 퇴적한다. 이 비정질 실리콘막(23a)은, 불순물 농도가 1×1016개/㎤ 이하인 비정질 실리콘, 혹은 불순물을 실질적으로 포함하지 않는 비도핑의 비정질 실리콘으로 구성한다.
다음으로, 도 27에 도시한 바와 같이, 기판(1)을 800℃ 정도의 고온에서 열 처리하여, 상기 비정질 실리콘막(23a)을 다결정 실리콘막(23)으로 변환하고, 계속해서 NH3 가스를 포함한 분위기 중에서 기판(1)을 열 처리함으로써, 다결정 실리콘막(23)의 표면에 막 두께 1㎚∼2㎚ 정도의 얇은 질화 실리콘막(24)을 형성한 후, 질화 실리콘막(24)의 상부에 CVD법으로 막 두께 30㎚ 정도의 비도핑 다결정 실리콘막(또는 비정질 실리콘막)(25)과 막 두께 10㎚ 정도의 산화 실리콘막(26)을 퇴적한다. 상기 질화 실리콘막(24)은, 채널 형성 영역으로 되는 다결정 실리콘막(23)의 상부에 형성하는 드레인 영역 내의 불순물(붕소)이 다결정 실리콘막(23)으로 확산되는 것을 억제하는 배리어층이다.
비정질 실리콘막(23a)을 다결정 실리콘막(23)으로 변환하기 위한 상기 열 처리를 행하면, 다결정 실리콘막(23)의 하층에 형성되어 있는 p형의 다결정 실리콘막(21)에 포함되는 붕소의 일부가 얇은 질화 실리콘막(22)을 통과하여, 다결정 실리콘막(23) 내로 열 확산되어 그 불순물 농도를 높이게 되기 때문에, 다결정 실리콘막(23)에 의해 구성되는 채널 형성 영역의 완전 공핍화를 실현하는 것이 곤란하게 된다. 또한, 채널 형성 영역 내로 인이 확산됨으로써, MISFET의 임계값 전압이 변동되어, 메모리 셀의 동작이 불안정하게 된다고 하는 문제가 발생한다.
따라서 다음으로, 도 28에 도시한 바와 같이, 붕소와는 반대의 도전형을 갖는 n형 불순물(인, 비소 또는 안티몬)을 다결정 실리콘막(23)에 도입한다. n형 불 순물의 도입은, 이 n형 불순물을 기판(1)의 주면에 대하여 수직 방향으로 주입하는 이온 주입법에 의해 행하며, 다결정 실리콘막(23)의 거의 중앙부 근방의 불순물 농도보다 그 상부 또는 하부의 불순물 농도가 높아지게 되는 주입 에너지로 도입한다. 또한, 다결정 실리콘막(23)에 도입되는 n형 불순물의 농도가, 다결정 실리콘막(10)으로 확산되는 붕소의 농도와 동일, 또는 약간 n형 불순물이 과잉되도록 n형 불순물의 도우즈량을 조정한다.
이와 같이, 본 실시예에서는, p형의 다결정 실리콘막(21)으로부터 다결정 실리콘막(23)으로 확산되는 붕소와 역도전형의 n형 불순물(인, 비소 또는 안티몬)을 카운터 도핑하기 때문에, 다결정 실리콘막(23)의 실효적인 불순물 농도를 저감할 수 있다.
다음으로, 도 29에 도시한 바와 같이, 산화 실리콘막(26)의 상부에 CVD법으로 막 두께 150㎚∼200㎚ 정도의 질화 실리콘막(27)을 퇴적한 후, 사각 기둥 형상의 평면 패턴을 갖는 포토레지스트막(43)을 마스크로 이용한 드라이 에칭에 의해, 질화 실리콘막(27)을 패터닝한다.
다음으로, 포토레지스트막(43)을 에칭으로 제거한 후, 도 30에 도시한 바와 같이, 사각 기둥 형상으로 패터닝된 질화 실리콘막(27)을 마스크로 이용한 드라이 에칭으로 산화 실리콘막(26), 다결정 실리콘막(25), 질화 실리콘막(24), 다결정 실리콘막(23), 질화 실리콘막(22) 및 다결정 실리콘막(21)을 패터닝한다.
상기 드라이 에칭에 의해, 산화 실리콘막(20) 상에, 다결정 실리콘막(21), 질화 실리콘막(22), 다결정 실리콘막(23), 질화 실리콘막(24), 다결정 실리콘막(25) 및 산화 실리콘막(26)이 이 순서로 적층된 사각 기둥 형상의 적층 구조체 P가 형성된다. 또한, 이 적층 구조체 P가 형성됨으로써, 다결정 실리콘막(21)으로 이루어지는 소스 영역(21S)과, 그 상부에 적층된 다결정 실리콘막(23)(및 다결정 실리콘막(25))으로 이루어지는 채널 형성 영역(23C)이 형성된다.
다음으로, 도 31에 도시한 바와 같이, 적층 구조체 P의 측벽에 산화 실리콘막으로 이루어지는 측벽 스페이서(28)를 형성한 후, 적층 구조체 P의 최상부의 질화 실리콘막(27) 및 산화 실리콘막(26)을 에칭으로 제거함으로써, 비도핑 다결정 실리콘막(25)의 표면을 노출시킨다. 측벽 스페이서(28)는, 기판(1) 상에 CVD법으로 산화 실리콘막을 퇴적한 후, 이 산화 실리콘막을 이방성 에칭하여 형성한다. 이 측벽 스페이서(28)는, 적층 구조체 P의 측벽의 일부에만 형성하고, 다른 측벽에는 형성되지 않도록 한다.
다음으로, 도 32에 도시한 바와 같이, 일단이 채널 형성 영역(다결정 실리콘막(25))의 상부로 연장되는 드레인 영역(29D)을 형성한다. 드레인 영역(29)은, 기판(1) 상에 붕소를 도핑한 p형의 다결정 실리콘막(상부 반도체층)을 CVD법으로 퇴적한 후, 포토레지스트막(도시 생략)을 마스크로 이용한 드라이 에칭으로 이 다결정 실리콘막을 패터닝함으로써 형성한다.
다음으로, 상기 다결정 실리콘막으로 이루어지는 드레인 영역(29D)의 막질을 개선하기 위해 기판(1)을 900℃∼1000℃ 정도의 고온에서 열 처리한다. 이 열 처리를 행하면, 드레인 영역(29D)을 구성하는 p형 다결정 실리콘막에 포함되는 붕소의 일부가 다결정 실리콘막(25)이나 채널 형성 영역(23C)으로 열 확산되어 그 불순 물 농도를 높일 우려가 있다. 또한, 채널 형성 영역(23C)의 하층에 형성되어 있는 소스 영역(21S)에 포함되는 붕소의 일부가 채널 형성 영역(23C)으로 열 확산될 우려도 있다.
따라서 다음으로, 도 33에 도시한 바와 같이, 붕소와는 반대의 도전형을 갖는 n형 불순물(인, 비소 또는 안티몬)을 채널 형성 영역(23C)(다결정 실리콘막(23, 25))에 도입한다. 이 n형 불순물의 도입은, 적층 구조체 P의 상부와 측벽의 일부가 드레인 영역(29D)으로 피복되어 있기 때문에, n형 불순물을 기판(1)의 주면에 대하여 0° 이상, 90° 이하의 경사 방향으로부터 주입하는 이온 주입법에 의해 행한다. 이 경사 방향으로부터의 이온 주입은, 예를 들면 기판(1)을 그 주면에 수직인 축에 대하여 90°씩 회전하여 행하면 된다. 또한, 이 이온 주입은, 채널 형성 영역(23C)(다결정 실리콘막(23, 25))에 도입되는 n형 불순물의 농도가, 드레인 영역(29D)으로부터 채널 형성 영역(23C)으로 확산되는 붕소의 농도와 동일, 또는 약간 n형 불순물이 과잉되도록 n형 불순물의 도우즈량을 조정한다. 또한, 이 이온 주입을 행하면, p형의 다결정 실리콘막으로 이루어지는 드레인 영역(29D)에도 인이 도입되기 때문에, 드레인 영역(29D)의 붕소 농도는, 이 점을 고려하여 사전에 고농도로 해 두는 것이 바람직하다.
이와 같이, 본 실시예에서는, p형의 다결정 실리콘막으로 이루어지는 드레인 영역(29D)이나 소스 영역(21S)으로부터 채널 형성 영역(23C)으로 확산되는 붕소와 역도전형의 n형 불순물(인, 비소 또는 안티몬)을 카운터 도핑하기 때문에, 채널 형성 영역(23C)의 실효적인 불순물 농도를 저감할 수 있다.
다음으로, 도 34에 도시한 바와 같이, 산화성 분위기 중에서 기판(1)을 열 처리함으로써, 채널 형성 영역(23C)(다결정 실리콘막(23, 25))의 표면에 막 두께 10㎚ 정도의 산화 실리콘막(30)을 형성한다. 이 때, p형의 다결정 실리콘막으로 이루어지는 드레인 영역(29D)의 표면에도 산화 실리콘막(30)이 형성된다. 채널 형성 영역(23C)(다결정 실리콘막(23, 25))의 표면에 형성된 산화 실리콘막(30)은 게이트 절연막으로서 기능한다.
다음으로, 도 35에 도시한 바와 같이, 채널 형성 영역(23C)(다결정 실리콘막(23, 25))의 표면에 형성된 산화 실리콘막(30)을 피복하도록 게이트 전극(31G)을 형성한다. 게이트 전극(31G)은, 기판(1) 상에 붕소를 도핑한 p형의 다결정 실리콘막 또는 인을 도핑한 n형의 다결정 실리콘막을 CVD법으로 퇴적한 후, 포토레지스트막(도시 생략)을 마스크로 이용한 드라이 에칭으로 이 다결정 실리콘막을 패터닝함으로써 형성한다.
여기까지의 공정에 의해, 소스 영역(21S), 채널 형성 영역(23C)(다결정 실리콘막(23, 25)), 드레인 영역(29D), 산화 실리콘막(30)(게이트 절연막) 및 게이트 전극(31G)으로 이루어지는 MISFETQt가 완성된다.
이와 같이, 본 실시예에 따르면, MISFETQt의 채널 형성 영역(23C)의 실효적인 불순물 농도를 저감할 수 있으므로, MISFETQt의 비동작 시에 채널 형성 영역(23C)을 완전 공핍화할 수 있어, 오프 전류(누설 전류)가 적은 MISFET를 제조할 수 있다. 또한, MISFETQt의 임계값 전압의 변동을 억제할 수 있으므로, MISFET의 동작 신뢰성을 향상시킬 수 있다.
(실시예 3)
상기 실시예 1은, n채널형의 종형 MISFET를 용량 소자를 수반하는 DRAM 메모리 셀에 적용한 예이지만, 본 발명은, n채널형의 종형 MISFET이며, 또한 용량 소자를 수반하는 메모리 셀 구조에 한정되는 것은 아니다. 즉 단독의 종형 MISFET로서도 적용할 수 있다.
도 37(메모리 셀 약 4개분의 영역을 나타내는 평면도), 도 38(도 37의 A-A'선을 따른 단면도), 도 39(도 37의 B-B'선을 따른 단면도)는, 반도체 기판(1) 상에 절연막(산화 실리콘막)을 형성하고, 그 위에 종형 MISFET를 형성한 예를 도시하고 있다. 또한, 이 종형 MISFET의 제조 방법에 대해서는, 상기 실시예 1에서의 용량 소자를 형성하는 공정을 제외한 공정과 동등하기 때문에 상세 설명은 생략하지만, 요점이 되는 내용은 하기에 기술하는 바와 같다. 또한, 도 37∼도 39에 도시한 구조체는, n채널형 종형 MISFET, p채널형 종형 MISFET 중 어느 것에도 적용할 수 있다.
n채널형 종형 MISFET의 소스 및 드레인은, 인이 도핑된 다결정 실리콘막을 CVD법에 의해 형성한다. 채널 형성 영역의 다결정 실리콘막 내에는 소스 및 드레인으로부터 인이 확산되기 때문에, 다음에 채널 형성 영역의 다결정 실리콘막 내로 인과는 반대의 도전성을 나타내는 붕소(또는, BF2)를 이온 주입법에 의해 도입한다. 그 상세 방법은, 상기 실시예 1에서 설명한 바와 같다. 이 이온 주입에 의해 채널 내의 실효적인 불순물 농도를 저감할 수 있다. 또한 게이트 절연막을 열 산화에 의해 형성하고, 게이트 전극을 CVD법에 의해 형성한다. 이에 의해, n채널형 종형 MISFET가 대략 완성된다.
p채널형 종형 MISFET의 소스 및 드레인은, 붕소가 도핑된 다결정 실리콘막을 CVD법에 의해 형성한다. 채널 형성 영역의 다결정 실리콘막 내로는 소스 및 드레인으로부터 붕소가 확산되기 때문에, 다음에 붕소와는 반대의 도전성을 나타내는 인(비소 또는 안티몬)을 이온 주입법에 의해 도입한다. 그 상세 방법은, 상기 실시예 1에서 기술한 채널 형성 영역의 다결정 실리콘막 내로의 이온 주입법에 있어서 이온종을 붕소(또는 BF2)로부터 n형 불순물(인, 비소 또는 안티몬)로 변경하여 행함으로써 달성할 수 있다. 이 이온 주입에 의해, 채널 내의 실효적인 불순물 농도를 저감할 수 있다. 또한 게이트 절연막을 열 산화에 의해 형성하고, 게이트 전극을 CVD법에 의해 형성한다. 이것으로 p채널형 종형 MISFET가 대략 완성된다.
이와 같이, 본 실시예에 따르면, MISFETQt의 채널 형성 영역(23C)의 실효적인 불순물 농도를 저감할 수 있으므로, MISFETQt의 비동작 시에 채널 형성 영역(23C)을 완전 공핍화할 수 있어, 오프 전류(누설 전류)가 적은 MISFET를 제조할 수 있다. 또한, MISFETQt의 임계값 전압의 변동을 억제할 수 있으므로, MISFET의 동작 신뢰성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시예 1에서는, DRAM의 제조 방법에 적용한 경우에 대해 설명하였지만, 이에 한정되는 것이 아니라, 본 발명에서 개시한 종형의 MISFET를 메모리 셀에 이용한 각종 반도체 기억 장치의 제조 방법에 적용할 수 있다.
MISFET의 채널 형성 영역의 실효적인 불순물 농도를 저감할 수 있으므로, MISFET의 비동작 시에 채널 형성 영역을 완전 공핍화할 수 있어, 오프 전류(누설 전류)가 적은 메모리 셀을 실현할 수 있다.
또한, MISFET의 임계값 전압의 변동을 억제할 수 있으므로, 동작 신뢰성이 향상된 MISFET를 실현할 수 있다.

Claims (64)

  1. 종형 MISFET의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 도전형의 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층 및 상기 하부 반도체층을 열 처리하는 공정과,
    상기 열 처리 공정 후, 상기 중간 반도체층의 상부에 제1 도전형의 상부 반도체층을 형성하는 공정과,
    적어도 상기 상부 반도체층 및 상기 중간 반도체층을 패터닝함으로써, 기둥 형상의 적층 구조체를 형성하는 공정
    을 포함하고,
    상기 하부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 어느 하나를 구성하며,
    상기 상부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 다른 하나를 구성하고,
    상기 중간 반도체층의 측벽부에 게이트 절연막을 개재하여 상기 종형 MISFET의 게이트 전극이 구성되는 종형 MISFET의 제조 방법.
  2. 종형 MISFET의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 도전형의 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층 및 상기 하부 반도체층을 열 처리하는 공정과,
    상기 열 처리 공정 후, 상기 중간 반도체층에 상기 제1 도전형과는 반대의 도전형을 갖는 불순물을 도입하는 공정과,
    상기 불순물 도입 공정 후, 상기 중간 반도체층의 상부에 제1 도전형의 상부 반도체층을 형성하는 공정과,
    적어도 상기 상부 반도체층 및 상기 중간 반도체층을 패터닝함으로써, 기둥 형상의 적층 구조체를 형성하는 공정
    을 포함하고,
    상기 하부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 어느 하나를 구성하며,
    상기 상부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 다른 하나를 구성하고,
    상기 중간 반도체층의 측벽부에 게이트 절연막을 개재하여 상기 종형 MISFET의 게이트 전극이 구성되는 종형 MISFET의 제조 방법.
  3. 삭제
  4. 종형 MISFET의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 도전형의 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 확산 배리어층을 형성하는 공정과,
    상기 확산 배리어층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층 형성 공정 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 열 처리 공정 후, 적어도 상기 중간 반도체층 및 상기 하부 반도체층을 패터닝함으로써, 기둥 형상의 적층 구조체를 형성하는 공정
    을 포함하고,
    상기 하부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 어느 하나를 구성하며,
    상기 중간 반도체층의 측벽부에 게이트 절연막을 개재하여 상기 종형 MISFET의 게이트 전극이 구성되고,
    상기 종형 MISFET의 소스, 드레인 중 다른 하나를 구성하는 상부 반도체층이 상기 중간 반도체층의 상부에 구성되는 종형 MISFET의 제조 방법.
  5. 종형 MISFET의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 도전형의 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 확산 배리어층을 형성하는 공정과,
    상기 확산 배리어층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층 형성 공정 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 중간 반도체층에, 상기 제1 도전형과는 반대의 도전형을 갖는 불순물을 도입하는 공정과,
    상기 불순물 도입 공정 후, 적어도 상기 중간 반도체층 및 상기 하부 반도체층을 패터닝함으로써, 기둥 형상의 적층 구조체를 형성하는 공정
    을 포함하고,
    상기 하부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 어느 하나를 구성하며,
    상기 중간 반도체층의 측벽부에 게이트 절연막을 개재하여 상기 종형 MISFET의 게이트 전극이 구성되고,
    상기 종형 MISFET의 소스, 드레인 중 다른 하나를 구성하는 상부 반도체층이 상기 중간 반도체층의 상부에 구성되는 종형 MISFET의 제조 방법.
  6. 제4항에 있어서,
    상기 상부 반도체층과 상기 중간 반도체층 사이에 확산 배리어층이 더 형성되는 종형 MISFET의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 기둥 형상의 적층 구조체를 형성한 후, 상기 중간 반도체층의 측벽부에 게이트 절연막을 형성하는 공정과,
    상기 중간 반도체층의 측벽부에, 상기 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정
    을 더 포함하는 종형 MISFET의 제조 방법.
  9. 제1항에 있어서,
    상기 중간 반도체층 형성 공정에서, 상기 중간 반도체층은 비정질 실리콘막으로 구성되고,
    상기 중간 반도체층 형성 공정 후의 열 처리 공정에서, 상기 비정질 실리콘막을 다결정화하는 종형 MISFET의 제조 방법.
  10. 제1항에 있어서,
    상기 중간 반도체층에 도입된 불순물의 농도는, 상기 중간 반도체층의 중앙부에서, 상기 중간 반도체층의 상부 및 하부보다도 높은 종형 MISFET의 제조 방법.
  11. 제1항에 있어서,
    상기 중간 반도체층은, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 종형 MISFET의 제조 방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 중간 반도체층 형성 공정에서, 상기 중간 반도체층은 불순물 농도가 1×1016개/㎤ 이하인 비정질 실리콘막을 포함하고,
    상기 불순물의 도입은, 상기 불순물을 상기 반도체 기판의 주면에 대하여 수직 방향으로 주입하는 이온 주입법에 의해 행해지는 종형 MISFET의 제조 방법.
  14. 종형 MISFET에 있어서,
    반도체 기판의 주면 상에 형성된 제1 도전형의 하부 반도체층과,
    상기 하부 반도체층의 상부에 형성되며, 또한 상기 제1 도전형과는 반대의 도전형을 갖는 불순물이 도입된 중간 반도체층과,
    상기 중간 반도체층의 상부에 형성된 제1 도전형의 상부 반도체층
    을 포함하고,
    적어도 상기 상부 반도체층 및 상기 중간 반도체층은 기둥 형상의 적층 구조체로 구성되며,
    상기 하부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 어느 하나를 구성하고,
    상기 상부 반도체층은 상기 종형 MISFET의 소스, 드레인 중 다른 하나를 구성하며,
    상기 중간 반도체층의 측벽부에 게이트 절연막을 개재하여 상기 종형 MISFET의 게이트 전극이 구성되고,
    상기 중간 반도체층에 도입된 상기 불순물의 농도는, 상기 중간 반도체층의 중앙부에서, 상기 중간 반도체층의 상부 및 하부보다도 높은 종형 MISFET.
  15. 제14항에 있어서,
    상기 불순물이 도입된 상기 중간 반도체층은, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 종형 MISFET.
  16. 삭제
  17. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역 과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 불순물을 포함하는 소스 영역을 형성하는 공정과,
    상기 소스 영역의 상부에 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역을 형성한 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 채널 형성 영역에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 도입하는 공정과,
    상기 채널 형성 영역의 상부에 상기 제1 불순물을 포함하는 드레인 영역을 형성하는 공정
    을 포함하는 반도체 기억 장치의 제조 방법.
  18. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 불순물을 포함하는 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층을 형성한 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 중간 반도체층에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순 물을 도입하는 공정과,
    상기 중간 반도체층에 상기 제2 불순물을 도입한 후, 상기 하부 반도체층 및 상기 중간 반도체층을 패터닝함으로써, 상기 하부 반도체층으로 이루어지는 소스 영역 및 상기 중간 반도체층으로 이루어지는 채널 형성 영역을 갖는 적층 구조체를 형성하는 공정과,
    상기 중간 반도체층의 상부에, 상기 제1 불순물을 포함하는 상부 반도체층으로 이루어지는 드레인 영역을 형성하는 공정
    을 포함하는 반도체 기억 장치의 제조 방법.
  19. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 불순물을 포함하는 소스 영역을 형성하는 공정과,
    상기 소스 영역의 상부에 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역을 형성하는 공정 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 채널 형성 영역에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 도입하는 공정과,
    상기 채널 형성 영역의 상부에 상기 제1 불순물을 포함하는 드레인 영역을 형성하는 공정과,
    상기 드레인 영역을 형성한 후, 상기 반도체 기판을 재차 열 처리하는 공정과,
    상기 반도체 기판을 재차 열 처리하는 공정 후, 상기 채널 형성 영역에 제2 불순물을 도입하는 공정
    을 포함하는 반도체 기억 장치의 제조 방법.
  20. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 불순물을 포함하는 소스 영역을 형성하는 공정과,
    상기 소스 영역의 상부에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막의 상부에 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역을 형성하는 공정 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 채널 형성 영역의 상부에 제2 절연막을 형성하는 공정과,
    상기 채널 형성 영역에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 도입하는 공정과,
    상기 채널 형성 영역의 상부에 상기 제1 불순물을 포함하는 드레인 영역을 형성하는 공정과,
    상기 드레인 영역을 형성하는 공정 후, 상기 반도체 기판을 재차 열 처리하는 공정과,
    상기 반도체 기판을 재차 열 처리하는 공정 후, 상기 채널 형성 영역에 제2 불순물을 도입하는 공정
    을 포함하는 반도체 기억 장치의 제조 방법.
  21. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주면 상에 제1 불순물을 포함하는 하부 반도체층을 형성하는 공정과,
    상기 하부 반도체층의 상부에 중간 반도체층을 형성하는 공정과,
    상기 중간 반도체층을 형성하는 공정 후, 상기 반도체 기판을 열 처리하는 공정과,
    상기 중간 반도체층에, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 도입하는 공정과,
    상기 중간 반도체층에 상기 제2 불순물을 도입하는 공정 후, 상기 하부 반도체층 및 상기 중간 반도체층을 패터닝함으로써, 상기 하부 반도체층으로 이루어지는 소스 영역 및 상기 중간 반도체층으로 이루어지는 채널 형성 영역을 갖는 적층 구조체를 형성하는 공정과,
    상기 중간 반도체층의 상부에, 상기 제1 불순물을 포함하는 상부 반도체층으로 이루어지는 드레인 영역을 형성하는 공정과,
    상기 드레인 영역을 형성하는 공정 후, 상기 반도체 기판을 재차 열 처리하는 공정과,
    상기 반도체 기판을 재차 열 처리하는 공정 후, 상기 채널 형성 영역에 제2 불순물을 도입하는 공정
    을 포함하는 반도체 기억 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 채널 형성 영역에서, 상기 열처리에 의해 상기 소스 영역으로부터 상기 채널 형성 영역 내로 확산된 상기 제1 불순물의 농도와, 상기 채널 형성 영역에 도입된 상기 제2 불순물의 농도가 동일한 반도체 기억 장치의 제조 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제17항에 있어서,
    상기 채널 형성 영역에 도입된 상기 제2 불순물의 농도는, 상기 채널 형성 영역의 중앙부에서, 상기 채널 형성 영역의 상부 및 하부보다도 높은 반도체 기억 장치의 제조 방법.
  30. 제17항에 있어서,
    상기 제2 불순물이 도입된 상기 채널 형성 영역은, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 반도체 기억 장치의 제조 방법.
  31. 삭제
  32. 삭제
  33. 제17항에 있어서,
    상기 열 처리 공정 전의 상기 채널 형성 영역은 불순물을 포함하지 않는 비정질 실리콘막을 포함하는 반도체 기억 장치의 제조 방법.
  34. 제17항에 있어서,
    상기 열 처리 공정 전의 상기 채널 형성 영역은 불순물 농도가 1×1016개/㎤ 이하인 비정질 실리콘막을 포함하는 반도체 기억 장치의 제조 방법.
  35. 제17항에 있어서,
    상기 열 처리 공정 전의 상기 소스 영역은 n형 비정질 실리콘막을 포함하는 반도체 기억 장치의 제조 방법.
  36. 제17항에 있어서,
    상기 열 처리 공정 전의 상기 소스 영역은 p형 비정질 실리콘막을 포함하는 반도체 기억 장치의 제조 방법.
  37. 제17항에 있어서,
    상기 열 처리 온도는 550℃ 이상인 반도체 기억 장치의 제조 방법.
  38. 제33항에 있어서,
    상기 열 처리에 의해, 상기 채널 형성 영역을 구성하는 상기 비정질 실리콘막을 다결정화하는 반도체 기억 장치의 제조 방법.
  39. 제18항에 있어서,
    상기 드레인 영역을 형성하는 공정 후,
    상기 채널 형성 영역의 측벽부에 게이트 절연막을 형성하는 공정과,
    상기 채널 형성 영역의 측벽부에, 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정
    을 더 포함하는 반도체 기억 장치의 제조 방법.
  40. 제18항에 있어서,
    상기 열 처리 공정 전의 상기 하부 반도체층 및 상기 상부 반도체층은 n형 비정질 실리콘막인 반도체 기억 장치의 제조 방법.
  41. 제18항에 있어서,
    상기 열 처리 공정 전의 상기 하부 반도체층 및 상기 상부 반도체층은 p형 비정질 실리콘막인 반도체 기억 장치의 제조 방법.
  42. 제40항에 있어서,
    상기 열 처리에 의해, 상기 하부 반도체층을 구성하는 비정질 실리콘막 및 상기 중간 반도체층을 구성하는 비정질 실리콘막의 각각을 다결정화하는 반도체 기억 장치의 제조 방법.
  43. 제40항에 있어서,
    상기 열 처리 공정 전의 상기 중간 반도체층은 불순물 농도가 1×1016개/㎤ 이하인 비정질 실리콘막인 반도체 기억 장치의 제조 방법.
  44. 제39항에 있어서,
    상기 게이트 전극은 다결정 실리콘을 포함하는 반도체 기억 장치의 제조 방법.
  45. 제19항에 있어서,
    상기 반도체 기판을 재차 열 처리할 때의 온도는 900℃ 이상인 반도체 기억 장치의 제조 방법.
  46. 제19항에 있어서,
    상기 반도체 기판을 열 처리하는 공정 전의 상기 소스 영역 및 상기 채널 형성 영역은 비정질 실리콘막을 포함하고, 상기 반도체 기판을 열 처리하는 공정 또는 재차 열 처리하는 공정에 의해 다결정화되는 반도체 기억 장치의 제조 방법.
  47. 제19항에 있어서,
    상기 반도체 기판을 재차 열 처리하는 공정 전에 있어서의 상기 제2 불순물의 도입은, 상기 제2 불순물을 상기 반도체 기판의 주면에 대하여 수직 방향으로 주입하는 이온 주입법에 의해 행해지고, 상기 반도체 기판을 재차 열 처리하는 공정 후에 있어서의 상기 제2 불순물의 도입은, 상기 제2 불순물을 상기 반도체 기판의 주면에 대하여 0°보다 크고, 90°보다 작은 각도로 주입하는 이온 주입법에 의해 행해지는 반도체 기억 장치의 제조 방법.
  48. 제47항에 있어서,
    상기 반도체 기판을 재차 열 처리하는 공정 후에 있어서의 상기 제2 불순물의 도입은, 상기 반도체 기판을 회전시키면서, 상기 제2 불순물을 복수회 주입하는 이온 주입법에 의해 행해지는 반도체 기억 장치의 제조 방법.
  49. 제20항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 질화 실리콘막인 반도체 기억 장치의 제조 방법.
  50. 제21항에 있어서,
    상기 하부 반도체층 및 상기 중간 반도체층의 패터닝은, 브롬화 수소 또는 염소를 이용한 드라이 에칭에 의해 행해지는 반도체 기억 장치의 제조 방법.
  51. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치로서,
    상기 소스 영역 및 상기 드레인 영역은 제1 불순물을 포함하는 다결정 실리콘막을 포함하고,
    상기 채널 형성 영역은, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 포함하는 다결정 실리콘막을 포함하며, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 반도체 기억 장치.
  52. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치로서,
    상기 소스 영역 및 상기 드레인 영역은 제1 불순물을 포함하는 다결정 실리콘막을 포함하고,
    상기 채널 형성 영역은, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 포함하는 다결정 실리콘막을 포함하며,
    상기 채널 형성 영역에 도입된 상기 제2 불순물의 농도는, 상기 채널 형성 영역의 중앙부에서, 상기 채널 형성 영역의 상부 및 하부보다도 높은 반도체 기억 장치.
  53. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치로서,
    상기 소스 영역 및 상기 드레인 영역은 제1 불순물을 포함하는 다결정 실리콘막을 포함하고,
    상기 채널 형성 영역은, 상기 제1 불순물과는 반대의 도전형을 갖는 제2 불순물을 포함하는 다결정 실리콘막을 포함하며,
    상기 채널 형성 영역에 도입된 상기 제2 불순물의 농도는, 상기 채널 형성 영역의 중앙부에서, 상기 채널 형성 영역의 상부 또는 하부보다도 높은 반도체 기억 장치.
  54. 제53항에 있어서,
    상기 채널 형성 영역은, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 반도체 기억 장치.
  55. 제53항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 각각은 n형 다결정 실리콘막을 포함하고, 상기 제2 불순물은 p형 불순물인 반도체 기억 장치.
  56. 제55항에 있어서,
    상기 제1 불순물은 인, 비소, 또는 안티몬이고, 상기 제2 불순물은 붕소 또는 불화 붕소인 반도체 기억 장치.
  57. 제55항에 있어서,
    상기 채널 형성 영역의 도전형은 중성 또는 p형인 반도체 기억 장치.
  58. 제53항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 각각은 p형 다결정 실리콘막을 포함하고, 상기 제2 불순물은 n형 불순물인 반도체 기억 장치.
  59. 제58항에 있어서,
    상기 제1 불순물은 붕소 또는 불화 붕소이고, 상기 제2 불순물은 인, 비소, 또는 안티몬인 반도체 기억 장치.
  60. 제58항에 있어서,
    상기 채널 형성 영역의 도전형은 중성 또는 n형인 반도체 기억 장치.
  61. 제56항에 있어서,
    상기 소스 영역과 상기 채널 형성 영역 사이에 제1 절연막이 형성되고, 상기 채널 형성 영역과 상기 드레인 영역 사이에 제2 절연막이 형성되어 있는 반도체 기억 장치.
  62. 제61항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 질화 실리콘막인 반도체 기억 장치.
  63. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치로서,
    상기 소스 영역 및 상기 드레인 영역은 n형의 다결정 실리콘막을 포함하고,
    상기 채널 형성 영역은 그 일부가 중성 또는 p형의 다결정 실리콘막을 포함하며, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 반도체 기억 장치.
  64. 반도체 기판의 주면 상에 형성된 소스 영역, 채널 형성 영역 및 드레인 영역과, 상기 채널 형성 영역의 측벽부에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 MISFET를 구비한 반도체 기억 장치로서,
    상기 소스 영역 및 상기 드레인 영역은 p형의 다결정 실리콘막을 포함하고,
    상기 채널 형성 영역은 그 일부가 중성 또는 n형의 다결정 실리콘막을 포함하며, 상기 게이트 전극에 전압을 인가하지 않은 상태에서 완전 공핍화하는 반도체 기억 장치.
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