TW577169B - Manufacturing method for longitudinal MISFET, longitudinal MISFET, manufacturing method for semiconductor memory device, and semiconductor device - Google Patents

Manufacturing method for longitudinal MISFET, longitudinal MISFET, manufacturing method for semiconductor memory device, and semiconductor device Download PDF

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TW577169B
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Tsuyoshi Tabata
Kazuo Nakazato
Hiroshi Kujirai
Masahiro Moniwa
Hideyuki Matsuoka
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577169 A 7 B7 五、發明説明（1 ) 【發明的技術領域】 (請先閲讀背面之注意事項再填寫本頁) 本發明是關於，縱型MISFET，半導體記憶裝置及其製 造技術，特別是關於，應用在構成記憶單元的電晶體採用 縱型構造的 MISFET (Metal Insulator Semiconductor Field
Effect Transistor)電晶體的半導體記憶裝置時很有效的技 術。 【先行技術】 萬用的大容量半導體記憶裝置主要是使用DRAM (Dynamic Random Access Memory)。DRAM 的記憶單元是配 經濟部智慧財產局員工消費合作社印製 置在，矩陣狀配置在半導體基板主面上的複數條字線與複 數條位元線的交點，由一個記憶單元選擇用MISFET及與 之串聯的一個電容器所構成。記憶單元選擇用MISFET主 要是由閘極氧化膜、與字線一體構成的閘電極、構成源極 及汲極的一對半導體領域，所構成。位元線配置在記憶單 元選擇用MISFET的上部，電氣方式連接在源極、汲極的 一方。資訊儲存用電容元件是同樣配置在記憶單元選擇用 MISFET的上部，電氣方式連接在源極、汲極的另一方。 曰本特開平5-110019號公報揭示有一種，在半導體基 板內形成深溝構造的電容器，在其上部配置縱型構造的 MISFET電晶體的1電晶體+ 1電容器型的半導體記憶裝置 〇 曰本特開平1 1-8754 1號公報揭示有跟上述不同的縱型 構造的MISFET。此MISFET是在半導體基板上配設由多晶 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） -4- 577169 A7 __B7___ 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本頁) 矽構成的柱狀的積層構造體，在此積層構造體具有，從下 層依序形成下層半導體層（源極領域）、中間半導體層（通道 形成領域）及上曾半導體層（汲極領域）的架構。中間半導體 層的側壁具有通道領域的功能，在其表面形成有閘極絕緣 膜。而在積層構造體的側壁則經由上述閘極絕緣膜形成有 聞電極。 【發明所欲解決的課題】 本發明人等目前正在開發使用上述特開平1 1-87541號 公報所記載的縱型構造的MISFET的半導體記憶裝置。此 縱型MISFET是在形成於半導體基板上的柱狀的積層構造 體形成源極領域、通信形成領域及汲極領域，因此有可以 縮小電路所佔面積的優點，例如在形成於半導體基板的溝 內部形成深溝構造的電容元件，在其上部以此縱型MISFET 形成記憶單元選擇用MISFET,便可以實現尺寸較傳統的 DRAM的記憶單元爲小的記憶單元。 經濟部智慧財產局員工消費合作社印製 另一方面，此縱型MISFET是在不摻入雜質或雜質濃 度極低的多晶矽膜構成的通道形成領域的上下，堆積高雜 質濃度的多晶矽膜而形成源極、汲極領域，因此成爲源極 、汲極領域中的雜質容易在處理過程中，因熱處理而熱擴 散到通道形成領域的構造。 惟因，此縱型MISFET可藉由使通道形成領域的完全 空乏化，以減低非動作時的漏洩電流（截斷電流），因此，若 源極、汲極領域中的雜質熱擴散到通道形成領域時，便會 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 577169 A7 B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁} 有，通道形成領域的完全空乏化受到阻礙，漏洩電流（截斷 電流）增大的問題。同時，因雜質擴散到通道形成領域也會 使啓始値電壓變成參差不齊。 本發明的目的在提供，能夠實現漏洩電流（截斷電流）很 少的縱型MISFET的技術。 本發明的目的在提供，能夠實現很少有啓始値電壓參 差不齊的縱型MISFET的技術。 本發明的上述以及其他目的以及新穎的特徵，可以從 本說明書的記述及附圖獲得進一步的瞭解。 【解決課題的手段】 簡單說明本案揭示的發明中具代表性者的槪要如下。 本發明是具有：形成在半導體基板主面上的源極領域 、通道形成領域、汲極領域；及經由閘極絕緣膜形成在上 述通道形成領域的側壁部的閘電極的縱型MISFET ,或備有 該縱型MISFET的半導體記憶裝置的製造方法，包含： 經濟部智慧財產局員工消費合作社印製 (a) 在半導體基板主面上形成包含第1雜質的源極領域 的製程； (b) 在上述源極領域的上部形成通道形成領域的製程； (c) 在上述通道形成領域，導入具有與上述第1雜質相 反導電型的第2雜質的製程； (d) 在上述通道形成領域的上部形成含有上述第1雜質 的汲極領域的製程。 同時，本發明的半導體記憶裝置具備有：形成在半導 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 577169 A7 B7 五、發明説明（4 ) 體基板主面上的源極領域、通道形成領域、汲極領域·，及 經由閘極絕緣膜形成在上述通道形成領域的側壁部的閘電 極的縱型MISFET，上述源極領域及上述汲極領域是由含有 第1雜質的多晶矽膜構成，上述通道形成領域，是由含有 與上述第1雜質相反導電型的第2雜質的多晶矽膜構成。 【發明的實施形態】 茲參照附圖，詳細說明本發明的實施形態如下。再者 ，在用以說明實施形態的所有圖面，具有同一功能者標示 相同記號，重複說明從略。 (實施形態1) 本實施形態是應用在以1個記憶單元選擇用MISFET 與1個電容元件構成記憶單元的DRAM者，使用第1〜24圖 說明其製造方法如下。 第1圖是表示記憶單元約4個份領域的的半導體基板（ 以下簡稱基板）1的平面圖，第2圖是沿第1圖的A-A’線的 基板1的截面圖。再者，雖不特別限定，但基板1是由p 型的單晶矽構成。 要形成記憶單元時，首先，如第3圖所示，藉由CVD 法在基板1上堆積膜厚度50〜lOOnm前後的氧化矽膜2與膜 厚度140nm前後的氮化矽膜3後，藉由以光阻膜40作爲掩 罩的乾蝕刻，去除記憶單元形成領域的氮化矽膜3及氧化 矽膜2。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) Φ·
、1T 經濟部智慧財產局員工消費合作社印製 -7- 577169 Α7 Β7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 接著，藉灰化去除光阻膜40後，如第4圖及第5圖所 示，藉由以氮化矽膜3作爲掩罩的乾蝕刻，在記憶單元形 成領域的基板1形成直徑120nm前後，深度Ιμιη前後的溝 4 〇 然後，如第6圖所示，在1000°C左右的高溫環境中令 磷（P)或砷（As)等的η型雜質氣相擴散，藉此沿溝4的內壁 形成η型半導體領域5後，以CVD法在基板1上堆積膜厚 度7nm前後的氮化矽膜6，接著使用Ν20氣體將氮化矽膜 6氧氮化處理。η型半導體領域5構成電容元件的屏極，氧 氮化處理的氮化矽膜6形成電容元件的電容絕緣膜。電容 絕緣膜也可以用氧化釔膜等的高電介質膜構成，取代氮化 矽膜6。 接著，如第7圖所示，在基板1上堆積摻雜1〇2()個/ cm3前後的磷的η型多晶矽膜7後，藉由乾蝕刻去除溝4外 部的多晶矽膜7、氮化矽膜6及氮化矽膜3。此多晶矽膜7 以可以完全埋沒溝4內部的厚度（70nm)堆積。 經濟部智慧財產局員工消費合作社印製 留在溝4內部的上述多晶矽膜7構成電容元件的儲存 電極，同時，構成在後段製程形成在溝4上部的記憶單元 選擇用MISFET的源極領域。再者，此源極領域（多晶矽膜 7)有時具有記憶單元選擇用MISFET的汲極領域的功能，但 爲了方便上，在此是當作源極。 經由以上的製程，在溝4的內部形成以η型半導體領 域5作爲屏極電極、以氮化矽膜6作爲電容絕緣膜、以多 晶矽膜7作爲儲存電極的電容元件C。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210、乂297公釐） -8- 577169 A7 __ _B7_ 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 接著，如第8圖所示，在基板1上，藉由CVd法堆積 厚度4〇Onm前後的非晶質矽膜（中間半導體層）1〇a。此非晶 質矽膜l〇a是以雜質濃度在lxl0i6個/cm3以下的非晶質 矽，或實質上不含雜質的未摻入雜質的非晶質矽構成。 .接著，將基板1加以熱處理，而將上述非晶質矽膜1 〇a 變換成多晶矽膜10(第9圖）。此項熱處理是在至少550°C以 上，最好是在600°C〜800°C前後的高溫下進行。 上述多晶矽膜1 0也可以由使用CVD法堆積的多晶矽 膜構成，但如上述，將非晶質矽膜1 0a加以熱處理使其多 晶化的膜，較可以成爲結晶缺陷較少的良質膜。因爲此多 晶矽膜10被用作記憶單元選擇用MISFET的通道形成領域 ，因此以較少發生結晶缺陷的方法形成較佳。 經濟部智慧財產局8工消費合作社印製 若進行上述熱處理，形成在多晶矽膜1 0下層的η型的 多晶矽膜7(儲存電極，源極領域）所含的磷的一部分會熱擴 散到多晶矽膜1 0中，昇高多晶矽膜1 0的雜質濃度，因此 ，要實現此多晶矽膜1 0構成的通道形成領域的完全空乏化 很困難。同時，由於磷擴散至通道形成領域，會使記憶單 元選擇用MISFET的啓始値電壓變動，引起記憶單元的動 作不穩定的問題。 因此，如第1 0圖所示，將具有與磷相反導電型的硼（ 或BF2)導入多晶矽 膜10。硼（或BF2)的導入，是藉由將硼（或BF2)垂直方 向打入基板1主面的離子注入法爲之。是以多晶矽膜1 〇的 大致中央部附近的硼濃度較其上部及下部的硼濃度高的打 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9- 577169 A7 _______B7_ 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 入能導入。同時，調整硼（或BF2)的的摻雜量，使導入多晶 石夕膜1 〇的硼的濃度，與擴散到多晶矽膜1 0的磷的濃度相 同，或硼稍爲過剩。 第1 1圖是測量記憶單元選擇用MISFET的截斷電流與 導入多晶矽膜（源極領域）1 〇的硼的摻雜量的關係的曲線圖 。如圖示，本實驗證實，使硼的摻雜量爲約4χ10ΐ2個/cm2 前後以上，便可以大幅度減低截斷電流。 如此，本實施形態是對從η型的多晶矽膜（源極領域）7 擴散至多晶矽膜（通道形成領域）10的磷，反摻雜 (counterdope)反導電型的硼，因此，可以降低多晶矽膜（通 道形成領域）1 0的有效雜質濃度。 然後，如第1 2圖所示，以CVD法在多晶矽膜1 0的上 部堆積摻雜磷的η型多晶矽膜（上部半導體層）12後，以 CVD法在多晶矽膜12的上部堆積氧化矽膜13及氮化矽膜 14。多晶矽膜12的膜厚度是200nm前後，氧化矽膜13的 厚度是l〇nm前後，氮化砂膜14的膜厚度是l〇〇nm前後。 經濟部智慈財產局員工消費合作社印製 然後，如第1 3圖所示，藉由以光阻膜4 1作爲掩罩的 乾蝕刻，將氮化矽膜1 4及氧化矽膜1 3形成圖案。如第1 4 圖所示，光阻膜41具有橫越溝4的上部在圖的上下方向延 伸的帶狀的圖案。 接著，藉灰化去除光阻膜4 1後，如第1 5圖所示，藉 由以氮化矽膜14作爲掩罩的乾蝕刻將多晶矽膜12及多晶 矽膜1 〇形成圖案。藉由此乾蝕刻形成圖案的多晶矽膜1 〇、 1 2與上述第1 4圖所示的光阻膜4 1同樣，成爲橫越溝4的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 577169 A7 B7 五、發明説明（8 ) 上部延伸的帶狀圖案。 (請先閱讀背面之注意事項再填寫本頁) 接著，如第1 6圖所示，以CVD法在基板1上堆積模 厚度5〇Onm前後的氧化矽膜15後，使用化學機械硏磨法使 氧化矽膜1 5的表面平坦化。此項硏磨以露出氮化矽膜1 4 的表面時爲終點。 接著，如第17圖、第18圖及第19圖（沿第17圖的B-B’線的截面圖）所示，以CVD法在氧化矽膜15的上部堆積 膜厚度lOOnm〜150nm前後的氧化矽膜16後，藉由以光阻 膜42作爲掩罩的乾蝕刻，將氧化矽膜1 6形成圖案。如第 Ϊ 7圖所示，光阻膜42具有橫越溝4的上部在圖的左右方向 延伸的帶狀的圖案。 接著，以灰化去除光阻膜42後，如第20圖、第21圖 及第22圖所示，使用形成帶狀圖案的上述氧化矽膜1 6作 爲掩罩的乾蝕刻，將多晶矽膜1 2及多晶矽膜1 〇形成圖案 〇 經濟部智慈財產局員工消費合作社印製 藉由乾蝕刻，在電容元件C的上部形成，依序堆積多 晶矽膜1 0、多晶矽膜1 2、氧化矽膜1 3及氮化矽膜1 4的四 角柱狀的積層構造體P。同時，由於形成此積層構造體P， 而形成由多晶矽膜10構成的通道形成領域10C,及堆積其 上部的由多晶矽膜1 2構成的汲極領域1 2D。如第2 1圖所 示，積層構造體P的兩個側壁（第20圖的左右方向的側壁） 被氧化矽膜1 5覆蓋，但如第22圖所示，其他兩個側壁（第 20圖的上下方向的側壁）的表面是露出。在此狀態下，爲了 進一步降低通道形成領域的多晶矽膜中的雜質濃度，再藉 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -11 - 577169 A7 _____B7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 離子注入法摻雜顯現與磷相反的導電性的硼（或BF2)。硼（ 或BF2)是從基板1主面的〇度以上，90度以下的斜方向注 入。此斜方向的離子注入，可以例如令半導體基板1對垂 直於其主面的軸每次轉動90度，而進行注入。同時，這項 離子注入要調整p型雜質的摻雜量，使導入通道形成領域 的P型雜質的濃度，與從汲極領域擴散到通道形成領域的 磷的濃度相同，或p型雜質稍爲過剩。 接著，如第23圖所示，在氧化性環境中對基板1進行 熱處理，藉此在積層構造體P的側壁（未被氧化矽膜1 5覆 蓋的側壁）形成厚度1 Onm前後的氧化矽膜構成的閘極絕緣 膜1 7。構成閘極絕緣膜1 7的氧化矽膜可以用CVD堆積， 但熱氧化多晶矽膜（IOC、10D)的表面，較可以獲得缺陷較 少的良質膜。 經濟部智慧財產局員工消費合作杜印製 接著，如第24圖所示，在相鄰接的積層構造體P的空 隙形成閘電極18G，藉此完成由源極領域（多晶矽膜7)、通 道形成領域1 0C、汲極領域1 2D、閘極絕緣膜1 7及閘電極 18G構成的記憶單元選擇用MISFETQs。閘電極18G是在基 板1以CVD法堆積摻雜硼的p型氧化矽膜1 6，再以化學機 械硏磨法硏磨到多晶矽膜1 6之表面露出，將其平坦化而形 成。 藉以上的製程，大致上完成由電容元件C及形成在其 上部的記憶單元選擇用MISFETQs構成的DRAM的記憶單 元。 本實施形態是實施，第1 0圖所示構造的垂直方向的離 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 577169 A7 __ B7 五、發明説明（10 ) 子注入，及第22圖所示構造的斜方向的離子注入的共計兩 次。 第1 0圖所示構造的垂直方向的離子注入，可以抵消通 道中的雜質，又可以藉由與雜質相反的極性使通道本身的 濃度穩定化，因此，啓始値電壓及隨著完全空乏化的截斷 電流値的重現性變好。 第22圖所示構造的斜方向的離子注入，因爲是經過高 溫熱處理後實施的離子注入，通道內的外形很少會崩潰。（ 但是在形成如第23圖所示的閘極絕緣膜後再實施，則因注 入離子時發生的缺陷會殘留在閘極絕緣膜，因此在第22圖 所示的構造下注入離子較理想。）。藉此可以有效實施啓始 値電壓的抑制及空乏化率的提高。 上述離子打入只要實施任何一次，便可以獲得隨著完 全空乏化的截斷電流的減低效果，及啓始値電壓的參差不 齊減低效果，但如果考慮重現性、抑制性，則兩此都實施 較佳。 如此，依據本實施形態時，因爲可以減低記憶單元選 擇用MISFETQs的通道形成領域10C的有效雜質濃度，因 此可以在記憶單元的非動作時，使通道形成領域1 0C完全 空乏化，可以製成截斷電流（漏洩電流）很少的DRAM。同時 ，因爲可以抑制記憶單元選擇用MISFETQs的啓始値電壓 的變動，因此可以提高DRAM的可靠性。 (實施形態2) 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •1^^. -訂 經濟部智慧財產局員工消費合作社印製 -13- 577169 A7 B7 五、發明説明（11 ) 本實施形態是應用在p通道型的縱型MISFET，以下參 照第25圖〜第3 5圖，依製程順序說明其製造方法。 (請先閲讀背面之注意事項再填寫本頁) 首先，如第25圖所示，藉由CVD法在基板1上堆積 厚度200nm前後的氧化矽膜20，接著，藉由CVD法在氧 化矽膜20的上部堆積摻雜硼的p型，膜厚度3 OOnm前後的 多晶矽膜（下部半導體層）21後，在含NH3氣體的環境中對 基板1進行熱處理，藉此在多晶矽膜2 1的表面形成膜厚度 lnm〜2nm前後的薄氮化矽膜22。此氮化矽膜22是用以抑 制，多晶矽膜2 1中的雜質（硼），擴散到形成於其上部的通 道形成領域的障壁層。 接著，如第26圖所示，藉由CVD法在氮化矽膜22的 上部堆積膜厚度40 0nm前後的非晶質矽膜（中間半導體層 )23a。此非晶質矽膜23a是以雜質濃度lxl 016個/cm3以下 的非晶質矽，或實質上不含雜質的未摻入雜質的非晶質矽 構成。 接著，如第27圖所示，以800°C前後的高溫對基板1 進行熱處理，將上述非晶質矽膜23 a變換成多晶矽膜23， 經濟部智慧財產局員工消費合作社印製 接著在含NH3氣體的環境中對基板1進行熱處理，藉此在 多晶砂膜2 3的表面形成膜厚度1 n m〜2 n m前後的薄氮化石夕 膜24後，藉由CVD法在氮化矽膜24的上部堆積膜厚度 3 Onm前後的未摻入雜質多晶矽膜（或非晶質矽膜）25及膜厚 度1 〇nm前後的氧化矽膜26。上述氮化矽膜24是用以抑制 ，成爲通道形成領域的多晶矽膜23的上部形成的汲極領域 中的雜質（硼），擴散到多晶矽膜23的障壁層。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 577169 A7 __ _B7 五、發明説明（12 ) (請先閱讀背面之注意事項再填寫本頁) 進行將非晶質矽膜23 a變換成多晶矽膜23的上述熱處 理後，形成於多晶矽膜23下層的p型的多晶矽膜2丨所含 的硼的一部分，會通過薄氮化矽膜22，熱擴散到多晶矽膜 2 3內，昇商其雜質濃度，因此要實現由多晶矽膜2 3構成的 通道形成領域的完全空乏化很困難。同時，由於磷擴散到 通道形成領域中，MISFET的啓始値電壓會發生變動，記憶 單元的動作會變不穩定。 因此，接著如第2 8圖所示，將具有與硼相反的導電型 的η型雜質（磷、砷或銻）導入多晶砂膜23。η型雜質的導入 是，將η型雜質垂直方向打入基板1主面的離子注入法爲 之，以可以使多晶矽膜23的上部或下部的雜質濃度較其大 致中央部位附近的雜質濃度高的打入能導入。同時，調整η 型雜質的摻雜量，使導入多晶矽膜23的η型雜質的濃度， 與擴散到多晶矽膜1 0硼的濃度相同，或η型雜質稍爲過剩 〇 經濟部智慧財產局員工消費合作社印製 如此，本實施形態是反摻雜與從Ρ型的多晶矽膜2 1擴 散至多晶矽膜23的硼相反導電型的η型雜質（磷、砷或銻） ，因此，可以降低多晶矽膜23的有效雜質濃度。 接著，如第29圖所示，藉由CVD法在氧化矽膜26的 上部堆積膜厚度l5〇nm〜200nm前後的氮化矽膜27後，藉 由使用具有四角柱狀的平面圖案的光阻膜43爲掩罩的乾蝕 刻，將氮化矽膜27形成圖案。 接著，以灰化去除光阻膜43後，如第3 0圖所示，藉 由使用形成四角柱狀圖案的氮化矽膜27爲掩罩的乾蝕刻， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15 - 577169 A7 B7 五、發明説明（13) 對氧化矽膜26、多晶矽膜25、氮化矽膜24、多晶矽膜23 、氮化矽膜22及多晶矽膜2 1形成圖案。 (請先閱讀背面之注意事項再填寫本頁) 藉由上述乾蝕刻，在氧化矽膜20上形成依序堆積多晶 矽膜21、氮化矽膜22、多晶矽膜23、氮化矽膜24、多晶 矽膜25及氧化矽膜26的四角柱狀的積層構造體P。同時， 由於形成此積層構造體P，而形成由多晶矽膜2 1構成的源 極領域2 1 S，及堆積在其上部的多晶矽膜23 (及多晶矽膜 25)構成的通道形成領域23C。 接著，如第3 1圖所示，在積層構造體P的側壁形成由 氧化矽膜構成的側壁隔片28後，藉由蝕刻去除積層構造體 P的最上部的氮化矽膜27及氧化矽膜26，使未摻雜的多晶 矽膜25的表面露出。側壁隔片28是以CVD法在基板1上 堆積氧化矽膜後，對此氧化矽膜進行異方性蝕刻而形成。 此側壁隔片28僅形成在積層構造體P的側壁的一部分，其 他側壁不形成。 經濟部智慧財產局員工消費合作社印製 接著，如第3 2圖所不，形成一端延伸在通道形成領域 (多晶砂膜2 5 )上部的汲極領域2 9D。汲極領域2 9是藉由 CVD法在基板1上摻雜硼的p型的多晶矽膜（上述半導體層 )後，使用光阻膜（未圖示）作爲掩罩的乾蝕刻將此多晶矽膜 形成圖案而形成。 接著，爲了改善由上述多晶矽膜構成的汲極領域29D 的膜質，以900°C ~l〇〇〇°C前後的高溫進行熱處理。若進行 此項熱處理，構成汲極領域29D的p型多晶矽膜所含的硼 的一部分會從多晶矽膜25熱擴散至通道形成領域23 C，有 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） -16- 577169 A7 ____B7 _ 五、發明説明（14 ) (請先閲讀背面之注意事項再填寫本頁) 可能會昇高其雜質濃度。同時，形成在通道形成領域23C 下層的源極領域2 1 S所含的硼的一部分，便有可能會熱擴 散至通道形成領域23 C。 於是，接著如第3 3圖所示，將與硼相反的導電型的η 型雜質（磷、砷或銻）導入通道形成領域23 C(多晶矽膜23、 25)。此η型雜質的導入，因積層構造體的上部與側壁的一 部分被汲極領域29D覆蓋，因此，藉由從基板1的主面的 〇度以上，90度以下的斜方向打入n型雜質的離子注入法 爲之。此斜方向的離子注入，可以例如令基板1對垂直於 其主面的軸每次轉動90度，而注入即可。同時，此項離子 注入可以藉調整η型雜質的摻雜量，使導入通道形成領域 23 C(多晶矽膜23、25)的η型雜質的濃度，與從汲極領域 29D擴散到通道形成領域23C的硼的濃度相同，或η型雜 質稍爲過剩。再者，進行此項離子注入時，由Ρ型的多晶 矽膜構成的汲極領域29D也會導入磷，因此汲極領域29D 的硼的濃度應考慮這一點，預先使其成爲高濃度較佳。 經濟部智慧財產局員工消費合作社印製 如此，本實施形態因爲是反摻入，與從Ρ型的多晶矽 膜構成的汲極領域29D或源極領域2 1 S擴散至通道形成領 域23C的硼成反導電型的η型雜質（磷、砷或銻），因此可 以減低通道形成領域23C的有效雜質濃度。 接著，如第34圖所示，在氧化性環境中對基板1進行 熱處理，藉此在通道形成領域23 C(多晶矽膜23、25)表面 形成膜厚度l〇nm前後的氧化矽膜30。這時，由ρ型的多 晶矽膜構成的汲極領域29D表面也會形成氧化矽膜3 0。形 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 577169 A7 B7 五、發明説明（15 ) 成在通道形成領域23 C(多晶矽膜23、25)表面的氧化矽膜 30具有閘極絕緣膜的功能。 (請先閱讀背面之注意事項再填寫本頁) 接著，如第3 5圖所示，以覆蓋形成在通道形成領域 23 C(多晶矽膜23、25)表面的氧化矽膜30狀形成閘電極 31G。閘電極31G是藉由CVD法在基板1上堆積摻雜硼的 P型的多晶矽膜或摻雜磷的η型的多晶矽膜後，使用光阻膜 (未圖示）作爲掩罩的乾鈾刻，將多晶矽膜形成圖案，而形成 〇 藉由以上的各製程，可完成由源極領域2 1 S、通道形成 領域23 C(多晶矽膜23、25)、汲極領域29D、氧化矽膜30 及閘電極31G構成的MISFETQt。 如此，依據本實施形態時，因爲可以減低MISFETQt 的通道形成領域23 C的有效雜質濃度，因此，可以在 MISFETQt的非動作時，使通道形成領域23C完全空乏化， 製造截斷電流（漏拽電流）很少的MISFET。同時，因爲可以 抑制MISFETQt的啓始値電壓的變動，因此可以提高 MISFET的動作可靠性。 經濟部智慧財產局員工消費合作社印製 以上，依據實施形態具體說明本發明人所完成的發明 ，但本發明並不限定如上述實施形態，當然可以在不脫離 其要旨的範圍做各種變更。 上述實施形態1是說明應用在DRAM的製造方法時的 情形，但不限定如此，可以應用在記憶單元使用本發明揭 示的縱型MISFET的各種半導體記憶裝置的製造方法。 本紙張尺度適用中SI國家標準（CNS ) A4規格（210X297公釐） -18- 經濟部智慧財產局員工消費合作社印製 577169 A7 B7 五、發明説明（16) (實施形態3) 上述實施形態1是將η通道型的縱型MISFET應用在 帶有電容元件的DRAM的例子，但是，本發明並不限定在 η通道型的縱型MISFET，且帶有電容元件的記憶單元構造 。亦即，單獨的縱型MISFET也可以應用。 第3 7圖（表示約4個記憶單元份的領域的平面圖）、第 38圖（沿第37圖的A-A’線的截面圖）、第39圖（沿第37圖 的B-B’線的截面圖）是表示，在半導體基板1上形成絕緣膜 (氧化矽膜），在其上形成縱型MISFET的例子。再者，此縱 型的MISFET的製造方法，與上述實施形態1的除了形成 電容元件的製程以外的製程同等，因此詳細說明從略，內 容要點則如下述。同時，第3 7圖〜第3 9圖所示的構造體可 以應用在η通道型縱型MISFET、p通道型縱型MISFET的 任一方。 η通道型縱型MISFET的源極及汲極，是以CVD法形 成摻雜磷的多晶矽膜。因爲磷從源極及汲極擴散到通道形 成領域的多晶矽膜中，因此，接著，以離子注入法將與磷 相反導電性的硼（或BF2)導入通道形成領域的多晶矽膜中。 其詳細方法是如上述實施形態1所述。藉此離子注入可以 減低通道中的有效雜質濃度。而且，藉由熱氧化形成閘極 絕緣膜，以CVD法形成閘電極。藉此，可以大致完成n通 道型縱型MISFET。 P通道型縱型MISFET的源極及汲極，是以CVD法形 成摻雜硼的多晶矽膜。因爲硼從源極及汲極擴散到通道形 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-19- 577169 A7 B7 五、發明説明（17 ) 成領域的多晶矽膜中，因此，接著，以離子注入法將與硼 相反導電性的磷（砷或銻）導入通道形成領域的多晶矽膜中。 其詳細方法可以藉由如上述實施形態1所述的通道形成領 域的多晶矽膜中的離子注入法，將離子種從硼（或BF2)變更 爲η型雜質（磷、砷或銻）而達成。藉此離子注入法，可以減 低通道中的有效雜質濃度。而且，藉由熱氧化形成閘極絕 緣膜，以CVD法形成閘電極。藉此，可以大致完成ρ通道 型縱型MISFET。 如此，依據本實施形態時，因爲可以減低MISFETQt 的通道形成領域23C的有效雜質濃度，因此，可以在 MISFETQt的非動作時使通道形成領域23C完全空乏化，製 造截斷電流（漏洩電流）很少的MISFET。同時，因爲可以抑 制MISFETQt的啓始値電壓的變動，因此可以提高MISFET 的動作可靠性。 以上，依據實施形態具體說明本發明人所完成的發明 ，但本發明並不限定如上述實施形態，當然可以在不脫離 其要旨的範圍做各種變更。 經濟部智慧財產局員工消費合作社印製 上述實施形態1是說明應用在DRAM的製造方法時的 情形，但不限定如此，可以應用在記憶單元使用本發明揭 示的縱型MISFET的各種半導體記憶裝置的製造方法。 【發明的效果】 茲簡單說明可以從本案所揭示的發明中具代表性者獲 得的效果如下。 本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 297公釐） -20- 577169 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（18 ) 因爲可以減低MISFET的通道形成領域的有效雜質濃 度，因此，可以在MISFET的非動作時使通道形成領域完 全空乏化，可以實現截斷電流（漏洩電流）很少的MISFET。 同時，可以抑制MISFET的啓始値電壓的變動，因此 可以實現動作可靠性提高的MISFET。 【圖面的簡單說明】 第1圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分平面圖。 第2圖是沿第1圖的A-A’線的半導體基板的主要部分 截面圖。 第3圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第4圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分平面圖。 第5圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第6圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第7圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第8圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第9圖是表示本發明一實施形態的半導體記憶裝置的 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） (請先閲讀背面之注意事項再填寫本頁)
-21 - 577169 A7 B7 五、發明説明（19 ) 製造方法的半導體基板的主要部分截面圖。 (請先閱讀背面之注意事項再填寫本頁) 第1 0圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第1 1圖是表示MISFET在非動作時的截斷電流的通道 雜質摻雜量依存性的曲線圖。 第12圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第1 3圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第14圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分平面圖。 第1 5圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第1 6圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第1 7圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分平面圖。 經濟部智慧財產局員工消費合作社印製 第1 8圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第1 9圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第20圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分平面圖。 第21圖是表示本發明一實施形態的半導體記憶裝置的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 577169 A7 B7 五、發明説明（2〇 ) 製造方法的半導體基板的主要部分截面圖。 第22圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第23圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第24圖是表示本發明一實施形態的半導體記憶裝置的 製造方法的半導體基板的主要部分截面圖。 第25圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第26圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第27圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第28圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第29圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第30圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第3 1圖是表示本發明其他實施形態的.MISFET的製造 方法的半導體基板的主要部分截面圖。 第32圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第33圖是表示本發明其他實施形態的MISFET的製造 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -23- 577169 A7 ___B7 五、發明説明（21 ) 方法的半導體基板的主要部分截面圖。 第34圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第35圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第3 6圖是表示啓始特性的通道雜質濃度依存性的曲線 圖。 第37圖是表示本發明其他實施形態的MISFET的製造 方法的半導體基板的主要部分截面圖。 第38圖是沿第37圖之A-A’線之截面圖。 第39圖是沿第37圖之B-B’線之截面圖。 【圖號說明】 1 半導體基板 2 氧化矽膜 3 氮化矽膜 4 溝 經濟部智慧財產局員工消費合作社印製 5 η型半導體領域 6 氮化矽膜 7 多晶矽膜 l〇a 非晶質矽膜 1〇 多晶矽膜 12 多晶矽膜 12D 汲極領域 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -24- 經濟部智慧財產局員工消費合作社印製 577169 A7 B7 五、發明説明（22 ) 13 氧化矽膜 14 氮化砂膜 15' 16 氧化砂膜 17 閘極絕緣膜 1 8G 閘電極 20 氧化矽膜 2 1 多晶矽膜 2 1 S 源極領域 22 氮化矽膜 23a 非晶質矽膜 23 多晶矽膜 23D 通道形成領域 24 氮化矽膜 25 多晶矽膜 26 氧化矽膜 27 氮化矽膜 28 側壁隔片 29D 汲極領域 30 氧化矽膜 31G 閘電極 40〜43 光阻膜 C 電容元件 P 積層構造體
Qs 記憶單元選擇用MISFET 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） (請先閱讀背面之注意事項再填寫本頁)
-25- 577169 A7 B7 五、發明説明（23 )
Qt
MISFET 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -26 -

Claims (1)

  1. 577169 A8 B8 C8 ---一 D8 夂、申請專利範圍j 第91 124556號專利申請案 中文申請專利範圍修正本 (請先閲讀背面之注意事項再填寫本頁) 民國92年1 1月20日修正 I—種縱型MISFET的製造方法，其特徵爲，具有： 在半導體基板主面上形成第1導電型的下部半導體層 的製程； 在上述下部半導體層的上部形成中間半導體層的製程 對上述中間半導體層及下部半導體層進行熱處理的製 程； 上述熱處理製程之後，在上述中間半導體層的上部， 形成上述第1導電型的上部半導體層的製程；以及 至少藉由在上述上部半導體層及上述中間半導體層形. 成圖案，而形成柱狀的積層構造體的製程， . 上述下部半導體層構成上述縱型MISFET的源極•汲 極的一方， 經濟部智慧財產局員工消費合作社印製 上述上部半導體層構成上述縱型MISFET的源極•汲 極的另一方， 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極。 2. —種縱型MISFET的製造方法，其特徵爲，具有： 在半導體基板主面上形成第1導電型的下部半導體層 的製程； 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 577169 A8 Β8 C8 D8 六、申請專利範圍2 在上述下部半導體層的上部形成中間半導體層的製程 ， (請先閲讀背面之注意事項再填寫本頁) 對上述中間半導體層及下部半導體層進行熱處理的製 程； 上述熱處理製程之後，在上述中間半導體層導入，具 有與上述第1導電型相反的導電型的雜質的製程； 在上述導入雜質製程之後，在上述中間半導體層的上 部，形成上述第1導電型的上部半導體層的製程；以及 至少藉由在上述上部半導體層及上述中間半導體·層形 成圖案，而形成柱狀的積層構造體的製程， 上述下部半導體層構成上述縱型MISFET的源極•汲 極的一方， 上述上部半導體層構成上述縱型MISFET的源極•汲 極的另一方， 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極。 經濟部智慧財產局員工消費合作社印製 3. —種縱型MISFET的製造方法，其特徵爲，具有： 在半導體基板主面上形成第1導電型的下部半導體層 的製程； 在上述下部半導體層的上部形成中間半導體層的製程 上述熱處理製程之後，在上述中間半導體層導入，具 有與上述第1導電型相反的導電型的雜質的製程； 在上述導入雜質製程之後，在上述中間半導體層的上 本紙張尺度適用中國ί家標準（CNS ) A4規格（210X297公釐） -2 - 577169 A8 B8 C8 D8 六、申請專利範圍3 部，形成上述第1導電型的上部半導體層的製程；以及 至少藉由在上述上部半導體層及上述中間半導體層形 成圖案，而形成柱狀的積層構造體的製程， (請先閲讀背面之注意事項再填寫本頁) 上述下部半導體層構成上述縱型MISFET的源極•汲 極的一方， 上述上部半導體層構成上述縱型MISFET的源極•汲 極的另一方， 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極。 4. 一種縱型MISFET的製造方法，其特徵爲，具有： 在半導體基板主面上形成第1導電型的下部半導體層 的製程； 在上述下部半導體層的上部形成擴散障壁層的製程； 在上述擴散障壁層的上部形成中間半導體層的製程； 上述中間半導體層形成製程之後，對上述半導體基板 進行熱處理的製程；以及 經濟部智慧財產局員工消費合作社印製 在上述熱處理製程之後，至少藉由在上述上部半導體 層及上述中間半導體層形成圖案，以形成柱狀的積層構造 體的製程， 上述下部半導體層構成上述縱型MISFET的源極•汲 極的一方， 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極， 將構成上縱型MISFET的源極•汲極的另一方的上部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -3- 577169 A8 B8 C8 _ D8 六、申請專利範圍4 半導體層，構成在上述中間半導體層的上部。 (請先閲讀背面之注意事項再填寫本頁) 5· —種縱型MISFET的製造方法，其特徵爲，具有： 在半導體基板主面上形成第1導電型的下部半導體層 的製程； 在上述下部半導體層的上部形成擴散障壁層的製程； 在上述擴散障壁層的上部形成中間半導體層的製程； 上述中間半導體層形成製程之後，對上述半導體基板 進行熱處理的製程； 在上述中間半導體層導入，具有與上述第1導電型相 反的導電型的雜質的製程；以及 在上述導入雜質製程之後，至少藉由在上述上部半導 體層及上述中間半導體層形成圖案，以形成柱狀的積層構 造體的製程， 上述下部半導體層構成上述縱型MISFET的源極•汲· 極的一方， 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極， 經濟部智慧財產局員工消費合作社印製 將構成上縱型MISFET的源極•汲極的另一方的上部 半導體層，構成在上述中間半導體層的上部。 6_如申請專利範圍第4項或第5項所述的縱型MISFET 的製造方法，其中，上述上部半導體層與上述中間半導體 層之間，形成有擴散障壁層。 7.如申請專利範圍第卜5項的其中任一項所述的縱型 MISFET的製造方法，其中，上述下部半導體層是，由在上 本紙張从適用中國國家揉準（CNS )以胁（21〇><297公董） -4- 577169 A8 B8 C8 ___ D8 六、申請專利範圍5 述基板上堆積第1導電型的半導體層的堆積膜所形成。 (請先閲讀背面之注意事項再填寫本頁) 8. 如申請專利範圍第1〜5項的其中任一項所述的縱型 MISFET的製造方法，其中，又具有： 上述形成圖案製程之後，在上述中間層的側壁部形成 閘極絕緣膜的製程；及在上述中間半導體層的側壁部，經 由上述閘極絕緣膜形成閘電極的製程。 9. 如申請專利範圍第1〜5項的其中任一項所述的縱型 MISFET的製造方法，其中， 在上述中間半導體層形成製程，上述中間半導體·層是 由非晶質矽膜構成， 而藉由上述熱處理製程，將構成上述中間半導體層的 各非晶質矽膜多晶化。 1 0 .如申請專利範圍第1〜5項的其中任一項所述的縱型 MISFET的製造方法，其中，導入上述中間半導體層的上述· 雜質的濃度，在靠近上述下部半導體層及上述上部半導體 層的領域濃度較低，較遠領域濃度較高。 經濟部智慧財產局員工消費合作社印製 1 1 .如申請專利範圍第1〜5項的其中任一項所述的縱型 MISFET的製造方法，其中，導入上述雜質的上述中間半導 體層，在不對上述閘電極施加電壓的狀態下完全空乏化。 1 2 .如申請專利範圍第i〜5項的其中任一項所述的縱型 MISFET的製造方法，其中，藉由上述形成圖案的製程，形 成四角形狀的積層構造體。 1 3 ·如申請專利範圍第1〜5項的其中任一項所述的縱型 MISFET的製造方法，其中， 本紙張尺度適用中國國家標率（CNS )八4*1^ ( 210X297公釐1 ' -- 577169 A8 B8 C8 D8 六、申請專利範圍6 在上述中間半導體層形成製程，上述中間半導體層是 雜質濃度爲ixl 〇16個/cm3以下的非晶質矽膜， (請先閲讀背面之注意事項再填寫本頁) 上述雜質是藉由，將上述雜質垂直方向打入上述半導 體基板的主面的離子注入法導入。 14. 一種縱型MISFET，其特徵爲，具備有： 形成在半導體基板主面上的第1導電型的下部半導體 層； 形成在上述下部半導體層的上部，且導入具有與上述 第1導電型相反的導電型的雜質的中間半導體層；以及- 形成在上述中間半導體層上部的上述第1導電型的上 部半導體層， 至少上述上部半導體層及上述中間半導體層是由柱狀 的積層構造體構成， 上述下部半導體層構成上述縱型MISFET的源極•汲 極的一方， 上述上部半導體層構成上述縱型MISFET的源極•汲 極的另一方， 經濟部智慧財產局員工消費合作社印製 而經由閘極絕緣膜，在上述中間半導體層的側壁部構 成上述縱型MISFET的閘電極， 導入上述中間半導體層的上述雜質的濃度，在靠近上 述下部半導體層及上述上部半導體層的領域濃度較低，較 遠的領域濃度較高。 15. 如申請專利範圍第14項所述的縱型MISFET ,其中 ，導入上述雜質的上述中間半導體層，在不對上述閘電極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' ' 577169 A8 B8 C8 D8 六、申請專利範圍7 ^ .施加電壓的狀態下完全空乏化。 (請先閲讀背面之注意事項再填寫本頁) 16·—種半導體記憶裝置的製造方法，該裝置備有，具 有源極領域、通道形成領域、汲極領域、及經由閘極絕緣 膜形成在上述通道形成領域的側壁部的閘電極的MISFET， 其特徵爲，該製造方法包含： (a) 形成包含第1雜質的源極領域的製程； (b) 在上述源極領域的上部形成通道形成領域的製程； (c) 在上通道形成領域，導入具有與上述第1雜質相反 導電型的第2雜質的製程；以及 (d) 在上述通道形成領域的上部形成含有上述第1雜質 的汲極領域的製程。 ‘ 1 7 .如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，上述通道形成領域，是由不含雜質的多晶 矽膜所成。 1 8 .如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，上述通道形成領域，是由雜質濃度lxi〇16 個/cm3的多晶矽膜所成。 經濟部智慧財產局員工消費合作社印製 1 9.如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，上述源極領域及上述汲極領域分別由η型 多晶矽膜構成。 20.如申請專利範圍第1 9項所述的半導體記憶裝置的製 造方法，其中，上述第1雜質是磷、砷或銻，上述第2雜 質是硼或氟化硼。 2 1 .如申請專利範圍第1 6項所述的半導體記憶裝置的製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 577169 A8 B8 C8 D8 六、申請專利範圍8 造方法，其中，上述源極領域及上述汲極領域分別由p型 多晶矽膜構成。 (請先閲讀背面之注意事項再填寫本頁) 22.如申請專利範圍第21項所述的半導體記憶裝置的製 造方法，其中，上述第1雜質是硼或氟化硼，上述第2雜 質是磷、砷或銻。 23如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，上述第2雜質的導入，是藉由將第2雜質 垂直方向打入半導體基板主面的離子注Λ法爲之° 24.如申請專利範圍第16項所述的半導體記憶裝置·的製 造方法，其中，導入上述通道形成領域的上述第2雜質的 濃度，在靠近上述源極領域及上述汲極領域的領域濃度較 低，較遠的領域濃度較局。 25 .如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，導入上述通道形成領域的上述第2雜質的· 濃度，在靠近上述源極領域或上述汲極領域的領域較低， 較遠的領域較高。 經濟部智慧財產局員工消費合作社印製 26.如申請專利範圍第1 6項所述的半導體記憶裝置的製 造方法，其中，導入上述第2雜質的上述通道形成領域， 在不對上述閘電極施加電壓的狀態下完全空乏化。 2 7.如申請專利範圍第1 9項所述的半導體記憶裝置的製 造方法，其中，導入上述第2雜質的上述通道形成領域的 一部分，成爲中性或Ρ型。 2 8.如申請專利範圍第21項所述的半導體記彳意裝置的製 造方法，其中，導入上述第2雜質的上述通道形成領域的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -8- 577169 Α8 Β8 C8 D8 々、申請專利範圍9 一部分，成爲中性或η型。 (請先閲讀背面之注意事項再填寫本頁) 29.—種半導體記憶裝置的製造方法，該裝置備有，具 有源極領域、通道形成領域、汲極領域、及經由閘極絕緣 膜形成在上述通道形成領域的側壁部的閘電極的MISFET， 其特徵爲，該製造方法包含： (a) 在半導體基板主面上形成包含第1雜質的源極領域 的製程； (b) 在上述源極領域的上部形成通道形成領域的製程； (c) 上述製程（b)之後，對上述半導體基板進行熱處理的 製程； (d) 在上述通道形成領域，導入具有與上述第i雜質相 反導電型的第2雜質的製程；以及 (e) 在上述通道形成領域的上部形成含有上述第1雜質 的汲極領域的製程。 3 0.如申請專利範圍第29項所述的半導體記憶裝置的製 造方法，其中，在上述製程（b)形成的上述通道形成領域， 是由不含雜質的非晶質矽膜所成。 經濟部智慧財產局員工消費合作社印製 3 1 .如申請專利範圍第29項所述的半導體記憶裝置的製 造方法，其中，在上述製程（b)形成的上述通道形成領域， 是由雜質濃度1x10 16個/cm3的非晶質矽膜所成。 3 2 .如申請專利範圍第3 0項所述的半導體記憶裝置的製 造方法，其中，在上述製程（a)形成的上述源極領域，是由 η型非晶質矽膜所成。 3 3 .如申請專利範圍第3 〇項所述的半導體記憶裝置的製 本紙張尺度適用中國國家標準（CNS ) Μ規格（210Χ297公釐） 577169 A8 Β8 C8 D8 、申請專利範圍10 造方法，其中，在上述製程（a)形成的上述源極領域，是由 P型非晶質矽膜所成。 (請先閲讀背面之注意事項再填寫本頁) 3 4.如申請專利範圍第29項所述的半導體記憶裝置的製 造方法，其中，上述熱處理的溫度是5 50。〇：以上。 35.如申請專利範圍第32項或第33項所述的半導體記 憶'裝置的製造方法，其中，藉由上述熱處理，使構成上述 ^ @領域的上述非晶質矽膜及構成上述通道形成領域的上 述非晶質矽膜分別多晶化。 3 6.如申請專利範圍第29項所述的半導體記憶裝置.的製 造方法，其中，上述第2雜質的導入，是藉由將第2雜質 方向打入半導體基板主面的離子注入法爲之。 3 7.如申請專利範圍第29項所述的半導體記憶裝置的製 造方法，其中，導入上述通道形成領域的上述第2雜質的 _ @，在靠近上述源極領域及上述汲極領域的領域濃度較 低，較遠的領域濃度較高。 經濟部智慧財產局員工消費合作社印製 3 8 .如申請專利範圍第29項所述的半導體記憶裝置的製 造方法，其中，導入上述通道形成領域的上述第2雜質的 濃度，在靠近上述源極領域或上述汲極領域的領域濃度較 低，較遠的領域濃度較高。 39.—種半導體記憶裝置的製造方法，該裝置備有，具 有 '源極領域、通道形成領域、汲極領域、及經由閘極絕緣 膜形成在上述通道形成領域的側壁部的閘電極的MISFET， 其特徵爲，該製造方法包含： (a)在半導體基板主面上形成包含第1雜質的下部半導 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -10 - 577169 經濟部智慧財產局員工消費合作社印製 A8 Β8 C8 D8 六、申請專利範圍 體層的製程； (b) 在上述下部半導體層的上部形成中間半導體層的製 程； (c) 上述製程（b)之後，對上述半導體基板進行熱處理的 製程； (d) 在上述中間半導體層，導入具有與上述第1雜質相 反導電型的第2雜質的製程； (e) 上述製程（d)之後，藉由在上述下部半導體層及上述 中間半導體層形成圖案，以形成具有由上述下部半導·體層 形成的源極領域及由上述中間半導體層形成的通道形成領 域的積層構造體的製程；以及 (f) 在上述通道形成領域的上部，形成含有上述第1雜 質的由上部半導體層所成的汲極領域的製程。 40.如申請專利範圍第3 9項所述的半導體記憶裝置的製· 造方法，其中，進一步在上述製程（f)之後，包含有： (g) 在上述通道形成領域的側壁部形成閘極絕緣膜的製 程；及 (h) 在上述通道形成領域的側壁部，夾著上述閘極絕緣 膜形成閘電極的製程。 4 1 .如申請專利範圍第3 9項所述的半導體記憶裝置的製 造方法，其中，在上述製程（a)形成的上述下部半導體層及 在上述製程（f)形成的上述上部半導體層，是η型非晶質石夕 膜。 42.如申請專利範圍第3 9項所述的半導體記憶裝置的製 本紙張尺度適用中關家標準（CNS ) A4胁（21GX297公釐） --^ - - ΙΓ *1 I - —————— I - n ί-----! 1 1 (請先閱讀背面之注意事項再填寫本頁) -11 - 577169 A8 B8 C8 D8 夂、申請專利範圍12 — 造方法，其中，在上述製程（a)形成的上述下部半導體層及 在上述製程（f)形成的上述上部半導體層，是P型非晶質矽 膜。 (請先閲讀背面之注意事項再填寫本頁) 43 .如申請專利範圍第4 1項或第42項所述的半導體記 憶裝置的製造方法，其中，在上述製程（b)形成的上述上述 中間半導體層，是雜質濃度lxlO16個/ cm3以下的非晶質 矽膜。 44.如申請專利範圍第43項所述的半導體記憶裝置的製 造方法，其中，藉由上述製程（c)的熱處理，使構成上·述下 部半導體層的上述非晶質矽膜及構成上述中間半導體層的 上述非晶質砂膜，分別多晶化。 45 .如申請專利範圍第3 9項所述的半導體記憶裝置的製 造方法，其中，上述製程（d)的上述第2雜質的導入，是藉 Θ胃第2雜質垂直方向打入半導體基板主面的離子注入法. 爲之。 經濟部智慧財產局員工消費合作社印製 46·如申請專利範圍第39項所述的半導體記憶裝置的製 造方法，其中，導入上述通道形成領域的上述第2雜質的 濃度，在靠近上述源極領域及上述汲極領域的領域濃度較 低，較遠的領域濃度較高。 4 7.如申請專利範圍第39項所述的半導體記憶裝置的製 造方法，其中，導入上述通道形成領域的上述第2雜質的 濃度，在靠近上述源極領域或上述汲極領域的領域濃度較 低，較遠的領域濃度較高。 48 .如申請專利範圍第40項所述的半導體記憶裝置的製 本紙張尺度適用中國國家榡準（CNs ) A4規格（210X297公釐） -12- 577169 A8 B8 C8 D8 六、申請專利範圍13 造方法，其中，上述閘電極是由多晶矽所成。 (請先閲讀背面之注意事項再填寫本頁) 49.一種半導體記憶裝置的製造方法，該裝置備有，具 有源極領域、通道形成領域、汲極領域、及經由閘極絕緣 膜形成在上述通道形成領域的側壁部的閘電極的MIS FET , 其特徵爲，該製造方法包含： (a) 在半導體基板主面上形成包含第1雜質的下部半導 體層的製程； (b) 在上述源極領域的上部形成通道形成領域的製程； (c) 上述製程（b)之後，對上述半導體基板進行熱處理的 製程； (d) 在上述通道形成領域，導入具有與上述第1雜質相 反導電型的第2雜質的製程； (e) 在上述通道形成領域的上部形成含有上述第1雜質 的汲極領域的製程； (f) 上述製程（e)之後，對上述半導體基板進行熱處理的 製程；以及 (g) 上述製程（f)之後，在上述通道形成領域導入第2雜 經濟部智慧財產局員工消費合作社印製 質的製程。 5 0.如申請專利範圍第49項所述的半導體記憶裝置的製 造方法，其中，進一步在上述製程（g)之後，包含有·· (h) 在上述通道形成領域的側壁部形成閘極絕緣膜的製 程；及 (i) 在上述通道形成領域的側壁部，夾著上述閘極絕緣 膜形成閘電極的製程。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） -13- 577169 A8 B8 C8 ___ D8 六、申請專利範圍14 5 1 .如申請專利範圍第49項所述的半導體記憶裝置的製 造方法，其中，上述製程（f)的熱處理溫度是900°C以上。 (請先閲讀背面之注意事項再填寫本頁) 5 2.如申請專利範圍第49項所述的半導體記憶裝置的製 造方法，其中，上述製程（a)所形成的上述源極領域及上述 製程（b)所形成的上述通道形成領域，由非晶質矽膜所成， 經由上述製程（c)的熱處理或上述製程（f)的熱處理，使其多 晶化。 5 3.如申請專利範圍第49項所述的半導體記憶裝置的製 造方法，其中，上述製程（d)的上述第2雜質的導入，·是藉 由將第2雜質垂直方向打入半導體基板主面的離子注入法 爲之，上述製程（g)的上述第2雜質的導入，是藉由對半導 體基板主面以較0度大，較90度小的角度打入上述第2雜 質的離子注入法爲之。 5 4.如申請專利範圍第53項所述的半導體記憶、裝置的製 造方法，其中，上述製程（g)的上述第2雜質的導入，是令 上述半導體基板轉動，而同時打入複數次上述第2雜質的 離子注入法爲之。 經濟部智慧財產局員工消費合作社印製 5 5 . —種半導體記憶裝置的製造方法，該裝置備有，具 有源極領域、通道形成領域、汲極領域、及經由閘極絕緣 膜形成在上述通道形成領域的側壁部的閘電極的MISFET， 其特徵爲，該製造方法包含： (a) 在半導體基板主面上形成包含第1雜質的源極領域 的製程； (b) 在上述源極領域的上部形成第1絕緣膜的製程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577169 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍15 (Ο上述第1絕緣膜的上部形成通道形成領域的製程； (d) 上述製程（c)之後，對上述半導體基板進行熱處理的 製程； (e) 在上述通道形成領域的上部形成第2絕緣膜的製程 (0在上述通道形成領域，導入具有與上述第1雜質相 反導電型的第2雜質的製程； (g) 在上述通道形成領域的上部形成含有上述第1雜質 的汲極領域的製程； (h) Jl述製程（g)之後，對上述半導體基板進行熱處理的 製程；以及 (i) i：述製程（h)之後，在上述通道形成領域導入第2雜 質的製程。 56·如申請專利範圍第55項所述的半導體記憶裝置的製 造方法，其中，進一步在上述製程（i)之後，包含有： (j) 在上述通道形成領域的側壁部形成閘極絕緣膜的製 程；及 (k) 在上述通道形成領域的側壁部，夾著上述閘極絕緣 膜形成閘電極的製程。 5 7.如申請專利範圍第55項所述的半導體記憶裝置的製 造方法，其中，上述第i絕緣膜及上述第2絕緣膜是氮化 矽膜。 58.—種半導體記憶裝置的製造方法，該裝置備有，具 有源極領域、通道形成領域、汲極領域、及經由閘極絕緣 I-L „-----------IT------0— (請先閲讀背面之注意事項再填寫本頁) -15 577169 8 8 8 8 ABCD 夂、申請專利範圍16 膜形成在上述通道形成領域的側壁部的閘電極的MISFET， 其特徵爲，該製造方法包含： (請先閲讀背面之注意事項再填寫本頁) (a) 在半導體基板主面上形成包含第1雜質的下部半導 體層的製程； (b) 在上述下部半導體層的上部形成中間半導體層的製 程； (c) 上述製程（b)之後，對上述半導體基板進行熱處理的 製程； (d) 在上述中間半導體層，導入具有與上述第1雜質相 反導電型的第2雜質的製程； (e) 上述製程（d)之後，藉由在上述下部半導體層及上述 中間半導體層形成圖案，以形成具有由上述下部半導體層 形成的源極領域及由上述中間半導體層形成的通道形成領 域的積層構造體的製程； (f) 在上述中間半導體層的上部，形成含有上述第1雜 質的由上部半導體層所成的汲極領域的製程； 經濟部智慧財產局員工消費合作社印製 (g) 上述製程（f)之後，對上述半導體基板進行熱處理的 製程；以及 (h) 上述製程（g)之後，在上述通道形成領域導入第2雜 質的製程。 5 9.如申請專利範圍第58項所述的半導體記憶裝置的製 造方法，其中，進一步在上述製程（h)之後，包含有： (i) 在上述通道形成領域的側壁部形成閘極絕緣膜的製 程；及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 - 577169 A8 B8 C8
    六、申請專利範圍17 (j )在上述通道形成領域的側壁部，夾著上述閘極絕緣 膜形成聞電極的製程。 (請先閲讀背面之注意事項再填寫本頁) 6 0.如申請專利範圍第58項所述的半導體記憶裝置的製 造方法，其中，上述製程（e)的圖案形成製程，是藉由使用 臭化氫或氯的乾蝕刻爲之。 61. —種半導體記憶裝置，該裝置備有，具有形成在半 導體基板主面上的源極領域、通道形成領域、汲極領域， 及經由閘極絕緣膜形成在上述通道形成領域的側壁部的閘 電極的MISFET,其特徵爲， 上述源極領域及上述汲極領域，是由含有第1雜質的 多晶矽膜構成，上述通道形成領域，是由含有具有與上述 第1雜質相反的導電型的第2雜質的多晶矽膜構成。 62. 如申請專利範圍第6 1項所述的半導體記憶裝置，其 中，導入上述通道形成領域的上述第2雜質的濃度，在靠 近上述源極領域及上述汲極領域的領域濃度較低，較遠的 領域濃度較高。 經濟部智慧財產局員工消費合作社印製 63 ·如申請專利範圍第6 1項所述的半導體記憶裝置，其 中，導入上述通道形成領域的上述第2雜質的濃度，在靠 近上述源極領域或上述汲極領域的領域濃度較低，較遠的 領域濃度較高。 64.如申請專利範圍第6 1項所述的半導體記憶裝置，其 中，上述通道形成領域，在不對上述閘電極施加電壓的狀 態下完全空乏化。 65 .如申請專利範圍第6 1項所述的半導體記憶裝置，其 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 577169 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _____D8 六、申請專利範圍18 中，上述源極領域及上述汲極領域分別由η型多晶矽膜構 成，上述第2雜質是ρ型雜質。 ό 6，如申請專利範圍第6 5項所述的半導體記憶裝置，其 中，上述第1雜質是磷、砷或銻，上述第2雜質是硼或氟 化硼。 67·如申請專利範圍第65項所述的半導體記憶裝置，其 中，上述通道形成領域的導電型是中性或ρ型。 6 8 .如申請專利範圍第6 1項所述的半導體記憶裝置，其 中，上述源極領域及上述汲極領域分別由ρ型多晶矽膜構 成，上述第2雜質是η型雜質。 69.如申請專利範圍第68項所述的半導體記憶裝置，其 中，上述第1雜質是硼或氟化硼，上述第2雜質是磷、砷 或銻。 7 0.如申請專利範圍第68項所述的半導體記憶裝置，其 中，上述通道形成領域的導電型是中性或η型。 7 1 .如申請專利範圍第6 1項所述的半導體記憶裝置，其 中，在上述源極領域及上述通道形成領域之間形成有第1 絕緣膜，在上述通道形成領域及上述汲極領域之間形成有 第2絕緣膜。 72_如申請專利範圍第61項所述的半導體記憶裝置，其 中，上述第1絕緣膜及第2絕緣膜是氮化矽膜。 73.—種半導體記憶裝置，該裝置備有，具有形成在半 導體基板主面上的源極領域、通道形成領域、汲極領域、 及經由閘極絕緣膜形成在上述通道形成領域的側壁部的聞 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） IT~ (請先閲讀背面之注意事項再填寫本頁) -18- 577169 A8 B8 C8 _ P8____ 六、申請專利範圍19 電極的MISFET，其特徵爲， 上述源極領域及上述汲極領域，是由η型的多晶矽膜 構成，上述通道形成領域，其一部分是由中性或ρ型的多 晶矽膜構成。 74.—種半導體記憶裝置，該裝置備有，亘有形成在半 導體基板主面上的源極領域、通道形成領域、汲極領域、 及經由閘極絕緣膜形成在上述通道形成領域的側壁部的閘 電極的MISFET，其特徵爲， 上述源極領域及上述汲極領域，是由ρ型的多晶矽膜 構成，上述通道形成領域，其一部分是由中性或η型的多 晶矽膜構成。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -19-
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