WO2022176549A1 - 半導体記憶装置 - Google Patents

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潤 奥野
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Abstract

より簡素な構成でありながら、動作信頼性に優れる半導体記憶装置を提供する。半導体記憶装置は、半導体基板と、その半導体基板上に設けられると共に常誘電体キャパシタを含む第１メモリと、半導体基板上に設けられると共に強誘電体キャパシタを含む第２メモリとを備える。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。
　ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ　ＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ　ＲＡＭ（ＤＲＡＭ）を用いたメモリ装置が提案されている。ＤＲＡＭは、１０ｎｓ－１００ｎｓの比較的高速動作が可能であるうえ、書換回数も無限大に近く、信頼性も高い。しかしながら、データ保持時中にキャパシタから電荷が抜けてしまうため定期的なリフレッシュ動作が必要である。このため、待機電流が大きくなったり、電源オフ時にデータが消えてしまったりという欠点がある。
　ＤＲＡＭと不揮発性メモリの一種であるＰＣＭ（相変化メモリ）とを混載させた構造が提案されている（例えば、特許文献１）。
特開２００６－２９５１３０号公報
　ところが、ＰＣＭは電流スイッチ駆動型のメモリである。このため書換時に大きな電流を消費するという欠点や、ＰＣＭをＤＲＡＭと混載させるためのプロセスフローが煩雑であるという欠点がある。
　よって、より簡素な構成でありながら、動作信頼性に優れる半導体記憶装置が望まれる。
　本開示の一実施形態に係る半導体記憶装置は、半導体基板と、その半導体基板上に設けられると共に常誘電体キャパシタを含む第１メモリと、半導体基板上に設けられると共に強誘電体キャパシタを含む第２メモリとを備える。
　本開示の一実施形態に係る半導体記憶装置では、１つの半導体基板に、常誘電体キャパシタを含む第１メモリと強誘電体キャパシタを含む第２メモリとが混載される。よって、より簡素な構成でありながら、一時的に記憶すべきデータの記憶と、長期的に記憶すべきデータの記憶との使い分けが可能となる。
本開示の第１の実施形態に係る半導体記憶装置の全体構成例を模式的に表すブロック図である。 図１に示した半導体記憶装置の記憶部の回路構成例を表す回路図である。 図１に示した半導体記憶装置の記憶部および回路部の一構成例を表す断面図である。 図１に示した半導体記憶装置の記憶部の一構成例を表す平面図である。 図１に示した半導体記憶装置の製造方法の一工程を説明する模式図である。 図５Ａに続く一工程を説明する模式図である。 図５Ｂに続く一工程を説明する模式図である。 図５Ｃに続く一工程を説明する模式図である。 図５Ｄに続く一工程を説明する模式図である。 図５Ｅに続く一工程を説明する模式図である。 図５Ｆに続く一工程を説明する模式図である。 図５Ｇに続く一工程を説明する模式図である。 図５Ｈに続く一工程を説明する模式図である。 図５Ｉに続く一工程を説明する模式図である。 図５Ｊに続く一工程を説明する模式図である。 図５Ｋに続く一工程を説明する模式図である。 図５Ｌに続く一工程を説明する模式図である。 図５Ｍに続く一工程を説明する模式図である。 図５Ｍに続く一工程を説明する模式図である。 図５Ｏに続く一工程を説明する模式図である。 本開示の第２の実施形態に係る半導体記憶装置の記憶部および回路部の一構成例を表す断面図である。 本開示の第３の実施形態に係る半導体記憶装置の記憶部および回路部の一構成例を表す断面図である。 本開示の第３の実施形態の変形例に係る半導体記憶装置の記憶部および回路部の一構成例を表す断面図である。 本開示の第４の実施形態に係る半導体記憶装置の記憶部の一構成例を表す断面図である。 本開示の第５の実施形態に係る半導体記憶装置の記憶部の一構成例を表す断面図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．構成例
　　１．２．製造方法
　　１．３．作用効果
　　１．４．変形例
　２．第２の実施形態
　　２．１．構成例
　　２．２．作用効果
　３．第３の実施形態
　　３．１．構成例
　　３．２．作用効果
　　３．３．変形例
　４．第４の実施形態
　　４．１．構成例
　　４．２．作用効果
　５．第５の実施形態
　　５．１．構成例
　　５．２．作用効果
　　５．３．変形例
　＜１．第１の実施形態＞
　［１．１．構成例］
　（全体構成例）
　まず、図１を参照して、本開示の第１の実施形態に係る半導体記憶装置１の全体構成例について説明する。図１は、本実施形態に係る半導体記憶装置１の全体構成例を模式的に表すブロック図である。
　図１に示したように、半導体記憶装置１は、例えば演算部１００と、回路部２００と、記憶部３００とを備えている。
　演算部１００は、例えばＣＰＵ（Central  Processing  Unit）やＭＰＵ（Micro  Processing  Unit）等のプロセッサを有する。演算部１００は、例えば記憶部３００への情報の書き込み、および記憶部３００に格納された情報の読み出しなどの動作を制御する。
　回路部２００は、例えばロジック回路である。
　記憶部３００は、情報が格納されるデバイスを含んでいる。記憶部３００は、例えば１次キャッシュメモリＬ１と、２次／３次キャッシュメモリＬ２／Ｌ３と、４次キャッシュメモリＬ４と、ＮＶＭ（Non Volatile Memory)とを有している。回路部２００は、１次キャッシュメモリＬ１、２次／３次キャッシュメモリＬ２／Ｌ３、４次キャッシュメモリＬ４、およびＮＶＭ（Non Volatile Memory)に対して個別に設けられている。１次キャッシュメモリＬ１は、最も高速の動作が求められるキャッシュメモリである。１次キャッシュメモリＬ１は、例えばＳＲＡＭ（Static Random Access Memory）を含んでいる。２次／３次キャッシュメモリＬ２／Ｌ３は、例えば揮発性メモリである第１メモリ１０（後出）を含んでいる。第１メモリ１０は、例えばＤＲＡＭ（Dynamic Random Access Memory）である。４次キャッシュメモリＬ４は、例えば不揮発性メモリである第２メモリ２０（後出）を含んでいる。ＮＶＭは例えばプログラムデータや演算に用いる係数データを格納している。第２メモリ２０は、例えばＦｅＲＡＭ（Ferroelectric Random Access Memory）である。
　演算部１００は、例えば第１メモリ１０を含む２次／３次キャッシュメモリＬ２／Ｌ３、および第２メモリ２０を含む４次キャッシュメモリＬ４の双方とそれぞれ通信を行うようになっている。ここで、演算部１００と第１メモリ１０を含む２次／３次キャッシュメモリＬ２／Ｌ３との第１距離Ｄ１は、演算部１００と第２メモリ２０を含む４次キャッシュメモリＬ４との第２距離Ｄ２よりも短いことが望ましい。第２メモリ２０と比較して、第１メモリ１０のほうが演算部１００から頻繁にアクセスされるからである。すなわち、演算部１００と第１メモリ１０との通信頻度が、演算部１００と第２メモリ２０との通信頻度よりも高く、第１メモリ１０は第２メモリ２０と比較してより高速の処理が求められるからである。また、例えばＳＲＡＭを含む１次キャッシュメモリＬ１は、演算部１００と２次／３次キャッシュメモリＬ２／Ｌ３との間に配置されているとよい。
　図２は、図１に示した半導体記憶装置１の回路部２００および記憶部３００の回路構成例を表す回路図である。図２に示したように、記憶部３００では、第１メモリ１０の第１キャパシタ部１２と第２メモリ２０の第２キャパシタ部２２とが、プレートラインＰＬとセンスアンプＡＭＰとの間で並列接続されている。第１キャパシタ部１２および第２キャパシタ部２２は、それぞれ、第１薄膜トランジスタ１１および第２薄膜トランジスタ２１を介してセンスアンプＡＭＰに接続されている。センスアンプＡＭＰでは、第１薄膜トランジスタ１１の容量と第２薄膜トランジスタ２１の容量との差分による電圧変化を検出する。したがって、第１薄膜トランジスタ１１が接続されるビット線ＢＬ１の寄生容量Ｃ－ＢＬ１と第２薄膜トランジスタ２１が接続されるビット線ＢＬ２の寄生容量Ｃ－ＢＬ２とが実質的に等しいことが望ましい。第１薄膜トランジスタ１１は、例えばワード線ＷＬ１と接続されるゲート電極１１Ｇ（後出）を有する。第２薄膜トランジスタ２１は、例えばワード線ＷＬ２と接続されるゲート電極２１Ｇ（後出）を有する。第１薄膜トランジスタ１１は、第１キャパシタ部１２と接続され、第１メモリ１０を駆動する。第２薄膜トランジスタ２１は、第２キャパシタ部２２と接続され、第２メモリ２０を駆動する。なお、第１メモリ１０のキャパシタ部１２は、例えば第２メモリ２０のキャパシタ部２２の電位を検出する際に参照する参照用電位を発生させるものである。すなわち、キャパシタ部１２の電位は、キャパシタ部２２の電位の変化を検出する際の基準となるものである。ここで１次キャッシュメモリＬ１、２次／３次キャッシュメモリＬ２／Ｌ３、４次キャッシュメモリＬ４、およびＮＶＭの各々の駆動電圧は、互いに異なっているとよい。例えばＮＶＭは比較的長時間のデータ保持が求められる。このため、ＮＶＭは、１次キャッシュメモリＬ１、２次／３次キャッシュメモリＬ２／Ｌ３、および４次キャッシュメモリＬ４の各駆動電圧よりも高い駆動電圧で動作するようになっているとよい。したがって、ＮＶＭを駆動する回路部２００には、より高い駆動電圧で動作するトランジスタを設け、あるいは、チャージポンプ回路を設けるとよい。
（記憶部３００の構成）
　次に、図３および図４を参照して、半導体記憶装置１のうちの記憶部３００の要部について説明する。図３は、主に、記憶部３００のうちの第１メモリ１０および第２メモリ２０の断面構成例を表している。なお、図３では、回路部２００の断面構成例も併せて示している。また、図４は、第１メモリ１０の平面構成例を表している。図４では、２つの第１メモリ１０Ｌおよび第１メモリ１０Ｒのレイアウトを例示している。図４に示したように、第１メモリ１０Ｌおよび第１メモリ１０Ｒが互いに点対称の位置関係となるように配置されている。より高い密度で多数の第１メモリ１０を半導体基板２に配置するためである。なお、図４では第１メモリ１０の平面構成を例示しているが、第２メモリ２０についても同様の平面構成とすることができる。なお、第１メモリ１０Ｌと第１メモリ１０Ｒとの間に、ダミーのゲート配線ＤＧを配してもよい。ゲート配線ＤＧの構成材料および寸法は例えばゲート電極１１Ｇの構成材料および寸法と実質的におなじであるとよい。また、第１メモリ１０Ｌのゲート電極１１Ｇとゲート配線ＤＧとの間隔は第１メモリ１０Ｒのゲート電極１１Ｇとゲート配線ＤＧとの間隔とは実質的に等しいことが望ましい。ゲート配線ＤＧを設けることで、微細な寸法のゲート電極１１Ｇを多数形成する場合に各々の寸法のばらつきを低減しやすくなる。なお、第１メモリ１０Ｌと第１メモリ１０Ｒと間の電流リークを抑制する目的で、ダミーのゲート配線ＤＧに負バイアスを印加するようにしてもよい。
　上述したように、第１メモリ１０は、例えば記憶部３００のうちの２次／３次キャッシュメモリＬ２／Ｌ３に好適に用いられる。第２メモリ２０は、例えば記憶部３００のうちの４次キャッシュメモリＬ４に好適に用いられる。第２メモリ２０は、メインメモリＮＶＭに用いることもできる。
　図３に示したように、第１メモリ１０および第２メモリ２０は、共通の半導体基板２に設けられている。第１メモリ１０は、第１薄膜トランジスタ１１と、第１キャパシタ部１２とを有している。第２メモリ２０は、第２薄膜トランジスタ２１と、第２キャパシタ部２２とを有している。
　半導体基板２は、半導体材料により構成される。半導体基板２は、シリコン基板であってもよいし、シリコン基板の中にＳｉＯ2等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。また、半導体基板２は、ゲルマニウムなどの他の半導体元素で形成された基板であってもよく、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）、またはＳｉＣ（シリコンカーバイド）等の化合物半導体で形成された基板であってもよい。
　半導体基板２には、素子分離層３が設けられている。素子分離層３は、絶縁性材料にて構成され、半導体基板２のアクティブ領域に設けられる複数の第１薄膜トランジスタ１１同士および複数の第２薄膜トランジスタ２１の各々を互いに電気的に分離する。素子分離層３は、例えばＳｉＯｘ（酸化シリコン）、ＳｉＮｘ（窒化シリコン）、またはＳｉＯＮ（酸窒化シリコン）などの絶縁性材料で構成され得る。
　例えば、素子分離層３は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板２の一部をエッチング等で除去したのち、エッチング等によって形成された開口をＳｉＯｘ（酸化シリコン）で埋め込むことにより形成することができる。または、素子分離層３は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板２を熱酸化することにより形成してもよい。
　素子分離層３によって互いに分離された領域は、第１薄膜トランジスタ１１または第２薄膜トランジスタ２１が設けられるアクティブ領域ＡＡ（図４参照）となる。アクティブ領域ＡＡには、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）またはアルミニウム（Ａｌ）などのｐ型不純物）が導入される。
　第１薄膜トランジスタ１１および第２薄膜トランジスタ２１は、いずれも半導体基板２の表面近傍に設けられている。第１薄膜トランジスタ１１は、例えばゲート電極１１Ｇと、ゲート絶縁膜１１Ｚと、ドレイン領域１１Ｄと、ソース領域１１Ｓとを含むＭＯＳ(Metal Oxide Semiconductor)－ＦＥＴ（Field-Effect Transistor）である。第２薄膜トランジスタ２１は、例えばゲート電極２１Ｇと、ゲート絶縁膜２１Ｚと、ドレイン領域２１Ｄと、ソース領域２１Ｓとを含むＭＯＳ－ＦＥＴである。
　ゲート絶縁膜１１Ｚ，２１Ｚは、絶縁性材料で構成され、半導体基板２のアクティブ領域ＡＡ上に設けられる。ゲート絶縁膜１１Ｚ，２１Ｚは、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１１Ｚ，２１Ｚは、酸化シリコン（ＳｉＯｘ）等の酸化物で形成されてもよい。
　ゲート電極１１Ｇ，２１Ｇは、導電性材料で構成され、ゲート絶縁膜１１Ｚ，２１Ｚの上に設けられる。具体的には、ゲート電極１１Ｇ，２１Ｇは、例えば図３の紙面と直交する方向、すなわち、図４の紙面の上下方向（以下、第１方向とする）に延在している。なお、ゲート電極１１Ｇは、素子分離層３を越えて第１方向に延在し、複数のアクティブ領域ＡＡにまたがるように設けられることで、複数の第１メモリ１０の第１薄膜トランジスタ１１のゲートを電気的に接続するワード線ＷＬとなっている。同様に、ゲート電極２１Ｇは、素子分離層３を越えて第１方向に延在し、複数のアクティブ領域ＡＡにまたがるように設けられることで、複数の第２メモリ２０の第２薄膜トランジスタ２１のゲートを電気的に接続するワード線ＷＬとなっている。
　ゲート電極１１Ｇ，２１Ｇは、例えばポリシリコン等により形成されてもよいし、金属、合金、金属化合物、または金属（Ｎｉなど）とポリシリコンとの合金、すなわち、いわゆるシリサイドにより形成されてもよい。具体的には、ゲート電極１１Ｇ，２１Ｇは、ゲート絶縁膜１１Ｚ，２１Ｚの上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１１Ｇ，２１Ｇは、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
　ドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓは、半導体基板１００に形成された第２導電型の領域である。具体的には、ドレイン領域１１Ｄおよびソース領域１１Ｓは、図３および図４の紙面左右方向（以下、第２方向とする）にゲート電極１１Ｇを挟んで対向するように設けられる。ドレイン領域２１Ｄおよびソース領域２１Ｓは、第２方向にゲート電極２１Ｇを挟んで対向するように設けられる。
　ソース領域１１Ｓは、例えばコンタクトプラグ１３を介して第１キャパシタ部１２の第１下部電極１２１（後出）と電気的に接続されている。ソース領域２１Ｓは、例えばコンタクトプラグ２３を介して第２キャパシタ部２２の第２下部電極２２１（後出）と電気的に接続されている。コンタクトプラグ１３，２３は、いずれも、半導体基板２上の第１階層Ｌｖ１に含まれている。コンタクトプラグ１３，２３は、例えばＮｉ（ニッケル）などの金属により形成されてもよいし、Ｎｉなどの金属とポリシリコンとの合金（いわゆるシリサイド）により形成されてもよい。
　ドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓは、例えば、アクティブ領域ＡＡの半導体基板２に、第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成することができる。
　ドレイン領域１１Ｄは、コンタクトプラグ１４と配線層１５とコンタクト層１６とを介して、ビット線ＢＬとしての配線層１７と電気的に接続されている。同様に、ドレイン領域２１Ｄは、コンタクトプラグ２４と配線層２５とコンタクト層２６とを介して、ビット線ＢＬとしての配線層２７と電気的に接続されている。コンタクトプラグ１４，２４、配線層１５，２５、コンタクト層１６，２６、および配線層１７，２７は、いずれも第１階層Ｌｖ１に含まれており、平坦化膜４に埋設されている。配線層１７，２７は、いずれも、例えばワード線ＷＬであるゲート電極１１Ｇ，２１Ｇの延在方向と直交する第２方向に延在している。
　平坦化膜４は、絶縁性材料で構成され、第１薄膜トランジスタ１１および第１キャパシタ部１２、ならびに第２薄膜トランジスタ２１および第２キャパシタ部２２を埋め込むように半導体基板２の全面に広がって設けられる。平坦化膜４は、例えば酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で構成されてもよい。
　第１キャパシタ部１２は常誘電体キャパシタである。第１キャパシタ部１２は、半導体基板２上の第１階層Ｌｖ１に含まれている。第１キャパシタ部１２は、常誘電体的性質を有する材料を含んでいる。具体的には、図３に示したように、第１キャパシタ部１２は、例えば第１下部電極１２１と、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む常誘電体層１２２と、第１上部電極１２３と、第１導電層１２４とが順に積層された第１積層構造を含む。
　第１キャパシタ部１２は、例えば図３に示したように、いわゆるシリンダ型構造を有する。具体的には、例えば第１下部電極１２１は第１凹部１２１Ｕを含む凹形状を有し、第１上部電極１２３は第１凸部１２３Ｔを含む凸形状を有する。第１凸部１２３Ｔは、第１凹部１２１Ｕに挿入されるようになっている。また、常誘電体層１２２は、第１凹部１２１Ｕと第１凸部１２３Ｔとの隙間に充填されるようになっている。なお、常誘電体層１２２は、常誘電体のみにより構成される場合に限定されず、例えば常誘電体に強誘電体が混在したものであってもかまわない。
　第２キャパシタ部２２は強誘電体キャパシタである。第２キャパシタ部２２は、半導体基板２上の第１階層Ｌｖ１に含まれている。第２キャパシタ部２２は、強誘電体的性質を有する材料を含んでいる。具体的には、図３に示したように、第２キャパシタ部２２は、例えば第２下部電極２２１と、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む強誘電体層２２２と、第２上部電極２２３と、第２導電層２２４とが順に積層された第２積層構造を含む。
　第２キャパシタ部２２は、例えば図３に示したように、いわゆるシリンダ型構造を有する。具体的には、例えば第２下部電極２２１は第２凹部２２１Ｕを含む凹形状を有し、第２上部電極２２３は第２凸部２２３Ｔを含む凸形状を有する。第２凸部２２３Ｔは、第２凹部２２１Ｕに挿入されるようになっている。また、強誘電体層２２２は、第２凹部２２１Ｕと第２凸部２２３Ｔとの隙間に充填されるようになっている。
　ここで、第１下部電極１２１の厚さと、第２下部電極２２１の厚さとは実質的に同じであってもよい。第１下部電極１２１の厚さおよび第２下部電極２２１の厚さは、例えば１０ｎｍ程度である。また、常誘電体層１２２の厚さと強誘電体層２２２の厚さとは実質的に同じであってもよい。常誘電体層１２２の厚さおよび強誘電体層２２２の厚さは、例えば１０ｎｍ程度である。また、常誘電体層１２２に含まれる主たる構成元素と強誘電体層２２２に含まれる主たる構成元素とは実質的に同じであってもよい。また、第１上部電極１２３の厚さおよび構成材料と、第２上部電極２２３の厚さおよび構成材料とは実質的に同じであってもよい。第１上部電極１２３の厚さおよび第２上部電極２２３の厚さは、例えば１０ｎｍ程度である。さらに、第１導電層１２４の厚さおよび構成材料と、第２導電層２２４の厚さおよび構成材料とは実質的に同じであってもよい。
　第１下部電極１２１の主たる構成材料としては、例えばＴｉＮ（窒化チタン）が用いられる。第２下部電極２２１の主たる構成材料としては、例えばＴｉＮＯ、ＴｉＡｌＮ、Ｗ、ＮｂＯ2，およびＲｕＯ2などが挙げられる。また、第１下部電極１２１および第２下部電極２２１は、いずれもＴｉＮ層で形成されていてもよい。但し、その場合、各々の表面の配向状態が互いに異なっている。第１下部電極１２１の主たる構成材料の仕事関数と、第２下部電極２２１の主たる構成材料の仕事関数とは異なっているとよい。第１下部電極１２１および第２下部電極２２１は、それぞれ、単層構造であってもよいし、多層構造であってもよい。第１下部電極１２１および第２下部電極２２１は、例えばＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、またはＩＭＰ（Ｉｏｎｉｚｅｄ　Ｍｅｔａｌ　Ｐｌａｓｍａ）によるスパッタ等を用いることで形成することができる。
　第１上部電極１２３および第２上部電極２２３の各構成材料としては、例えばＴｉＮが望ましい。第１導電層１２４および第２導電層２２４は、例えばＷ（タングステン）やＴｉＡｌＮ（チタンアルミニウム窒化物）を主たる構成材料とする単層構造もしくは多層構造により構成することができる。第１上部電極１２３および第２上部電極２２３は、例えばＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いることで形成することができる。
　上述したように、常誘電体層１２２および強誘電体層２２２は、いずれも、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含んでいるとよい。常誘電体層１２２には、さらにＡｌ2Ｏ3が含まれていてもよい。常誘電体層１２２および強誘電体層２２２は、いずれも、単斜晶系の結晶、斜方晶系の結晶、および正方晶系の結晶を含み得る。但し、常誘電体層１２２に含まれる斜方晶系の結晶の存在比率よりも、強誘電体層２２２に含まれる斜方晶系の結晶の存在比率のほうが高くなっている。斜方晶系の結晶が多く存在するほど強誘電体的性質が強く表れるからである。常誘電体層１２２では、単斜晶系の結晶の存在比率、斜方晶系の結晶の存在比率、および正方晶系の結晶の存在比率のうち、例えば斜方晶系の結晶の存在比率が最も低い。常誘電体層１２２には、斜方晶系の結晶が存在していなくともよい。
　回路部２００では、薄膜トランジスタの上に、第１階層Ｌｖ１と第２階層Ｌｖ２とが順に設けられている。第１階層Ｌｖ１には、配線層Ｍ１～Ｍ４を埋設する平坦化膜４が設けられている。第２階層Ｌｖ２には、配線層Ｍ５を埋設する絶縁層５が設けられている。なお、平坦化膜４、絶縁層５および配線層Ｍ５は、例えば記憶部３００の第１メモリ１０および第２メモリ２０と回路部２００とで共通に設けられていてもよい。
　［１．２．製造方法］
　続いて、図５Ａ～図５Ｐを参照して、本実施形態に係る半導体記憶装置１の製造方法について説明する。図５Ａ～図５Ｐは、半導体記憶装置１のうちの第１メモリ１０および第２メモリ２０の製造方法の一工程を説明する模式図である。図５Ａ～図５Ｐでは、それぞれ、紙面左側の第１領域Ｒ１０に第１メモリ１０が形成され、紙面右側の第２領域Ｒ２０に第２メモリ２０が形成される様子を表している。
　まず、図５Ａに示したように、半導体基板２に素子分離層３を形成する。
　具体的には、Ｓｉからなる半導体基板２上に、ドライ酸化等にてＳｉＯ2膜を形成し、さらに減圧ＣＶＤ等にてＳｉ3Ｎ4膜を形成する。続いて、アクティブ領域ＡＡを設ける領域を保護するようにパターニングされたレジスト層をＳｉ3Ｎ4膜の上に形成した後、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、及び半導体基板２を３５０ｎｍ～４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ～７００ｎｍにてＳｉＯ２を堆積し、エッチングによる開口を埋め込むことで、素子分離層３を形成することができる。ＳｉＯ2の堆積には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ2膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等を用いて、過剰に堆積されたＳｉＯ2膜を除去することで、半導体基板２の表面を平坦化する。ＣＭＰによるＳｉＯ2膜の除去は、例えば、Ｓｉ3Ｎ4膜が露出するまで行えばよい。
　さらに、熱リン酸等を用いてＳｉ3Ｎ4膜を除去する。次に、半導体基板２のアクティブ領域ＡＡに対応する領域の表面を１０ｎｍ程度酸化して酸化膜を形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、アクティブ領域ＡＡの半導体基板２を第１導電型ウェルに変換する。
　さらに、ゲート絶縁膜１１Ｚ，２１Ｚを堆積したのち、ゲート絶縁膜１１Ｚ，２１Ｚの上に、ゲート電極１１Ｇ，２１Ｇをそれぞれ形成する。
　具体的には、まず、半導体基板２の表面を覆う酸化膜をフッ化水素酸溶液等で剥離する。そののち、例えばＯ2を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理によって、半導体基板２の上にＳｉＯ2からなるゲート絶縁膜１１Ｚ，２１Ｚを膜厚１．５ｎｍ～１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ2の他に、Ｈ2／Ｏ2、Ｎ2Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１１Ｚ，２１Ｚを形成する際に、プラズマ窒化を用いることで、ＳｉＯ2膜中に窒素ドーピングを行うことも可能である。
　次に、ＳｉＨ4ガスを原料ガスとし、堆積温度を５８０℃～６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ～１５０ｎｍにて堆積する。そののち、パターニングされたレジストをマスクとして、堆積されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１１Ｇ，２１Ｇを形成する。異方性エッチングには、例えば、ＨＢｒ系ガス又はＣｌ系ガスを用いることができる。例えば、４０ｎｍノードでは、ゲート幅を４０ｎｍ～５０ｎｍ程度としてゲート電極１１Ｇ，２１Ｇを形成してもよい。
　なお、ゲート電極１１Ｇ，２１Ｇは、回路部２００のロジック領域等に設けられる他のトランジスタのゲート電極と同時に、共有されるように形成されてもよい。
　次に、半導体基板２のアクティブ領域ＡＡに、ドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓを形成する。その際、ゲート電極１１Ｇ，２１Ｇの両側面にサイドウォール絶縁膜を形成してもよい。
　具体的には、プラズマＣＶＤによってＳｉＯ2を膜厚１０ｎｍ～３０ｎｍで堆積した後、プラズマＣＶＤによってＳｉ3Ｎ4を膜厚３０ｎｍ～５０ｎｍで堆積し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１１Ｇ，２１Ｇの両側面にサイドウォール絶縁膜を形成する。
　そののち、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ～５０ｋｅＶにて、１～２×１０15個／ｃｍ2の濃度でイオン注入し、ゲート電極１１Ｇ，２１Ｇの両側に第２導電型不純物を導入する。これにより、ゲート電極１１Ｇ，２１Ｇの両側のアクティブ領域ＡＡにドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓが形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、第１薄膜トランジスタ１１および第２薄膜トランジスタ２１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　続いて、図５Ｂに示したように、第１薄膜トランジスタ１１および第２薄膜トランジスタ２１を埋め込むように、半導体基板２の全面に広がる平坦化膜４１を形成する。具体的には、半導体基板２の上に、ＣＶＤ等を用いて例えばＳｉＯ2を堆積したのち、例えばＣＭＰ法によって平坦化を行うことで、平坦化膜４１を形成する。
　続いて、図５Ｃに示したように、平坦化膜４１を貫通する開口４１Ｋ１～４１Ｋ４をそれぞれ形成する。開口４１Ｋ１～４１Ｋ４は、平坦化膜４１の厚さ方向においてドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓとそれぞれ対応する位置に形成する。これにより、ドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓを露出させる。開口４１Ｋ１～４１Ｋ４を形成したのち、露出したドレイン領域１１Ｄ，２１Ｄおよびソース領域１１Ｓ，２１Ｓを覆うように、例えばＣＶＤ等によってＴｉ及びＴｉＮと、Ｗ（タングステン）とを順に堆積させる。そののち、ＣＭＰ法による平坦化を行うことで、コンタクトプラグ１４，２４，１３，２３をそれぞれ形成する。なお、Ｔｉ及びＴｉＮは、ＩＭＰ（Ｉｏｎ　Ｍｅｔａｌ　Ｐｌａｓｍａ）を用いたスパッタ法等で堆積してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
　続いて、図５Ｄに示したように、平坦化膜４１およびコンタクトプラグ１４，２４，１３，２３を覆うように平坦化膜４２を形成する。具体的には、平坦化膜４１およびコンタクトプラグ１４，２４，１３，２３の上に、ＣＶＤ等を用いて例えばＳｉＯ2を堆積したのち、例えばＣＭＰ法によって平坦化を行うことで、平坦化膜４２を形成する。
　続いて、図５Ｅに示したように、平坦化膜４２を貫通する開口４２Ｋ１，４２Ｋ２をそれぞれ形成する。開口４２Ｋ１，４２Ｋ２は、平坦化膜４２の厚さ方向においてコンタクトプラグ１４，２４とそれぞれ対応する位置に形成する。これにより、コンタクトプラグ１４，２４を露出させる。開口４２Ｋ１，４２Ｋ２を形成したのち、露出したコンタクトプラグ１４，２４を覆うように、例えばＣＶＤ等によってＣｕ（銅）などの導電性材料を堆積させる。そののち、ＣＭＰ法による平坦化を行うことで、配線層１５，２５をそれぞれ形成する。
　続いて、図５Ｆに示したように、平坦化膜４２および配線層１５，２５を覆うように平坦化膜４３を形成する。具体的には、平坦化膜４２および配線層１５，２５の上に、ＣＶＤ等を用いて例えばＳｉＯ2を堆積したのち、例えばＣＭＰ法によって平坦化を行うことで、平坦化膜４３を形成する。
　続いて、図５Ｇに示したように、平坦化膜４３を貫通する開口４３Ｋ１，４３Ｋ２をそれぞれ形成する。開口４３Ｋ１，４３Ｋ２は、平坦化膜４３の厚さ方向においてコンタクトプラグ１３，２３とそれぞれ対応する位置に形成する。これにより、コンタクトプラグ１３，２３を露出させる。開口４３Ｋ１，４３Ｋ２を形成したのち、導電膜１２１Ｚ，２２１Ｚを形成する。具体的には、例えばＡＬＤにより、平坦化膜４３の上面、開口４３Ｋ１，４３Ｋ２の内面、および露出したコンタクトプラグ１３，２３の上面を覆うように、ＴｉＮなど導電膜１２１Ｚ，２２１Ｚを成膜する。ここでは、特に、導電膜１２１Ｚ，２２１Ｚのうち開口４３Ｋ１，４３Ｋ２の内面を覆う部分の厚さと、コンタクトプラグ１３，２３の上面を覆う部分の厚さとが可能な限り近似していることが望ましい。導電膜１２１Ｚ，２２１Ｚの厚さは、それぞれ１０ｎｍ程度である。
　続いて、図５Ｈに示したように、導電膜１２１Ｚ，２２１Ｚのうちの不要な部分、すなわち導電膜１２１Ｚ，２２１Ｚのうちの平坦化膜４３の上面を覆う部分を研磨等により除去する。具体的には、ＣＭＰ法により、導電膜１２１Ｚ，２２１Ｚのうちの不要な部分を除去し、平坦面４３Ｓを形成する。この結果、第１下部電極１２１が得られる。
　次に、平坦面４３Ｓを覆うと共に開口４３Ｋ１，４３Ｋ２を埋め込むように、レジスト膜を形成する。そののち、フォトリソグラフィ法などによりそのレジスト膜をパターニングすることで、図５Ｉに示したように、第１領域Ｒ１０の平坦面４３Ｓを選択的に覆うレジストマスクＲＭを形成する。その際、第２領域Ｒ２０のレジスト膜を除去するようにする。すなわち、開口４３Ｋ２に設けられた導電膜２２１Ｚを露出させるようにする。
　そののち、図５Ｊに示したように、露出した導電膜２２１Ｚに対し例えば酸素プラズマを照射することにより、導電膜２２１Ｚの表層部分を酸化させる。具体的には、導電膜２２１Ｚが例えばＴｉＮからなる場合には、導電膜２２１Ｚの表層部分をＴｉＮＯに変質させる。この結果、第２下部電極２２１が得られる。
　続いて、図５Ｋに示したように、レジストマスクＲＭを除去したのち、開口４３Ｋ１および開口４３Ｋ２にそれぞれ設けられた第１下部電極１２１および第２下部電極２２１を覆うように、誘電体膜１２２Ｚおよび誘電体膜２２２Ｚを形成する。具体的には、例えばＡＬＤにより、例えばＨＺＯ（ハフニウムジルコニウム酸化物）を例えば１０ｎｍの厚さで成膜する。その際、誘電体膜１２２Ｚおよび誘電体膜２２２Ｚが平坦面４３Ｓを覆うように成膜されてもよい。また、誘電体膜１２２Ｚおよび誘電体膜２２２Ｚは、開口４３Ｋ１および開口４３Ｋ２の凹形状を維持するように、第１下部電極１２１および第２下部電極２２１の形状に沿ってコンフォーマルに成膜されるとよい。
　続いて、図５Ｌに示したように、開口４３Ｋ１および開口４３Ｋ２にそれぞれ設けられた誘電体膜１２２Ｚおよび誘電体膜２２２Ｚを覆うように、導電膜１２３Ｚおよび導電膜２２３Ｚを形成する。具体的には、例えばＡＬＤにより、誘電体膜１２２Ｚおよび誘電体膜２２２Ｚを覆うように、ＴｉＮなど導電膜１２３Ｚ，２２３Ｚを成膜する。導電膜１２３Ｚ，２２３Ｚの厚さは、それぞれ１０ｎｍ程度である。さらに、開口４３Ｋ１および開口４３Ｋ２を十分に埋めるように、導電膜１２４Ｚ，２２４Ｚを形成する。導電膜１２４Ｚ，２２４Ｚは、例えばＡＬＤによりＷ（タングステン）やポリシリコンを用いて形成する。
　続いて、図５Ｍに示したように、平坦面４３Ｓを覆う不要な誘電体膜１２２Ｚ，２２２Ｚ、導電膜１２３Ｚ，２２３Ｚ、および導電膜１２４Ｚ，２２４Ｚを、例えばドライエッチングによりそれぞれ除去する。
　続いて、例えば４００℃の温度環境下で熱アニール処理を行う。これにより、図５Ｎに示したように、表層部分が酸化物に変質した第２下部電極２２１と接する誘電体膜２２２Ｚは、結晶化することで強誘電体に変質し、強誘電体層２２２となる。また、第１下部電極１２１と接する誘電体膜１２２Ｚは、結晶化することで常誘電体的性質を示す常誘電体層１２２となる。その結果、第１キャパシタ部１２および第２キャパシタ部２２がそれぞれ形成される。
　続いて、図５Ｏに示したように、平坦化膜４３、第１キャパシタ部１２および第２キャパシタ部２２を一体に覆うように、平坦化膜４４を形成する。具体的には、平坦化膜４３、第１キャパシタ部１２および第２キャパシタ部２２を一体に覆うように、ＣＶＤ等を用いて例えばＳｉＯ2を堆積したのち、例えばＣＭＰ法によって平坦化を行うことで平坦化膜４４を形成する。
　そののち、図５Ｐに示したように、コンタクト層１６，２６の形成と、配線層１７，２７の形成とを順次行う。さらに、平坦化膜４５によりコンタクト層１６，２６および配線層１７，２７を埋め込むなどして平坦化膜４を得る。
　以上の工程により、半導体記憶装置１を形成することができる。
［１．３．作用効果］
　このような半導体記憶装置１の第２メモリ２０では、強誘電体層２２２の分極状態に応じて「１」の情報または「０」の情報が記憶される。強誘電体層２２２の分極状態は、強誘電体層２２２に対し電界を印加することにより制御することができる。強誘電体層２２２に対する電界は、ワード線ＷＬであるゲート電極１１Ｇの電位と、プレートラインＰＬに接続された第２上部電極２２３の電位との電位差により制御され得る。強誘電体層２２２では、電界の印加により分極が生じ、電界が失われても分極状態が持続する。強誘電体層２２２のヒステリシスによる正負の残留分極（自発分極）を論理値「１」または「０」に対応付けることで、第２メモリ２０を不揮発性メモリとして利用することができる。
　以上説明したように、半導体記憶装置１は、半導体基板２と、その半導体基板２に設けられる第１メモリ１０および第２メモリ２０を有する記憶部３００とを備える。第１メモリ１０は常誘電体層１２２を含む揮発性メモリであり、第２メモリ２０は強誘電体層２２２を含む不揮発性メモリである。このため、半導体記憶装置１では、より簡素な構成でありながら、一時的に記憶すべきデータの記憶と、長期的に記憶すべきデータの記憶との適宜使い分けることが可能となる。また、第１メモリ１０だけでなく強誘電体メモリ（ＦｅＲＡＭ）である第２メモリ２０を用いることにより、例えば相変化メモリを用いた場合と比較して半導体記憶装置１全体としての消費電力低減に寄与する。
　また、常誘電体層１２２を含む第１メモリ１０により参照電位を安定して生成することで、第２メモリ２０からの情報読み出し動作を安定して行うことができる。
　また、半導体記憶装置１では、演算部１００と第１メモリ１０との第１距離Ｄ１が演算部１００と第２メモリ２０との第２距離Ｄ２よりも短くなるようにすれば、より高速の処理動作に対応することができる。
　また、半導体記憶装置１では、同じ半導体基板２に第１薄膜トランジスタ１１および第２薄膜トランジスタ２２を形成し、同じ第１階層Ｌｖ１に第１キャパシタ部１２および第２キャパシタ部２２を形成するようにした。このため、第１メモリ１０と第２メモリ２０とで製造プロセス上、多くの工程を共通化することができる。よって、効率的な製造が可能である。
　また、半導体記憶装置１では、常誘電体層１２２および強誘電体層２２２が、それぞれハフニウム酸化物を含むようにすれば、それを用いない場合と比較して、より微細化が可能となる。ハフニウム酸化物を含むことで、寸法を微小化した場合であっても常誘電体層１２２および強誘電体層２２２を高い精度で加工することができるからである。
［１．４．変形例］
　上記第１の実施の形態の半導体記憶装置１では、誘電体膜１２２Ｚおよび誘電体膜２２２Ｚを同じ構成材料を用いて同一の工程で形成するようにしている。さらに、熱アニールにより、誘電体膜２２２Ｚを強誘電体に変換し、強誘電体層２２２を得ると共に、誘電体膜１２２Ｚを常誘電体に変換し、常誘電体層１２２を得るようにしている。しかしながら、本開示では、常誘電体層１２２と強誘電体層２２２とを別々の工程で形成するようにしてもよい。例えばＨｆＯ2とＺｒＯ2との組成比が互いに異なるように設定し、ＣＶＤやＡＬＤの成膜条件を互いに異ならせることで、常誘電体層１２２と強誘電体層２２２との作り分けを行うことができる。あるいは、互いに異なる材料を用いて常誘電体層１２２と強誘電体層２２２とを成膜してもよい。このように、常誘電体層１２２と強誘電体層２２２とを別々の工程で形成することにより、第１下部電極１２１、第１上部電極１２２、第２下部電極２２１、および第２上部電極２２２の全てを同じ構成材料を用いて形成することができる。また、上記第１の実施の形態で行うような、第２下部電極２２１を形成する際の酸素プラズマ照射などの酸化処理が不要となる。常誘電体層１２２と強誘電体層２２２とを別々の工程で形成することにより、各々に要求される性能を得るための膜質を得やすくなる。
　＜２．第２の実施形態＞
［２．１．構成例］
　続いて、図６を参照して、本開示の第２の実施形態に係る半導体記憶装置１Ａについて説明する。図６は、半導体記憶装置１Ａの断面構成例を示す模式図である。なお、図６は、上記第１の実施の形態の半導体記憶装置１の断面構成例を表す図３に対応する。
　図６に示したように、半導体記憶装置１Ａは、記憶部３００の代わりに記憶部３００Ａを有している。記憶部３００Ａは、第１メモリ１０の代わりに第１メモリ１０Ａを含み、第２メモリ２０の代わりに第２メモリ２０Ａを含んでいる。その点を除き、半導体記憶装置１Ａの構成は、上記第１の実施の形態の半導体記憶装置１の構成と実質的に同じである。
　図６に示したように、半導体記憶装置１Ａでは、半導体記憶装置１のコンタクトプラグ１３，２３の位置に第１キャパシタ部１２Ａおよび第２キャパシタ部２２Ａをそれぞれ設けるようにしている。すなわち、第１キャパシタ部１２Ａはソース領域１１Ｓと直接接しており、導通可能となっている。同様に、第２キャパシタ部２２Ａはソース領域２１Ｓと直接接し、導通可能となっている。また、第２階層Ｌｖ２のうち、第１メモリ１０Ａの上方および第２メモリ２０Ａの上方にもそれぞれ例えば配線層Ｍ２～Ｍ５が設けられている。なお、配線層の積層数は図６に示したものに限定されず、任意に設定可能である。また、第１キャパシタ部１２Ａとソース領域１１Ｓとの間、および第２キャパシタ部２２Ａとソース領域２１Ｓとの間には、それぞれ導電性薄膜を介在させるようにしてもよい。
［２．２．作用効果］
　このように、本実施の形態の半導体記憶装置１Ａでは、半導体基板２に、常誘電体層１２２を含む揮発性メモリである第１メモリ１０Ａと、強誘電体層２２２を含む不揮発性メモリである第２メモリ２０Ａとを混載するようにしている。このため、上記第１の実施の形態の半導体記憶装置１と同様の効果が得られる。加えて、半導体記憶装置１Ａでは、複数の配線層Ｍ２～Ｍ５が積層された多層配線層を含む第２階層Ｌｖ２と、半導体基板２との間に第１キャパシタ部１２Ａおよび第２キャパシタ部２２Ａをそれぞれ設けるようにしている。このため、例えば常誘電体層１２２および強誘電体層２２２の結晶化を行う際の加熱温度を高くすることができる。常誘電体層１２２および強誘電体層２２２の結晶化を、複数の配線層Ｍ２～Ｍ５の形成よりも前の工程で行うことができるからである。加熱温度が高くなることにより常誘電体層１２２および強誘電体層２２２の結晶化が促進される。すなわち、常誘電体層１２２および強誘電体層２２２の結晶構造欠陥を除去しやすくなる。このため、常誘電体または強誘電体として、より好ましい物性を得ることができる。例えば強誘電体層２２２では、結晶化が促進されることで、残留分極をより大きくすることができる。
　＜３．第３の実施形態＞
［３．１．構成例］
　続いて、図７を参照して、本開示の第３の実施形態に係る半導体記憶装置１Ｂについて説明する。図７は、半導体記憶装置１Ｂの断面構成例を示す模式図である。なお、図７は、上記第１の実施の形態の半導体記憶装置１の断面構成例を表す図３に対応する。
　図７に示したように、半導体記憶装置１Ｂは、記憶部３００の代わりに記憶部３００Ｂを有している。記憶部３００Ｂは、第１メモリ１０の代わりに第１メモリ１０Ｂを含み、第２メモリ２０の代わりに第２メモリ２０Ｂを含んでいる。その点を除き、半導体記憶装置１Ｂの構成は、上記第１の実施の形態の半導体記憶装置１の構成と実質的に同じである。
　第１メモリ１０Ｂは、第１キャパシタ部１２Ｂを有している。第１キャパシタ部１２Ｂは、コンタクトプラグ１３の上に、第１下部電極１２１Ｂと、常誘電体層１２２Ｂと、第１上部電極１２３Ｂとが積層された構造を有する。第１下部電極１２１Ｂ、常誘電体層１２２Ｂ、および第１上部電極１２３Ｂは、いずれも平坦膜である。すなわち、第１キャパシタ部１２Ｂは、いわゆる平行平板型構造のキャパシタである。
　第２メモリ２０Ｂは、第２キャパシタ部２２Ｂを有している。第２キャパシタ部２２Ｂは、コンタクトプラグ２３の上に、第２下部電極２２１Ｂと、強誘電体層２２２Ｂと、第２上部電極２２３Ｂとが積層された構造を有する。第２下部電極２２１Ｂ、強誘電体層２２２Ｂ、および第２上部電極２２３Ｂは、いずれも平坦膜である。すなわち、第２キャパシタ部２２Ｂも、いわゆる平行平板型構造のキャパシタである。
［３．２．作用効果］
　このように、本実施の形態の半導体記憶装置１Ｂでは、半導体基板２に、常誘電体層１２２Ｂを含む揮発性メモリである第１メモリ１０Ｂと、強誘電体層２２２Ｂを含む不揮発性メモリである第２メモリ２０Ｂとを混載するようにしている。このため、上記第１の実施の形態の半導体記憶装置１と同様の効果が得られる。加えて、半導体記憶装置１Ｂでは、複数の配線層Ｍ２～Ｍ５が積層された多層配線層を含む第２階層Ｌｖ２と、半導体基板２との間に第１キャパシタ部１２Ｂおよび第２キャパシタ部２２Ｂをそれぞれ設けるようにしている。このため、例えば常誘電体層１２２Ｂおよび強誘電体層２２２Ｂの結晶化を行う際の加熱温度を高くすることができる。常誘電体層１２２Ｂおよび強誘電体層２２２Ｂの結晶化を、複数の配線層Ｍ２～Ｍ５の形成よりも前の工程で行うことができるからである。さらに、半導体記憶装置１Ｂでは、第１キャパシタ部１２Ｂおよび第２キャパシタ部２２Ｂが平行平板型構造を有する。このため、例えば第１の実施の形態の半導体記憶装置１のようにシリンダ型構造の第１キャパシタ部１２および第２キャパシタ部２２を有する場合よりも製造プロセスを簡素化できる。
［３．３．変形例］
　上記第３の実施の形態の半導体記憶装置１Ｂでは、多層の配線層Ｍ２～Ｍ５を含む第２階層Ｌｖ２と半導体基板２との間に第１キャパシタ部１２Ｂおよび第２キャパシタ部２２Ｂを設けるようにしている。しかしながら、本開示は、例えば図８に示した半導体記憶装置１Ｃのような構造であってもよい。すなわち、配線層を含む第２階層Ｌｖ２を前工程で形成し、第２階層Ｌｖ２の上に第１キャパシタ部１２Ｂおよび第２キャパシタ部２２Ｂを含む第１階層Ｌｖ１を設けるようにしてもよい。図８は、本開示の第３の実施形態の変形例に係る半導体記憶装置１Ｃの記憶部３００Ｃおよび回路部２００の一構成例を表す断面図である。
　図８に示したように、半導体記憶装置１Ｃは、記憶部３００Ｂの代わりに記憶部３００Ｃを有している。記憶部３００Ｃは、第１メモリ１０Ｂの代わりに第１メモリ１０Ｃを含み、第２メモリ２０Ｂの代わりに第２メモリ２０Ｃを含んでいる。その点を除き、半導体記憶装置１Ｃの構成は、上記第３の実施の形態の半導体記憶装置１Ｂの構成と実質的に同じである。
　第１メモリ１０Ｃは、第１キャパシタ部１２Ｃを有している。第１キャパシタ部１２Ｃは、コンタクトプラグ１３の上に積層された配線層Ｍ１～Ｍ４と、コンタクト層とを介して第１薄膜トランジスタ１１のソース領域１１Ｓと接続されている。第１キャパシタ部１２Ｃは、第１下部電極１２１Ｃと、常誘電体層１２２Ｃと、第１上部電極１２３Ｃとが順に積層された構造を有する。第１下部電極１２１Ｃ、常誘電体層１２２Ｃ、および第１上部電極１２３Ｃは、いずれも平坦膜である。すなわち、第１キャパシタ部１２Ｃは、第１キャパシタ部１２Ｂと同様、いわゆる平行平板型構造のキャパシタである。
　第２メモリ２０Ｃは、第２キャパシタ部２２Ｃを有している。第２キャパシタ部２２Ｃは、コンタクトプラグ２３の上に積層された配線層Ｍ１～Ｍ４と、コンタクト層とを介して第２薄膜トランジスタ２１のソース領域２１Ｓと接続されている。第２キャパシタ部２２Ｃは、第２下部電極２２１Ｃと、強誘電体層２２２Ｃと、第２上部電極２２３Ｃとが順に積層された構造を有する。第２下部電極２２１Ｃ、強誘電体層２２２Ｃ、および第２上部電極２２３Ｃは、いずれも平坦膜である。すなわち、第２キャパシタ部２２Ｃは、第２キャパシタ部２２Ｂと同様、いわゆる平行平板型構造のキャパシタである。
　このように、半導体記憶装置１Ｃでは、第１キャパシタ部１２Ｃおよび第２キャパシタ部２２Ｃが平行平板型構造を有する。このため、例えば第１の実施の形態の半導体記憶装置１のようにシリンダ型構造の第１キャパシタ部１２および第２キャパシタ部２２を有する場合よりも製造プロセスを簡素化できる。また、配線層を含む第２階層Ｌｖ２の上層に位置する第１階層Ｌｖ１に第１キャパシタ部１２Ｃおよび第２キャパシタ部２２Ｃを設けるようにしている。このため、半導体記憶装置１Ｂと比較して、例えば第１キャパシタ部１２Ｃおよび第２キャパシタ部２２Ｃの平面形状やレイアウトを設計上の自由度が向上する。配線層Ｍ１～Ｍ４のレイアウトによる制約を受けにくいからである。
　＜４．第４の実施形態＞
［４．１．構成例］
　続いて、図９を参照して、本開示の第４の実施形態に係る半導体記憶装置１Ｄについて説明する。図９は、半導体記憶装置１Ｄの断面構成例を示す模式図である。なお、図９では、半導体記憶装置１Ｄのうちの記憶部３００Ｄの断面構成例を表す。
　図９に示したように、半導体記憶装置１Ｄは、記憶部３００の代わりに記憶部３００Ｄを有している。記憶部３００Ｄは、第１メモリ１０の代わりに第１メモリ１０Ｄを含んでいる。その点を除き、半導体記憶装置１Ｄの構成は、上記第１の実施の形態の半導体記憶装置１の構成と実質的に同じである。
　第１メモリ１０Ｄは、第１キャパシタ部１２Ｄを有している。第１キャパシタ部１２Ｄは、いわゆるシリンダ型構造を有する。第１キャパシタ部１２Ｄは、第１下部電極１２１Ｄと、常誘電体層１２２Ｄと、第１上部電極１２３Ｄと、第１導電層１２４Ｄとが積層された構造を有する。第１メモリ１０Ｄでは、コンタクトプラグ１３の上に、多層配線構造１２５が設けられている。第１導電層１２４Ｄおよび多層配線構造１２５を介して、ソース領域１１Ｓと第１上部電極１２３Ｄとが電気的に接続されている。また、第１下部電極１２１Ｄは、例えばコンタクトプラグ１８、導電層１９、および多層配線構造１２６などを介して第２階層Ｌｖ２の配線層Ｍ５に接続されている。
　半導体記憶装置１Ｄでは、例えば第１キャパシタ部１２Ｄの第１上部電極１２３Ｄと、第２キャパシタ部２２の第２上部電極２２３とを互いに異なる構造や構成材料により構成することができる。例えば、第２上部電極２２３は、主たる構成材料として例えばＴｉＮ（窒化チタン）を用いて構成することができる。一方、第１上部電極１２３Ｄは、例えばＴｉＮＯ、ＴｉＡｌＮ、Ｗ、ＮｂＯ2，およびＲｕＯ2などを主たる構成材料とすることができる。また、第１上部電極１２３Ｄおよび第２上部電極２２３は、いずれもＴｉＮ層で形成されていてもよい。但し、その場合、各々の表面の配向状態が互いに異なっている。いずれにせよ、第１上部電極１２３Ｄの主たる構成材料の仕事関数が、第２上部電極２２３の主たる構成材料の仕事関数よりも高くなっているとよい。第１上部電極１２３Ｄおよび第２上部電極２２３は、それぞれ、単層構造であってもよいし、多層構造であってもよい。なお、半導体記憶装置１Ｄでは、第１下部電極１２１Ｄの構成材料および構造と第２下部電極２２１の構成材料および構造とを実質的に等しくすることができる。
［４．２．作用効果］
　このように、半導体記憶装置１Ｄでは、第１上部電極１２３Ｄの主たる構成材料の仕事関数が、第２上部電極２２３の主たる構成材料の仕事関数よりも高くなるようにすることができる。このため、第１上部電極１２３Ｄに印加される駆動電圧の高電圧化を抑制することができる。また、半導体記憶装置１Ｄでは、第１上部電極１２３Ｄと第２上部電極２２３とを個別に形成する一方、第１下部電極１２１Ｄと第２下部電極２２１とを一括形成することができる。このため、例えば第１の実施の形態の半導体記憶装置１のように、第１下部電極１２１Ｄの構成材料または構造と第２下部電極２２１の構成材料または構造とが異なる場合と比較して、簡便に第１キャパシタ部１２Ｄおよび第２キャパシタ部２２を形成することができる。２種類の下部電極を互いに異なる工程で形成するより、２種類の上部電極を互いに異なる工程で形成するほうが、製造プロセスが簡易となるからである。
　＜５．第５の実施形態＞
［５．１．構成例］
　続いて、図１０を参照して、本開示の第５の実施形態に係る半導体記憶装置１Ｅについて説明する。図１０は、半導体記憶装置１Ｅの断面構成例を示す模式図である。なお、図１０では、半導体記憶装置１Ｅのうちの記憶部３００Ｅの断面構成例を表す。
　図１０に示したように、半導体記憶装置１Ｅは、記憶部３００の代わりに記憶部３００Ｅを有している。記憶部３００Ｅは、第１メモリ１０の代わりに第１メモリ１０Ｅを含んでいる。その点を除き、半導体記憶装置１Ｅの構成は、上記第１の実施の形態の半導体記憶装置１の構成と実質的に同じである。
　第１メモリ１０Ｅは、第１キャパシタ部１２Ｅを有している。第１キャパシタ部１２Ｅは、いわゆるデュアルシリンダ型構造を有する。第１キャパシタ部１２Ｅは、第１下部電極１２１Ｅと、常誘電体層１２２Ｅと、第１上部電極１２３Ｅと、第１導電層１２４Ｅとが積層された構造を有する。具体的には、例えば第１下部電極１２１Ｅは２つの凹部１２１Ｕ１，１２１Ｕ２が並んだ形状を有する。また、第１上部電極１２３Ｅは２つの凸部１２３Ｔ１，１２３Ｔ２が並んで形状を有する。凸部１２３Ｔ１は凹部１２１Ｕ１に挿入され、凸部１２３Ｔ２は凹部１２１Ｕ２に挿入されるようになっている。また、常誘電体層１２２は、凹部１２１Ｕ１と凸部１２３Ｔ１との隙間、および凹部１２１Ｕ２と凸部１２３Ｔ２との隙間に充填されるようになっている。
［５．２．作用効果］
　このように、本実施の形態の半導体記憶装置１Ｅでは、第１キャパシタ部１２Ｅの第１下部電極１２１Ｅと第１上部電極１２３Ｅとの対向面積が、第２キャパシタ部２２の第２下部電極２２１と第２上部電極２２３との対向面積よりも大きい。このため、第２キャパシタ部２２に要求される容量よりも第１キャパシタ部１２Ｅに要求される容量が大きい場合に、半導体記憶装置１Ｅの全体の占有面積を増大させることなく対応することができる。例えば、図２に示した例のように、参照電位生成用のキャパシタとしてのみ第１キャパシタ部１２Ｅが用いられる場合に好適である。
［５．３．変形例］
　なお、上記第５の実施の形態としての半導体記憶装置１Ｅでは、第１キャパシタ部１２Ｅをデュアルシリンダ型構造としたが、本実施の形態はこれに限定されるものではない。例えば、第１キャパシタ部１２Ｅの高さ寸法を第２キャパシタ部２２の高さ寸法よりも長くしてもよい。あるいは、第１キャパシタ部１２Ｅの面内方向の占有面積を、第２キャパシタ部２２の面内方向の占有面積よりも大きくするようにしてもよい。
　以上、いくつかの実施形態および変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。
　さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」または「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示の半導体記憶装置は、より簡素な構成でありながら、一時的に記憶すべきデータの記憶と、長期的に記憶すべきデータの記憶との適宜使い分けることが可能となる。また、常誘電体メモリだけでなく強誘電体メモリ（ＦｅＲＡＭ）を用いることにより、例えば相変化メモリを用いた場合と比較して半導体記憶装置全体としての消費電力低減に寄与する。
　なお、本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　半導体基板と、
　前記半導体基板上に設けられると共に常誘電体キャパシタを含む第１メモリと、
　前記半導体基板上に設けられると共に強誘電体キャパシタを含む第２メモリと
　を備える半導体記憶装置。
（２）
　前記第１メモリは揮発性メモリであり、
　前記第２メモリは不揮発性メモリである
　上記（１）記載の半導体記憶装置。
（３）
　前記第１メモリはＤＲＡＭ（Dynamic Random Access Memory）であり、
　前記第２メモリはＦｅＲＡＭ（Ferroelectric Random Access Memory）である
　上記（１）または（２）に記載の半導体記憶装置。
（４）
　前記第１メモリの前記常誘電体キャパシタは、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む常誘電体を有する
　上記（１）から（３）のいずれか１つに記載の半導体記憶装置。
（５）
　前記第２メモリの前記強誘電体キャパシタは、ＨｆＯ2およびＺｒＯ2の少なくとも１種を含む強誘電体を有する
　上記（１）から（４）のいずれか１つに記載の半導体記憶装置。
（６）
　前記常誘電体キャパシタは、第１下部電極と、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む常誘電体と、第１上部電極との第１積層構造を含み、
　前記強誘電体キャパシタは、第２下部電極と、ＨｆＯ2およびＺｒＯ2の少なくとも１種を含む強誘電体と、第２上部電極との第２積層構造を含む
　上記（１）から（５）のいずれか１つに記載の半導体記憶装置。
　請求項１記載の半導体記憶装置。
（７）
　前記第１下部電極の厚さと、前記第２下部電極の厚さとは実質的に同じであり、
　前記第１上部電極の厚さと、前記第２上部電極の厚さとは実質的に同じであり、
　前記常誘電体の厚さと前記強誘電体の厚さとは実質的に同じである
　上記（６）記載の半導体記憶装置。
（８）
　前記常誘電体に含まれる主たる構成元素と前記強誘電体に含まれる主たる構成元素とは実質的に同じである
　上記（７）記載の半導体記憶装置。
（９）
　前記第１下部電極の主たる構成材料の仕事関数と、前記第２下部電極の主たる構成材料の仕事関数とは異なる
　上記（６）から（８）のいずれか１つに記載の半導体記憶装置。
（１０）
　前記常誘電体に含まれる斜方晶系の結晶の存在比率よりも、前記強誘電体に含まれる斜方晶系の結晶の存在比率のほうが高い
　上記（６）から（９）のいずれか１つに記載の半導体記憶装置。
（１１）
　前記第１メモリの前記常誘電体キャパシタは、常誘電体を有し、
　前記常誘電体では、単斜晶系の結晶の存在比率、斜方晶系の結晶の存在比率、および正方晶系の結晶の存在比率のうち、前記斜方晶系の結晶の存在比率が最も低い
　上記（６）から（１０）のいずれか１つに記載の半導体記憶装置。
（１２）
　前記常誘電体キャパシタおよび前記強誘電体キャパシタは、いずれも、前記半導体基板上の第１階層に含まれている
　上記（１）から（１１）のいずれか１つに記載の半導体記憶装置。
（１３）
　前記半導体基板に設けられた第１薄膜トランジスタおよび第２薄膜トランジスタと、
　前記常誘電体キャパシタおよび前記強誘電体キャパシタから見て、前記半導体基板と反対側の階層に設けられた１以上の配線層と
　をさらに備え、
　前記常誘電体キャパシタは前記第１薄膜トランジスタと電気的に接続され、
　前記強誘電体キャパシタは前記第２薄膜トランジスタと電気的に接続されている
　上記（１）から（１２）のいずれか１つに記載の半導体記憶装置。
（１４）
　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
　前記第１下部電極、前記常誘電体、前記第１上部電極、前記第２下部電極、前記強誘電体、および前記第２上部電極は、いずれも平坦膜である
　上記（１）から（１３）のいずれか１つに記載の半導体記憶装置。
（１５）
　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
　前記第１下部電極は、第１凹部を含み、
　前記第１上部電極は、前記第１凹部に挿入される第１凸部を含み、
　前記常誘電体は、前記第１凹部と前記第１凸部との隙間に充填されており、
　前記第２下部電極は、第２凹部を含み、
　前記第２上部電極は、前記第２凹部に挿入される第２凸部を含み、
　前記強誘電体は、前記第２凹部と前記第２凸部との隙間に充填されている
　上記（１）から（１３）のいずれか１つに記載の半導体記憶装置。
（１６）
　前記半導体基板に設けられた第１薄膜トランジスタおよび第２薄膜トランジスタをさらに備え、
　前記第１薄膜トランジスタは、前記常誘電体キャパシタと接続され、第１の駆動電圧で前記第１メモリを駆動し、
　前記第２薄膜トランジスタは、前記強誘電体キャパシタと接続され、前記第１の駆動電圧よりも高い第２の駆動電圧で前記第２メモリを駆動する
　上記（１）から（１５）のいずれか１つに記載の半導体記憶装置。
（１７）
　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
　前記常誘電体キャパシタの前記第１下部電極と前記第１上部電極との第１対向面積は、前記強誘電体キャパシタの前記第２下部電極と前記第２上部電極との第２対向面積よりも大きい
　上記（１）から（１６）のいずれか１つに記載の半導体記憶装置。
（１８）
　前記第１メモリおよび前記第２メモリの双方とそれぞれ通信を行う演算部をさらに備え、
　前記演算部と前記第１メモリとの第１距離は、前記演算部と前記第２メモリとの第２距離よりも短い
　上記（１）から（１７）のいずれか１つに記載の半導体記憶装置。
（１９）
　前記演算部と前記第１メモリとの間に配置されたＳＲＡＭ（Static Random Access Memory）をさらに備える
　上記（１８）記載の半導体記憶装置。
　本出願は、日本国特許庁において２０２１年２月２２日に出願された日本特許出願番号２０２１－２６７４９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1. 　半導体基板と、
    　前記半導体基板上に設けられると共に常誘電体キャパシタを含む第１メモリと、
    　前記半導体基板上に設けられると共に強誘電体キャパシタを含む第２メモリと
    　を備える半導体記憶装置。
  2. 　前記第１メモリは揮発性メモリであり、
    　前記第２メモリは不揮発性メモリである
    　請求項１記載の半導体記憶装置。
  3. 　前記第１メモリはＤＲＡＭ（Dynamic Random Access Memory）であり、
    　前記第２メモリはＦｅＲＡＭ（Ferroelectric Random Access Memory）である
    　請求項１記載の半導体記憶装置。
  4. 　前記第１メモリの前記常誘電体キャパシタは、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む常誘電体を有する
    　請求項１記載の半導体記憶装置。
  5. 　前記第２メモリの前記強誘電体キャパシタは、ＨｆＯ2およびＺｒＯ2の少なくとも１種を含む強誘電体を有する
    　請求項１記載の半導体記憶装置。
  6. 　前記常誘電体キャパシタは、第１下部電極と、ＨｆＯ2およびＺｒＯ2のうちの少なくとも１種を含む常誘電体と、第１上部電極との第１積層構造を含み、
    　前記強誘電体キャパシタは、第２下部電極と、ＨｆＯ2およびＺｒＯ2の少なくとも１種を含む強誘電体と、第２上部電極との第２積層構造を含む
    　請求項１記載の半導体記憶装置。
  7. 　前記第１下部電極の厚さと、前記第２下部電極の厚さとは実質的に同じであり、
    　前記第１上部電極の厚さと、前記第２上部電極の厚さとは実質的に同じであり、
    　前記常誘電体の厚さと前記強誘電体の厚さとは実質的に同じである
    　請求項６記載の半導体記憶装置。
  8. 　前記常誘電体に含まれる主たる構成元素と前記強誘電体に含まれる主たる構成元素とは実質的に同じである
    　請求項７記載の半導体記憶装置。
  9. 　前記第１下部電極の主たる構成材料の仕事関数と、前記第２下部電極の主たる構成材料の仕事関数とは異なる
    　請求項６記載の半導体記憶装置。
  10. 　前記常誘電体に含まれる斜方晶系の結晶の存在比率よりも、前記強誘電体に含まれる斜方晶系の結晶の存在比率のほうが高い
    　請求項６記載の半導体記憶装置。
  11. 　前記第１メモリの前記常誘電体キャパシタは、常誘電体を有し、
    　前記常誘電体では、単斜晶系の結晶の存在比率、斜方晶系の結晶の存在比率、および正方晶系の結晶の存在比率のうち、前記斜方晶系の結晶の存在比率が最も低い
    　請求項１記載の半導体記憶装置。
  12. 　前記常誘電体キャパシタおよび前記強誘電体キャパシタは、いずれも、前記半導体基板上の第１階層に含まれている
    　請求項１記載の半導体記憶装置。
  13. 　前記半導体基板に設けられた第１薄膜トランジスタおよび第２薄膜トランジスタと、
    　前記常誘電体キャパシタおよび前記強誘電体キャパシタから見て、前記半導体基板と反対側の階層に設けられた１以上の配線層と
    　をさらに備え、
    　前記常誘電体キャパシタは前記第１薄膜トランジスタと電気的に接続され、
    　前記強誘電体キャパシタは前記第２薄膜トランジスタと電気的に接続されている
    　請求項１記載の半導体記憶装置。
  14. 　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
    　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
    　前記第１下部電極、前記常誘電体、前記第１上部電極、前記第２下部電極、前記強誘電体、および前記第２上部電極は、いずれも平坦膜である
    　請求項１記載の半導体記憶装置。
  15. 　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
    　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
    　前記第１下部電極は、第１凹部を含み、
    　前記第１上部電極は、前記第１凹部に挿入される第１凸部を含み、
    　前記常誘電体は、前記第１凹部と前記第１凸部との隙間に充填されており、
    　前記第２下部電極は、第２凹部を含み、
    　前記第２上部電極は、前記第２凹部に挿入される第２凸部を含み、
    　前記強誘電体は、前記第２凹部と前記第２凸部との隙間に充填されている
    　請求項１記載の半導体記憶装置。
  16. 　前記半導体基板に設けられた第１薄膜トランジスタおよび第２薄膜トランジスタをさらに備え、
    　前記第１薄膜トランジスタは、前記常誘電体キャパシタと接続され、第１の駆動電圧で前記第１メモリを駆動し、
    　前記第２薄膜トランジスタは、前記強誘電体キャパシタと接続され、前記第１の駆動電圧よりも高い第２の駆動電圧で前記第２メモリを駆動する
    　請求項１記載の半導体記憶装置。
  17. 　前記常誘電体キャパシタは、第１下部電極と、常誘電体と、第１上部電極との第１積層構造を含み、
    　前記強誘電体キャパシタは、第２下部電極と、強誘電体と、第２上部電極との第２積層構造を含み、
    　前記常誘電体キャパシタの前記第１下部電極と前記第１上部電極との第１対向面積は、前記強誘電体キャパシタの前記第２下部電極と前記第２上部電極との第２対向面積よりも大きい
    　請求項１記載の半導体記憶装置。
  18. 　前記第１メモリおよび前記第２メモリの双方とそれぞれ通信を行う演算部をさらに備え、
    　前記演算部と前記第１メモリとの第１距離は、前記演算部と前記第２メモリとの第２距離よりも短い
    　請求項１記載の半導体記憶装置。
  19. 　前記演算部と前記第１メモリとの間に配置されたＳＲＡＭ（Static Random Access Memory）をさらに備える
    　請求項１８記載の半導体記憶装置。
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