CN117178648A - 半导体存储装置 - Google Patents

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CN117178648A CN202280015210.0A CN202280015210A CN117178648A CN 117178648 A CN117178648 A CN 117178648A CN 202280015210 A CN202280015210 A CN 202280015210A CN 117178648 A CN117178648 A CN 117178648A
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ferroelectric
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奥野润
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Abstract

本发明提供构成更简单但动作可靠性优异的半导体存储装置。半导体存储装置具备：半导体基板；第一存储器，设置在该半导体基板上，并且包括顺电体电容器；以及第二存储器，设置在半导体基板上，并且包括铁电体电容器。

Description

半导体存储装置
技术领域
本公开涉及半导体存储装置。
背景技术
CMOS(Complementary MOS：互补金属氧化物半导体)电路作为功耗少、能够进行高速动作、且容易细化及高集成化的电路而为人所知。CMOS电路用于很多LSI(Large ScaleIntegration：大规模集成电路)设备。
LSI设备中搭载的存储器例如使用Static RAM(Static Random Access Memory：静态随机存取存储器、SRAM)等。近年来，为了进一步降低LSI设备的成本及功耗，提出了使用Dynamic RAM(动态随机存取存储器、DRAM)来代替SRAM的存储器装置。DRAM不仅能够进行10ns-100ns的比较高速的动作，而且改写次数也接近无限大，可靠性也高。然而，由于在数据保持时电荷会从电容器流失，因此需要定期的刷新动作。因此，存在待机电流变大、电源关闭时数据消失的缺点。
提出了将DRAM和作为非易失性存储器的一种的PCM(相变存储器)混载的结构(例如，专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2006-295130号公报
发明内容
但是，PCM是电流开关驱动型的存储器。因此，存在改写时会消耗大的电流的缺点、用于将PCM与DRAM混载的工艺流程繁杂的缺点。
因此，期望构成更简单但动作可靠性优异的半导体存储装置。
本公开的一实施方式所涉及的半导体存储装置具备：半导体基板；第一存储器，设置在该半导体基板上，并且包括顺电体电容器；以及第二存储器，设置在半导体基板上，并且包括铁电体电容器。
在本公开的一实施方式所涉及的半导体存储装置中，在一个半导体基板上混载有包括顺电体电容器的第一存储器和包括铁电体电容器的第二存储器。因此，虽然构成更简单，但能够分开使用应临时存储的数据的存储和应长期存储的数据的存储。
附图说明
图1是示意性地示出本公开的第一实施方式所涉及的半导体存储装置的整体构成例的框图。
图2是示出图1所示的半导体存储装置的存储部的电路构成例的电路图。
图3是示出图1所示的半导体存储装置的存储部及电路部的一构成例的剖面图。
图4是示出图1所示的半导体存储装置的存储部的一构成例的俯视图。
图5A是说明图1所示的半导体存储装置的制造方法的一工序的示意图。
图5B是说明继图5A之后的一工序的示意图。
图5C是说明继图5B之后的一工序的示意图。
图5D是说明继图5C之后的一工序的示意图。
图5E是说明继图5D之后的一工序的示意图。
图5F是说明继图5E之后的一工序的示意图。
图5G是说明继图5F之后的一工序的示意图。
图5H是说明继图5G之后的一工序的示意图。
图5I是说明继图5H之后的一工序的示意图。
图5J是说明继图5I之后的一工序的示意图。
图5K是说明继图5J之后的一工序的示意图。
图5L是说明继图5K之后的一工序的示意图。
图5M是说明继图5L之后的一工序的示意图。
图5N是说明继图5M之后的一工序的示意图。
图5O是说明继图5M之后的一工序的示意图。
图5P是说明继图5O之后的一工序的示意图。
图6是示出本公开的第二实施方式所涉及的半导体存储装置的存储部及电路部的一构成例的剖面图。
图7是示出本公开的第三实施方式所涉及的半导体存储装置的存储部及电路部的一构成例的剖面图。
图8是示出本公开的第三实施方式的变形例所涉及的半导体存储装置的存储部及电路部的一构成例的剖面图。
图9是示出本公开的第四实施方式所涉及的半导体存储装置的存储部的一构成例的剖面图。
图10是示出本公开的第五实施方式所涉及的半导体存储装置的存储部的一构成例的剖面图。
具体实施方式
以下，参照附图对本公开的实施方式进行详细说明。以下说明的实施方式是本公开的一具体例，本公开所涉及的技术并不限定于以下的方式。另外，对于本公开的各构成要素的配置、尺寸及尺寸比等，也并不限定于各图所示的情况。
需要说明的是，说明按照以下的顺序进行。
1.第一实施方式
1.1.构成例
1.2.制造方法
1.3.作用效果
1.4.变形例
2.第二实施方式
2.1.构成例
2.2.作用效果
3.第三实施方式
3.1.构成例
3.2.作用效果
3.3.变形例
4.第四实施方式
4.1.构成例
4.2.作用效果
5.第五实施方式
5.1.构成例
5.2.作用效果
5.3.变形例
1.第一实施方式
1.1.构成例
整体构成例
首先，参照图1，对本公开的第一实施方式所涉及的半导体存储装置1的整体构成例进行说明。图1是示意性地示出本实施方式所涉及的半导体存储装置1的整体构成例的框图。
如图1所示，半导体存储装置1例如具备运算部100、电路部200及存储部300。
运算部100例如具有CPU(Central Processing Unit：中央处理单元)、MPU(MicroProcessing Unit：微处理单元)等处理器。运算部100例如控制向存储部300的信息的写入、以及保存在存储部300中的信息的读出等的动作。
电路部200例如是逻辑电路。
存储部300包括保存信息的设备。存储部300例如具有一级高速缓冲存储器L1、二级/三级高速缓冲存储器L2/L3、四级高速缓冲存储器L4及NVM(Non Volatile Memory：非易失性存储器)。电路部200针对一级高速缓冲存储器L1、二级/三级高速缓冲存储器L2/L3、四级高速缓冲存储器L4及NVM(Non Volatile Memory：非易失性存储器)分别设置。一级高速缓冲存储器L1是要求最高速的动作的高速缓冲存储器。一级高速缓冲存储器L1例如包括SRAM(Static Random Access Memory：静态随机存取存储器)。二级/三级高速缓冲存储器L2/L3例如包括作为易失性存储器的第一存储器10(后出)。第一存储器10例如是DRAM(Dynamic Random Access Memory：动态随机存取存储器)。四级高速缓冲存储器L4例如包括作为非易失性存储器的第二存储器20(后出)。NVM例如保存程序数据、运算中使用的系数数据。第二存储器20例如是FeRAM(Ferroelectric Random Access Memory：铁电体随机存取存储器)。
运算部100例如与包括第一存储器10的二级/三级高速缓冲存储器L2/L3、以及包括第二存储器20的四级高速缓冲存储器L4双方分别进行通信。这里，优选运算部100与包括第一存储器10的二级/三级高速缓冲存储器L2/L3的第一距离D1比运算部100与包括第二存储器20的四级高速缓冲存储器L4的第二距离D2短。这是因为，与第二存储器20相比较，第一存储器10频繁地被从运算部100访问。即，这是因为，运算部100与第一存储器10的通信频率比运算部100与第二存储器20的通信频率高，与第二存储器20相比较，第一存储器10要求更高速的处理。另外，例如包括SRAM的一级高速缓冲存储器L1可以配置在运算部100与二级/三级高速缓冲存储器L2/L3之间。
图2是示出图1所示的半导体存储装置1的电路部200及存储部300的电路构成例的电路图。如图2所示，在存储部300中，第一存储器10的第一电容器部12与第二存储器20的第二电容器部22在板线PL与读出放大器AMP之间并联连接。第一电容器部12及第二电容器部22分别经由第一薄膜晶体管11及第二薄膜晶体管21与读出放大器AMP连接。在读出放大器AMP中，检测由第一薄膜晶体管11的电容与第二薄膜晶体管21的电容之差引起的电压变化。因此，优选第一薄膜晶体管11所连接的位线BL1的寄生电容C-BL1与第二薄膜晶体管21所连接的位线BL2的寄生电容C-BL2实质上相等。第一薄膜晶体管11例如具有与字线WL1连接的栅电极11G(后出)。第二薄膜晶体管21例如具有与字线WL2连接的栅电极21G(后出)。第一薄膜晶体管11与第一电容器部12连接，驱动第一存储器10。第二薄膜晶体管21与第二电容器部22连接，驱动第二存储器20。需要说明的是，第一存储器10的电容器部12例如产生在检测第二存储器20的电容器部22的电位时参照的参照用电位。即，电容器部12的电位成为检测电容器部22的电位的变化时的基准。这里，一级高速缓冲存储器L1、二级/三级高速缓冲存储器L2/L3、四级高速缓冲存储器L4及NVM各自的驱动电压可以相互不同。例如，NVM要求比较长时间的数据保持。因此，NVM可以以比一级高速缓冲存储器L1、二级/三级高速缓冲存储器L2/L3及四级高速缓冲存储器L4的各驱动电压高的驱动电压进行动作。因此，在驱动NVM的电路部200中，可以设置以更高的驱动电压进行动作的晶体管、或者设置电荷泵电路。
存储部300的构成
接着，参照图3及图4，对半导体存储装置1中的存储部300的主要部分进行说明。图3主要示出存储部300中的第一存储器10及第二存储器20的截面构成例。需要说明的是，在图3中也一并示出电路部200的截面构成例。另外，图4示出第一存储器10的平面构成例。在图4中，例示了两个第一存储器10L及第一存储器10R的布局。如图4所示，第一存储器10L及第一存储器10R以成为相互点对称的位置关系的方式配置。这是为了以更高的密度将多个第一存储器10配置在半导体基板2上。需要说明的是，在图4中，例示了第一存储器10的平面构成，但对于第二存储器20，也能够设为同样的平面构成。需要说明的是，也可以在第一存储器10L与第一存储器10R之间配置虚拟的栅极布线DG。栅极布线DG的构成材料及尺寸例如可以与栅电极11G的构成材料及尺寸实质上相同。另外，优选第一存储器10L的栅电极11G和栅极布线DG的间隔与第一存储器10R的栅电极11G和栅极布线DG的间隔实质上相等。通过设置栅极布线DG，从而在形成多个细尺寸的栅电极11G的情况下容易降低各个尺寸的偏差。需要说明的是，也可以以抑制第一存储器10L与第一存储器10R之间的电流泄漏为目的，对虚拟的栅极布线DG施加负偏压。
如上所述，第一存储器10例如适用于存储部300中的二级/三级高速缓冲存储器L2/L3。第二存储器20例如适用于存储部300中的四级高速缓冲存储器L4。第二存储器20也能够用于主存储器NVM。
如图3所示，第一存储器10及第二存储器20设置在共用的半导体基板2上。第一存储器10具有第一薄膜晶体管11和第一电容器部12。第二存储器20具有第二薄膜晶体管21和第二电容器部22。
半导体基板2由半导体材料构成。半导体基板2可以是硅基板，也可以是在硅基板中夹入SiO2等绝缘膜的SOI(Silicon On Insulator：绝缘体上硅)基板。另外，半导体基板2可以是由锗等其他半导体元素形成的基板，也可以是由GaAs(砷化镓)、GaN(氮化镓)或SiC(碳化硅)等化合物半导体形成的基板。
在半导体基板2上设置有元件分离层3。元件分离层3由绝缘性材料构成，将设置在半导体基板2的有源区域中的多个第一薄膜晶体管11彼此以及多个第二薄膜晶体管21各自相互电分离。元件分离层3例如可以由SiOx(氧化硅)、SiNx(氮化硅)或SiON(氮氧化硅)等绝缘性材料构成。
例如，元件分离层3能够使用STI(Shallow Trench Isolation：浅沟槽隔离)法，在通过蚀刻等去除规定区域的半导体基板2的一部分之后，用SiOx(氧化硅)埋入通过蚀刻等形成的开口而形成。或者，元件分离层3也可以使用LOCOS(LOCal Oxidation of Silicon：硅局部氧化隔离)法，通过对规定区域的半导体基板2进行热氧化而形成。
由元件分离层3相互分离的区域成为设置有第一薄膜晶体管11或第二薄膜晶体管21的有源区域AA(参照图4)。在有源区域AA中，例如导入第一导电型杂质(例如，硼(B)或铝(Al)等p型杂质)。
第一薄膜晶体管11及第二薄膜晶体管21均设置在半导体基板2的表面附近。第一薄膜晶体管11例如是包括栅电极11G、栅极绝缘膜11Z、漏极区域11D及源极区域11S的MOS(Metal Oxide Semiconductor：金属氧化物半导体)-FET(Field-Effect Transistor：场效应晶体管)。第二薄膜晶体管21例如是包括栅电极21G、栅极绝缘膜21Z、漏极区域21D及源极区域21S的MOS-FET。
栅极绝缘膜11Z、21Z由绝缘性材料构成，设置在半导体基板2的有源区域AA上。栅极绝缘膜11Z、21Z也可以由公知的绝缘性材料形成为场效应晶体管的栅极绝缘膜。例如，栅极绝缘膜11Z、21Z也可以由氧化硅(SiOx)等氧化物形成。
栅电极11G、21G由导电性材料构成，设置在栅极绝缘膜11Z、21Z之上。具体而言，栅电极11G、21G例如在与图3的纸面正交的方向、即图4的纸面的上下方向(以下，称为第一方向)上延伸。需要说明的是，栅电极11G通过以越过元件分离层3而在第一方向上延伸，并横跨多个有源区域AA的方式设置，从而成为将多个第一存储器10的第一薄膜晶体管11的栅极电连接的字线WL。同样地，栅电极21G通过以越过元件分离层3而在第一方向上延伸，并横跨多个有源区域AA的方式设置，从而成为将多个第二存储器20的第二薄膜晶体管21的栅极电连接的字线WL。
栅电极11G、21G例如可以由多晶硅等形成，也可以由金属、合金、金属化合物、或金属(Ni等)与多晶硅的合金、即所谓的硅化物形成。具体而言，栅电极11G、21G也可以由设置在栅极绝缘膜11Z、21Z之上的由TiN或TaN构成的金属层与多晶硅层的层叠结构形成。根据这样的层叠结构，与仅由多晶硅层形成的情况相比较，栅电极11G、21G能够使布线电阻降低。
漏极区域11D、21D及源极区域11S、21S是形成于半导体基板100的第二导电型的区域。具体而言，漏极区域11D及源极区域11S以在图3及图4的纸面左右方向(以下，称为第二方向)上隔着栅电极11G对置的方式设置。漏极区域21D及源极区域21S以在第二方向上隔着栅电极21G对置的方式设置。
源极区域11S例如经由接触插塞13与第一电容器部12的第一下部电极121(后出)电连接。源极区域21S例如经由接触插塞23与第二电容器部22的第二下部电极221(后出)电连接。接触插塞13、23均包括在半导体基板2上的第一层次Lv1中。接触插塞13、23例如可以由Ni(镍)等金属形成，也可以由Ni等金属与多晶硅的合金(所谓的硅化物)形成。
漏极区域11D、21D及源极区域11S、21S例如能够通过在有源区域AA的半导体基板2中导入第二导电型杂质(例如，磷(P)、砷(As)等n型杂质)而形成。
漏极区域11D经由接触插塞14、布线层15及接触层16，与作为位线BL的布线层17电连接。同样地，漏极区域21D经由接触插塞24、布线层25及接触层26，与作为位线BL的布线层27电连接。接触插塞14、24、布线层15、25、接触层16、26及布线层17、27均包括在第一层次Lv1中，并埋设于平坦化膜4。布线层17、27例如均在与作为字线WL的栅电极11G、21G的延伸方向正交的第二方向上延伸。
平坦化膜4由绝缘性材料构成，以埋入第一薄膜晶体管11及第一电容器部12、以及第二薄膜晶体管21及第二电容器部22的方式在半导体基板2的整个面上展开设置。平坦化膜4例如也可以由氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)等绝缘性的氮氧化物构成。
第一电容器部12是顺电体电容器。第一电容器部12包括在半导体基板2上的第一层次Lv1中。第一电容器部12包括具有顺电体性质的材料。具体而言，如图3所示，第一电容器部12包括例如依次层叠有第一下部电极121、包含HfO2及ZrO2中的至少一种的顺电体层122、第一上部电极123及第一导电层124的第一层叠结构。
例如如图3所示，第一电容器部12具有所谓的圆筒型结构。具体而言，例如第一下部电极121具有包括第一凹部121U的凹形状，第一上部电极123具有包括第一凸部123T的凸形状。第一凸部123T插入第一凹部121U。另外，顺电体层122填充于第一凹部121U与第一凸部123T的间隙。需要说明的是，顺电体层122并不限定于仅由顺电体构成的情况，例如也可以在顺电体中混有铁电体。
第二电容器部22是铁电体电容器。第二电容器部22包括在半导体基板2上的第一层次Lv1中。第二电容器部22包括具有铁电体性质的材料。具体而言，如图3所示，第二电容器部22包括例如依次层叠有第二下部电极221、包含HfO2及ZrO2中的至少一种的铁电体层222、第二上部电极223及第二导电层224的第二层叠结构。
例如如图3所示，第二电容器部22具有所谓的圆筒型结构。具体而言，例如第二下部电极221具有包括第二凹部221U的凹形状，第二上部电极223具有包括第二凸部223T的凸形状。第二凸部223T插入第二凹部221U。另外，铁电体层222填充于第二凹部221U与第二凸部223T的间隙。
这里，第一下部电极121的厚度与第二下部电极221的厚度也可以实质上相同。第一下部电极121的厚度及第二下部电极221的厚度例如为10nm左右。另外，顺电体层122的厚度与铁电体层222的厚度也可以实质上相同。顺电体层122的厚度及铁电体层222的厚度例如为10nm左右。另外，顺电体层122中包括的主要构成元素与铁电体层222中包括的主要构成元素也可以实质上相同。另外，第一上部电极123的厚度及构成材料与第二上部电极223的厚度及构成材料也可以实质上相同。第一上部电极123的厚度及第二上部电极223的厚度例如为10nm左右。进而，第一导电层124的厚度及构成材料与第二导电层224的厚度及构成材料也可以实质上相同。
作为第一下部电极121的主要构成材料，例如使用TiN(氮化钛)。作为第二下部电极221的主要构成材料，例如可列举TiNO、TiAlN、W、NbO2及RuO2等。另外，第一下部电极121及第二下部电极221也可以均由TiN层形成。其中，在这种情况下，各自的表面的取向状态相互不同。第一下部电极121的主要构成材料的功函数与第二下部电极221的主要构成材料的功函数可以不同。第一下部电极121及第二下部电极221分别可以是单层结构，也可以是多层结构。第一下部电极121及第二下部电极221例如能够通过使用基于ALD(Atomic LayerDeposition：原子层沉积)、CVD(Chemical Vapor Deposition：化学气相沉积)、或者IMP(Ionized Metal Plasma：离子金属等离子体)的溅射等而形成。
作为第一上部电极123及第二上部电极223的各构成材料，例如优选TiN。第一导电层124及第二导电层224例如能够由以W(钨)、TiAlN(氮化钛铝)为主要构成材料的单层结构或多层结构构成。第一上部电极123及第二上部电极223例如能够通过使用ALD(AtomicLayer Deposition：原子层沉积)或CVD(Chemical Vapor Deposition：化学气相沉积)来形成。
如上所述，顺电体层122及铁电体层222均可以包含HfO2及ZrO2中的至少一种。在顺电体层122中也可以进一步包含Al2O3。顺电体层122及铁电体层222均可以包括单斜晶系的晶体、斜方晶系的晶体及四方晶系的晶体。其中，铁电体层222中包括的斜方晶系的晶体的存在比比顺电体层122中包括的斜方晶系的晶体的存在比高。这是因为，斜方晶系的晶体存在越多，铁电体性质表现得越强。在顺电体层122中，在单斜晶系的晶体的存在比、斜方晶系的晶体的存在比、以及四方晶系的晶体的存在比中，例如斜方晶系的晶体的存在比最低。在顺电体层122中，也可以不存在斜方晶系的晶体。
在电路部200中，在薄膜晶体管之上依次设置有第一层次Lv1和第二层次Lv2。在第一层次Lv1中设置有埋设布线层M1～M4的平坦化膜4。在第二层次Lv2中设置有埋设布线层M5的绝缘层5。需要说明的是，平坦化膜4、绝缘层5及布线层M5例如也可以以在存储部300的第一存储器10及第二存储器20和电路部200中共用的方式设置。
1.2.制造方法
接着，参照图5A～图5P，对本实施方式所涉及的半导体存储装置1的制造方法进行说明。图5A～图5P是说明半导体存储装置1中的第一存储器10及第二存储器20的制造方法的一工序的示意图。在图5A～图5P中，分别示出在纸面左侧的第一区域R10形成第一存储器10、在纸面右侧的第二区域R20形成第二存储器20的情况。
首先，如图5A所示，在半导体基板2上形成元件分离层3。
具体而言，在由Si构成的半导体基板2上，通过干氧化等形成SiO2膜，进而通过减压CVD等形成Si3N4膜。接着，在Si3N4膜之上形成为了保护设置有源区域AA的区域而图案化的抗蚀剂层之后，以350nm～400nm的深度对SiO2膜、Si3N4膜及半导体基板2进行蚀刻。接着，通过以650nm～700nm的膜厚沉积SiO2，并埋入由蚀刻形成的开口，从而能够形成元件分离层3。在SiO2的沉积中，例如也可以使用台阶覆盖性良好、且能够形成致密的SiO2膜的高密度等离子体CVD。
接着，通过使用CMP(Chemical Mechanical Polishing：化学机械抛光)等去除过度沉积的SiO2膜，使半导体基板2的表面平坦化。基于CMP的SiO2膜的去除例如可以进行至Si3N4膜露出。
进而，使用热磷酸等去除Si3N4膜。接着，在将与半导体基板2的有源区域AA对应的区域的表面氧化10nm左右而形成氧化膜之后，通过将第一导电型杂质(例如，硼(B)等)进行离子注入，从而将有源区域AA的半导体基板2转换为第一导电型阱。
进而，在沉积栅极绝缘膜11Z、21Z之后，在栅极绝缘膜11Z、21Z之上分别形成栅电极11G、21G。
具体而言，首先，使用氢氟酸溶液等将覆盖半导体基板2的表面的氧化膜剥离。然后，例如通过使用了O2的干氧化或RTA(Rapid Thermal Anneal：快速热退火)处理，在半导体基板2之上以1.5nm～10nm的膜厚形成由SiO2构成的栅极绝缘膜11Z、21Z。需要说明的是，作为干氧化中使用的气体，除了O2之外，也可以使用H2/O2、N2O或NO的混合气体。另外，在形成栅极绝缘膜11Z、21Z时，通过使用等离子体氮化，也能够在SiO2膜中进行氮掺杂。
接着，使用以SiH4气体为原料气体、沉积温度为580℃～620℃的减压CVD，以50nm～150nm的膜厚沉积多晶硅。然后，通过以图案化的抗蚀剂为掩模，对沉积的多晶硅进行各向异性蚀刻，从而形成栅电极11G、21G。在各向异性蚀刻中，例如能够使用HBr系气体或Cl系气体。例如，在40nm节点中，也可以使栅极宽度为40nm～50nm左右来形成栅电极11G、21G。
需要说明的是，栅电极11G、21G也可以与设置在电路部200的逻辑区域等的其他晶体管的栅电极同时以被共有的形式形成。
接着，在半导体基板2的有源区域AA形成漏极区域11D、21D及源极区域11S、21S。此时，也可以在栅电极11G、21G的两侧面形成侧壁绝缘膜。
具体而言，在通过等离子体CVD以10nm～30nm的膜厚沉积SiO2之后，通过等离子体CVD以30nm～50nm的膜厚沉积Si3N4，形成侧壁用的绝缘膜。然后，通过对侧壁用的绝缘膜进行各向异性蚀刻，从而在栅电极11G、21G的两侧面形成侧壁绝缘膜。
然后，将作为第二导电型杂质的砷(As)以20keV～50keV、1～2×1015个/cm2的浓度进行离子注入，在栅电极11G、21G的两侧导入第二导电型杂质。由此，在栅电极11G、21G的两侧的有源区域AA形成漏极区域11D、21D及源极区域11S、21S。进而，通过在1000℃下进行5秒钟的RTA(Rapid Thermal Annealing：快速热退火)，从而使离子注入的杂质活化。由此，形成第一薄膜晶体管11及第二薄膜晶体管21。需要说明的是，为了促进导入的杂质的活化，且抑制杂质的扩散，也能够通过尖峰RTA进行杂质的活化。
接着，如图5B所示，以埋入第一薄膜晶体管11及第二薄膜晶体管21的方式，形成在半导体基板2的整个面上展开的平坦化膜41。具体而言，在半导体基板2之上，例如在使用CVD等沉积SiO2之后，例如通过CMP法进行平坦化，从而形成平坦化膜41。
接着，如图5C所示，分别形成贯通平坦化膜41的开口41K1～41K4。开口41K1～41K4在平坦化膜41的厚度方向上形成于分别与漏极区域11D、21D及源极区域11S、21S对应的位置。由此，使漏极区域11D、21D及源极区域11S、21S露出。在形成开口41K1～41K4之后，以覆盖露出的漏极区域11D、21D及源极区域11S、21S的方式，例如通过CVD等使Ti及TiN和W(钨)依次沉积。然后，通过进行基于CMP法的平坦化，分别形成接触插塞14、24、13、23。需要说明的是，Ti及TiN也可以通过使用了IMP(Ion Metal Plasma：离子金属等离子体)的溅射法等来沉积。另外，也可以代替CMP法而使用全面回蚀进行平坦化。
接着，如图5D所示，以覆盖平坦化膜41及接触插塞14、24、13、23的方式形成平坦化膜42。具体而言，在平坦化膜41及接触插塞14、24、13、23之上，例如在使用CVD等沉积SiO2之后，例如通过CMP法进行平坦化，从而形成平坦化膜42。
接着，如图5E所示，分别形成贯通平坦化膜42的开口42K1、42K2。开口42K1、42K2在平坦化膜42的厚度方向上形成于分别与接触插塞14、24对应的位置。由此，使接触插塞14、24露出。在形成开口42K1、42K2之后，以覆盖露出的接触插塞14、24的方式，例如通过CVD等使Cu(铜)等导电性材料沉积。然后，通过进行基于CMP法的平坦化，从而分别形成布线层15、25。
接着，如图5F所示，以覆盖平坦化膜42及布线层15、25的方式形成平坦化膜43。具体而言，在平坦化膜42及布线层15、25之上，例如在使用CVD等沉积SiO2之后，例如通过CMP法进行平坦化，从而形成平坦化膜43。
接着，如图5G所示，分别形成贯通平坦化膜43的开口43K1、43K2。开口43K1、43K2在平坦化膜43的厚度方向上形成于分别与接触插塞13、23对应的位置。由此，使接触插塞13、23露出。在形成开口43K1、43K2之后，形成导电膜121Z、221Z。具体而言，例如通过ALD，以覆盖平坦化膜43的上表面、开口43K1、43K2的内表面、以及露出的接触插塞13、23的上表面的方式，对TiN等导电膜121Z、221Z进行成膜。这里，特别优选导电膜121Z、221Z中覆盖开口43K1、43K2的内表面的部分的厚度与覆盖接触插塞13、23的上表面的部分的厚度尽可能地近似。导电膜121Z、221Z的厚度分别为10nm左右。
接着，如图5H所示，通过研磨等去除导电膜121Z、221Z中的不需要的部分、即导电膜121Z、221Z中的覆盖平坦化膜43的上表面的部分。具体而言，通过CMP法去除导电膜121Z、221Z中的不需要的部分，形成平坦面43S。其结果，得到第一下部电极121。
接着，以覆盖平坦面43S并且埋入开口43K1、43K2的方式形成抗蚀剂膜。然后，通过光刻法等对该抗蚀剂膜进行图案化，从而如图5I所示，形成选择性地覆盖第一区域R10的平坦面43S的抗蚀剂掩模RM。此时，去除第二区域R20的抗蚀剂膜。即，使设置在开口43K2上的导电膜221Z露出。
然后，如图5J所示，例如通过对露出的导电膜221Z照射氧等离子体，从而使导电膜221Z的表层部分氧化。具体而言，例如在导电膜221Z由TiN构成的情况下，使导电膜221Z的表层部分变质为TiNO。其结果，得到第二下部电极221。
接着，如图5K所示，在去除抗蚀剂掩模RM之后，以覆盖分别设置在开口43K1及开口43K2上的第一下部电极121及第二下部电极221的方式形成电介质膜122Z及电介质膜222Z。具体而言，例如通过ALD，例如以10nm的厚度例如对HZO(铪锆氧化物)进行成膜。此时，电介质膜122Z及电介质膜222Z也可以以覆盖平坦面43S的方式进行成膜。另外，电介质膜122Z及电介质膜222Z可以以维持开口43K1及开口43K2的凹形状的方式，沿着第一下部电极121及第二下部电极221的形状保形成膜。
接着，如图5L所示，以覆盖分别设置在开口43K1及开口43K2上的电介质膜122Z及电介质膜222Z的方式形成导电膜123Z及导电膜223Z。具体而言，例如通过ALD，以覆盖电介质膜122Z及电介质膜222Z的方式，对TiN等导电膜123Z、223Z进行成膜。导电膜123Z、223Z的厚度分别为10nm左右。进而，以充分填埋开口43K1及开口43K2的方式形成导电膜124Z、224Z。导电膜124Z、224Z例如通过ALD使用W(钨)、多晶硅而形成。
接着，如图5M所示，例如通过干蚀刻分别去除覆盖平坦面43S的不需要的电介质膜122Z、222Z、导电膜123Z、223Z及导电膜124Z、224Z。
接着，例如在400℃的温度环境下进行热退火处理。由此，如图5N所示，与表层部分变质为氧化物的第二下部电极221接触的电介质膜222Z通过结晶而变质为铁电体，成为铁电体层222。另外，与第一下部电极121接触的电介质膜122Z通过结晶而成为显示顺电体性质的顺电体层122。其结果，分别形成第一电容器部12及第二电容器部22。
接着，如图5O所示，以一体地覆盖平坦化膜43、第一电容器部12及第二电容器部22的方式形成平坦化膜44。具体而言，以一体地覆盖平坦化膜43、第一电容器部12及第二电容器部22的方式，在使用CVD等例如沉积SiO2之后，例如通过CMP法进行平坦化，从而形成平坦化膜44。
然后，如图5P所示，依次进行接触层16、26的形成和布线层17、27的形成。进而，通过平坦化膜45埋入接触层16、26及布线层17、27等而得到平坦化膜4。
通过以上的工序，能够形成半导体存储装置1。
1.3.作用效果
在这样的半导体存储装置1的第二存储器20中，根据铁电体层222的极化状态而存储“1”的信息或“0”的信息。铁电体层222的极化状态能够通过对铁电体层222施加电场来控制。针对铁电体层222的电场能够通过作为字线WL的栅电极11G的电位和与板线PL连接的第二上部电极223的电位的电位差来控制。在铁电体层222中，由于电场的施加而产生极化，即使电场丧失，极化状态也持续。通过将由铁电体层222的迟滞引起的正负的剩余极化(自发极化)与逻辑值“1”或“0”建立关联，能够将第二存储器20作为非易失性存储器使用。
如以上说明的那样，半导体存储装置1具备半导体基板2、以及具有设置在该半导体基板2上的第一存储器10及第二存储器20的存储部300。第一存储器10是包括顺电体层122的易失性存储器，第二存储器20是包括铁电体层222的非易失性存储器。因此，在半导体存储装置1中，虽然构成更简单，但能够适当分开使用应临时存储的数据的存储和应长期存储的数据的存储。另外，通过不仅使用第一存储器10，而且使用作为铁电体存储器(FeRAM)的第二存储器20，从而例如与使用相变存储器的情况相比较，有助于半导体存储装置1整体的功耗降低。
另外，通过包括顺电体层122的第一存储器10稳定地生成参照电位，从而能够稳定地进行来自第二存储器20的信息读出动作。
另外，在半导体存储装置1中，如果使运算部100与第一存储器10的第一距离D1比运算部100与第二存储器20的第二距离D2短，则能够应对更高速的处理动作。
另外，在半导体存储装置1中，在相同的半导体基板2上形成第一薄膜晶体管11及第二薄膜晶体管22，在相同的第一层次Lv1中形成第一电容器部12及第二电容器部22。因此，能够在第一存储器10和第二存储器20的制造工艺上共用很多工序。因此，能够进行高效的制造。
另外，在半导体存储装置1中，如果使顺电体层122及铁电体层222分别包含铪氧化物，则与未使用它的情况相比较，能够进一步进行细化。这是因为，通过包含铪氧化物，即使在使尺寸小型化的情况下，也能够高精度地加工顺电体层122及铁电体层222。
1.4.变形例
在上述第一实施方式的半导体存储装置1中，使用相同的构成材料在同一工序中形成电介质膜122Z及电介质膜222Z。进而，通过热退火，将电介质膜222Z转换为铁电体，从而得到铁电体层222，并且将电介质膜122Z转换为顺电体，从而得到顺电体层122。然而，在本公开中，也可以在不同的工序中形成顺电体层122和铁电体层222。例如，通过将HfO2和ZrO2的组成比设定为相互不同，并使CVD、ALD的成膜条件相互不同，从而能够分开制作顺电体层122和铁电体层222。或者，也可以使用相互不同的材料来对顺电体层122和铁电体层222进行成膜。像这样，通过在不同的工序中形成顺电体层122和铁电体层222，能够使用相同的构成材料来形成第一下部电极121、第一上部电极122、第二下部电极221及第二上部电极222全部。另外，不需要在上述第一实施方式中进行的、形成第二下部电极221时的氧等离子体照射等氧化处理。通过在不同的工序中形成顺电体层122和铁电体层222，容易得到用于得到各自所要求的性能的膜质。
2.第二实施方式
2.1.构成例
接着，参照图6，对本公开的第二实施方式所涉及的半导体存储装置1A进行说明。图6是示出半导体存储装置1A的截面构成例的示意图。需要说明的是，图6与示出上述第一实施方式的半导体存储装置1的截面构成例的图3对应。
如图6所示，半导体存储装置1A代替存储部300而具有存储部300A。存储部300A代替第一存储器10而包括第一存储器10A，代替第二存储器20而包括第二存储器20A。除了这一点以外，半导体存储装置1A的构成与上述第一实施方式的半导体存储装置1的构成实质上相同。
如图6所示，在半导体存储装置1A中，在半导体存储装置1的接触插塞13、23的位置分别设置第一电容器部12A及第二电容器部22A。即，第一电容器部12A与源极区域11S直接接触，能够导通。同样地，第二电容器部22A与源极区域21S直接接触，能够导通。另外，在第二层次Lv2中，在第一存储器10A的上方及第二存储器20A的上方例如也分别设置有布线层M2～M5。需要说明的是，布线层的层叠数并不限定于图6所示的情况，能够任意地设定。另外，也可以使导电性薄膜分别介于第一电容器部12A与源极区域11S之间、以及第二电容器部22A与源极区域21S之间。
2.2.作用效果
像这样，在本实施方式的半导体存储装置1A中，在半导体基板2上混载有作为包括顺电体层122的易失性存储器的第一存储器10A和作为包括铁电体层222的非易失性存储器的第二存储器20A。因此，能够得到与上述第一实施方式的半导体存储装置1同样的效果。而且，在半导体存储装置1A中，在包括层叠有多个布线层M2～M5的多层布线层的第二层次Lv2与半导体基板2之间分别设置第一电容器部12A及第二电容器部22A。因此，例如能够提高进行顺电体层122及铁电体层222的结晶时的加热温度。这是因为，能够在比多个布线层M2～M5的形成更靠前的工序中进行顺电体层122及铁电体层222的结晶。通过加热温度变高，可促进顺电体层122及铁电体层222的结晶。即，容易去除顺电体层122及铁电体层222的晶体结构缺陷。因此，作为顺电体或铁电体，能够得到更优选的物性。例如在铁电体层222中，通过促进结晶，能够进一步增大剩余极化。
3.第三实施方式
3.1.构成例
接着，参照图7，对本公开的第三实施方式所涉及的半导体存储装置1B进行说明。图7是示出半导体存储装置1B的截面构成例的示意图。需要说明的是，图7与示出上述第一实施方式的半导体存储装置1的截面构成例的图3对应。
如图7所示，半导体存储装置1B代替存储部300而具有存储部300B。存储部300B代替第一存储器10而包括第一存储器10B，代替第二存储器20而包括第二存储器20B。除了这一点以外，半导体存储装置1B的构成与上述第一实施方式的半导体存储装置1的构成实质上相同。
第一存储器10B具有第一电容器部12B。第一电容器部12B具有在接触插塞13之上层叠有第一下部电极121B、顺电体层122B及第一上部电极123B的结构。第一下部电极121B、顺电体层122B及第一上部电极123B均为平坦膜。即，第一电容器部12B是所谓的平行平板型结构的电容器。
第二存储器20B具有第二电容器部22B。第二电容器部22B具有在接触插塞23之上层叠有第二下部电极221B、铁电体层222B及第二上部电极223B的结构。第二下部电极221B、铁电体层222B及第二上部电极223B均为平坦膜。即，第二电容器部22B也是所谓的平行平板型结构的电容器。
3.2.作用效果
像这样，在本实施方式的半导体存储装置1B中，在半导体基板2上混载有作为包括顺电体层122B的易失性存储器的第一存储器10B和作为包括铁电体层222B的非易失性存储器的第二存储器20B。因此，能够得到与上述第一实施方式的半导体存储装置1同样的效果。而且，在半导体存储装置1B中，在包括层叠有多个布线层M2～M5的多层布线层的第二层次Lv2与半导体基板2之间分别设置第一电容器部12B及第二电容器部22B。因此，例如能够提高进行顺电体层122B及铁电体层222B的结晶时的加热温度。这是因为，能够在比多个布线层M2～M5的形成更靠前的工序中进行顺电体层122B及铁电体层222B的结晶。进而，在半导体存储装置1B中，第一电容器部12B及第二电容器部22B具有平行平板型结构。因此，例如与如第一实施方式的半导体存储装置1那样具有圆筒型结构的第一电容器部12及第二电容器部22的情况相比，能够简化制造工艺。
3.3.变形例
在上述第三实施方式的半导体存储装置1B中，在包括多层布线层M2～M5的第二层次Lv2与半导体基板2之间设置第一电容器部12B及第二电容器部22B。然而，本公开也可以是例如图8所示的半导体存储装置1C那样的结构。即，也可以在前道工序中形成包括布线层的第二层次Lv2，在第二层次Lv2之上设置包括第一电容器部12B及第二电容器部22B的第一层次Lv1。图8是示出本公开的第三实施方式的变形例所涉及的半导体存储装置1C的存储部300C及电路部200的一构成例的剖面图。
如图8所示，半导体存储装置1C代替存储部300B而具有存储部300C。存储部300C代替第一存储器10B而包括第一存储器10C，代替第二存储器20B而包括第二存储器20C。除了这一点以外，半导体存储装置1C的构成与上述第三实施方式的半导体存储装置1B的构成实质上相同。
第一存储器10C具有第一电容器部12C。第一电容器部12C经由层叠在接触插塞13之上的布线层M1～M4和接触层而与第一薄膜晶体管11的源极区域11S连接。第一电容器部12C具有依次层叠有第一下部电极121C、顺电体层122C及第一上部电极123C的结构。第一下部电极121C、顺电体层122C及第一上部电极123C均为平坦膜。即，第一电容器部12C与第一电容器部12B同样地，是所谓的平行平板型结构的电容器。
第二存储器20C具有第二电容器部22C。第二电容器部22C经由层叠在接触插塞23之上的布线层M1～M4和接触层与第二薄膜晶体管21的源极区域21S连接。第二电容器部22C具有依次层叠有第二下部电极221C、铁电体层222C及第二上部电极223C的结构。第二下部电极221C、铁电体层222C及第二上部电极223C均为平坦膜。即，第二电容器部22C与第二电容器部22B同样地，是所谓的平行平板型结构的电容器。
像这样，在半导体存储装置1C中，第一电容器部12C及第二电容器部22C具有平行平板型结构。因此，例如与如第一实施方式的半导体存储装置1那样具有圆筒型结构的第一电容器部12及第二电容器部22的情况相比，能够简化制造工艺。另外，在位于包括布线层的第二层次Lv2的上层的第一层次Lv1中设置第一电容器部12C及第二电容器部22C。因此，与半导体存储装置1B相比较，例如第一电容器部12C及第二电容器部22C的平面形状和布局的设计上的自由度提高。这是因为不易受到布线层M1～M4的布局的制约。
4.第四实施方式
4.1.构成例
接着，参照图9，对本公开的第四实施方式所涉及的半导体存储装置1D进行说明。图9是示出半导体存储装置1D的截面构成例的示意图。需要说明的是，在图9中，示出半导体存储装置1D中的存储部300D的截面构成例。
如图9所示，半导体存储装置1D代替存储部300而具有存储部300D。存储部300D代替第一存储器10而包括第一存储器10D。除了这一点以外，半导体存储装置1D的构成与上述第一实施方式的半导体存储装置1的构成实质上相同。
第一存储器10D具有第一电容器部12D。第一电容器部12D具有所谓的圆筒型结构。第一电容器部12D具有层叠有第一下部电极121D、顺电体层122D、第一上部电极123D及第一导电层124D的结构。在第一存储器10D中，在接触插塞13之上设置有多层布线结构125。源极区域11S与第一上部电极123D经由第一导电层124D及多层布线结构125电连接。另外，第一下部电极121D例如经由接触插塞18、导电层19及多层布线结构126等与第二层次Lv2的布线层M5连接。
在半导体存储装置1D中，例如能够由相互不同的结构、构成材料来构成第一电容器部12D的第一上部电极123D和第二电容器部22的第二上部电极223。例如，第二上部电极223例如能够使用TiN(氮化钛)作为主要构成材料来构成。另一方面，第一上部电极123D例如能够以TiNO、TiAlN、W、NbO2及RuO2等为主要构成材料。另外，第一上部电极123D及第二上部电极223也可以均由TiN层形成。其中，在这种情况下，各自的表面的取向状态相互不同。不管怎样，第一上部电极123D的主要构成材料的功函数可以比第二上部电极223的主要构成材料的功函数高。第一上部电极123D及第二上部电极223分别可以是单层结构，也可以是多层结构。需要说明的是，在半导体存储装置1D中，能够使第一下部电极121D的构成材料及结构与第二下部电极221的构成材料及结构实质上相等。
4.2.作用效果
像这样，在半导体存储装置1D中，能够使第一上部电极123D的主要构成材料的功函数比第二上部电极223的主要构成材料的功函数高。因此，能够抑制对第一上部电极123D施加的驱动电压的高电压化。另外，在半导体存储装置1D中，能够单独形成第一上部电极123D和第二上部电极223，而一并形成第一下部电极121D和第二下部电极221。因此，例如与如第一实施方式的半导体存储装置1那样第一下部电极121D的构成材料或结构与第二下部电极221的构成材料或结构不同的情况相比较，能够简便地形成第一电容器部12D及第二电容器部22。这是因为，与在相互不同的工序中形成两种下部电极相比，在相互不同的工序中形成两种上部电极，制造工艺变得简单。
5.第五实施方式
5.1.构成例
接着，参照图10，对本公开的第五实施方式所涉及的半导体存储装置1E进行说明。图10是示出半导体存储装置1E的截面构成例的示意图。需要说明的是，在图10中，示出半导体存储装置1E中的存储部300E的截面构成例。
如图10所示，半导体存储装置1E代替存储部300而具有存储部300E。存储部300E代替第一存储器10而包括第一存储器10E。除了这一点以外，半导体存储装置1E的构成与上述第一实施方式的半导体存储装置1的构成实质上相同。
第一存储器10E具有第一电容器部12E。第一电容器部12E具有所谓的双圆筒型结构。第一电容器部12E具有层叠有第一下部电极121E、顺电体层122E、第一上部电极123E及第一导电层124E的结构。具体而言，例如第一下部电极121E具有两个凹部121U1、121U2排列的形状。另外，第一上部电极123E具有两个凸部123T1、123T2排列的形状。凸部123T1插入凹部121U1，凸部123T2插入凹部121U2。另外，顺电体层122填充于凹部121U1与凸部123T1的间隙、以及凹部121U2与凸部123T2的间隙。
5.2.作用效果
像这样，在本实施方式的半导体存储装置1E中，第一电容器部12E的第一下部电极121E与第一上部电极123E的对置面积比第二电容器部22的第二下部电极221与第二上部电极223的对置面积大。因此，在第一电容器部12E所要求的电容比第二电容器部22所要求的电容大的情况下，无需增大半导体存储装置1E的整体的占有面积就能够应对。例如，如图2所示的例子那样，适于第一电容器部12E仅作为参照电位生成用的电容器使用的情况。
5.3.变形例
需要说明的是，在作为上述第五实施方式的半导体存储装置1E中，将第一电容器部12E设为双圆筒型结构，但本实施方式并不限定于此。例如，也可以使第一电容器部12E的高度尺寸比第二电容器部22的高度尺寸长。或者，也可以使第一电容器部12E的面内方向的占有面积比第二电容器部22的面内方向的占有面积大。
以上，列举几个实施方式及变形例，对本公开所涉及的技术进行了说明。其中，本公开所涉及的技术并不限定于上述实施方式等，能够进行各种变形。
进而，在各实施方式中说明的构成及动作作为本公开的构成及动作并不一定全部是必须的。例如，各实施方式中的构成要素中的、表示本公开的最上位概念的独立权利要求中未记载的构成要素应理解为任意的构成要素。
本说明书及所附的权利要求书整体所使用的术语应解释为“非限定性的”术语。例如，“包含”或“包括”这样的术语应解释为“并不限定于记载为包括的情况”。“具有”这样的术语应解释为“并不限定于记载为具有的情况”。
在本说明书所使用的术语中，包括只是为了便于说明而使用、并非以限定构成及动作为目的而使用的术语。例如，“右”、“左”、“上”、“下”等术语只是表示所参照的附图上的方向而已。另外，“内侧”、“外侧”这样的术语分别只是表示朝向关注要素的中心的方向、远离关注要素的中心的方向而已。关于与它们类似的术语、同样的主旨的术语也是同样的。
需要说明的是，本公开所涉及的技术也能够采取以下构成。具备以下构成的本公开的半导体存储装置虽然构成更简单，但能够适当分开使用应临时存储的数据的存储和应长期存储的数据的存储。另外，通过不仅使用顺电体存储器，而且使用铁电体存储器(FeRAM)，从而例如与使用相变存储器的情况相比较，有助于半导体存储装置整体的功耗降低。
需要说明的是，本公开所涉及的技术所起到的效果并不一定限定于这里所记载的效果，也可以是本公开中所记载的任一效果。
(1)
一种半导体存储装置，具备：
半导体基板；
第一存储器，设置在所述半导体基板上，并且包括顺电体电容器；以及
第二存储器，设置在所述半导体基板上，并且包括铁电体电容器。
(2)
上述(1)所述的半导体存储装置，其中，
所述第一存储器是易失性存储器，
所述第二存储器是非易失性存储器。
(3)
上述(1)或(2)所述的半导体存储装置，其中，
所述第一存储器是DRAM(Dynamic Random Access Memory：动态随机存取存储器)，
所述第二存储器是FeRAM(Ferroelectric Random Access Memory：铁电体随机存取存储器)。
(4)
上述(1)至(3)中任一项所述的半导体存储装置，其中，
所述第一存储器的所述顺电体电容器具有包含HfO2及ZrO2中的至少一种的顺电体。
(5)
上述(1)至(4)中任一项所述的半导体存储装置，其中，
所述第二存储器的所述铁电体电容器具有包含HfO2及ZrO2中的至少一种的铁电体。
(6)
上述(1)至(5)中任一项所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、包含HfO2及ZrO2中的至少一种的顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、包含HfO2及ZrO2中的至少一种的铁电体及第二上部电极的第二层叠结构。
(7)
上述(6)所述的半导体存储装置，其中，
所述第一下部电极的厚度与所述第二下部电极的厚度实质上相同，
所述第一上部电极的厚度与所述第二上部电极的厚度实质上相同，
所述顺电体的厚度与所述铁电体的厚度实质上相同。
(8)
上述(7)所述的半导体存储装置，其中，
所述顺电体中包括的主要构成元素与所述铁电体中包括的主要构成元素实质上相同。
(9)
上述(6)至(8)中任一项所述的半导体存储装置，其中，
所述第一下部电极的主要构成材料的功函数与所述第二下部电极的主要构成材料的功函数不同。
(10)
上述(6)至(9)中任一项所述的半导体存储装置，其中，
所述铁电体中包括的斜方晶系的晶体的存在比比所述顺电体中包括的斜方晶系的晶体的存在比高。
(11)
上述(6)至(10)中任一项所述的半导体存储装置，其中，
所述第一存储器的所述顺电体电容器具有顺电体，
在所述顺电体中，在单斜晶系的晶体的存在比、斜方晶系的晶体的存在比、以及四方晶系的晶体的存在比中，所述斜方晶系的晶体的存在比最低。
(12)
上述(1)至(11)中任一项所述的半导体存储装置，其中，
所述顺电体电容器及所述铁电体电容器均包括在所述半导体基板上的第一层次中。
(13)
上述(1)至(12)中任一项所述的半导体存储装置，其中，
进一步具备：
第一薄膜晶体管及第二薄膜晶体管，设置在所述半导体基板上；以及
一个以上的布线层，从所述顺电体电容器及所述铁电体电容器观察，设置在所述半导体基板的相反侧的层次中，
所述顺电体电容器与所述第一薄膜晶体管电连接，
所述铁电体电容器与所述第二薄膜晶体管电连接。
(14)
上述(1)至(13)中任一项所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述第一下部电极、所述顺电体、所述第一上部电极、所述第二下部电极、所述铁电体及所述第二上部电极均为平坦膜。
(15)
上述(1)至(13)中任一项所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述第一下部电极包括第一凹部，
所述第一上部电极包括插入所述第一凹部的第一凸部，
所述顺电体填充于所述第一凹部与所述第一凸部的间隙，
所述第二下部电极包括第二凹部，
所述第二上部电极包括插入所述第二凹部的第二凸部，
所述铁电体填充于所述第二凹部与所述第二凸部的间隙。
(16)
上述(1)至(15)中任一项所述的半导体存储装置，其中，
进一步具备设置在所述半导体基板上的第一薄膜晶体管及第二薄膜晶体管，
所述第一薄膜晶体管与所述顺电体电容器连接，以第一驱动电压驱动所述第一存储器，
所述第二薄膜晶体管与所述铁电体电容器连接，以比所述第一驱动电压高的第二驱动电压驱动所述第二存储器。
(17)
上述(1)至(16)中任一项所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述顺电体电容器的所述第一下部电极与所述第一上部电极的第一对置面积比所述铁电体电容器的所述第二下部电极与所述第二上部电极的第二对置面积大。
(18)
上述(1)至(17)中任一项所述的半导体存储装置，其中，
进一步具备与所述第一存储器及所述第二存储器双方分别进行通信的运算部，
所述运算部与所述第一存储器的第一距离比所述运算部与所述第二存储器的第二距离短。
(19)
上述(18)所述的半导体存储装置，其中，
进一步具备配置在所述运算部与所述第一存储器之间的SRAM(Static RandomAccess Memory：静态随机存取存储器)。
本申请以2021年2月22日在日本专利局申请的日本专利申请第2021-26749号为基础并主张其优先权，通过参照将该申请的全部内容引用于本申请。
本领域技术人员能够根据设计上的要求或其他因素而想到各种修改、组合、子组合及变更，但可理解为这些包括在所附的权利要求书及其等同物的范围内。

Claims (19)

1.一种半导体存储装置，具备：
半导体基板；
第一存储器，设置在所述半导体基板上，并且包括顺电体电容器；以及
第二存储器，设置在所述半导体基板上，并且包括铁电体电容器。
2.根据权利要求1所述的半导体存储装置，其中，
所述第一存储器是易失性存储器，
所述第二存储器是非易失性存储器。
3.根据权利要求1所述的半导体存储装置，其中，
所述第一存储器是DRAM(Dynamic Random Access Memory：动态随机存取存储器)，
所述第二存储器是FeRAM(Ferroelectric Random AccessMemory：铁电体随机存取存储器)。
4.根据权利要求1所述的半导体存储装置，其中，
所述第一存储器的所述顺电体电容器具有包含HfO2及ZrO2中的至少一种的顺电体。
5.根据权利要求1所述的半导体存储装置，其中，
所述第二存储器的所述铁电体电容器具有包含HfO2及ZrO2中的至少一种的铁电体。
6.根据权利要求1所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、包含HfO2及ZrO2中的至少一种的顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、包含HfO2及ZrO2中的至少一种的铁电体及第二上部电极的第二层叠结构。
7.根据权利要求6所述的半导体存储装置，其中，
所述第一下部电极的厚度与所述第二下部电极的厚度实质上相同，
所述第一上部电极的厚度与所述第二上部电极的厚度实质上相同，
所述顺电体的厚度与所述铁电体的厚度实质上相同。
8.根据权利要求7所述的半导体存储装置，其中，
所述顺电体中包括的主要构成元素与所述铁电体中包括的主要构成元素实质上相同。
9.根据权利要求6所述的半导体存储装置，其中，
所述第一下部电极的主要构成材料的功函数与所述第二下部电极的主要构成材料的功函数不同。
10.根据权利要求6所述的半导体存储装置，其中，
所述铁电体中包括的斜方晶系的晶体的存在比比所述顺电体中包括的斜方晶系的晶体的存在比高。
11.根据权利要求1所述的半导体存储装置，其中，
所述第一存储器的所述顺电体电容器具有顺电体，
在所述顺电体中，在单斜晶系的晶体的存在比、斜方晶系的晶体的存在比、以及四方晶系的晶体的存在比中，所述斜方晶系的晶体的存在比最低。
12.根据权利要求1所述的半导体存储装置，其中，
所述顺电体电容器及所述铁电体电容器均包括在所述半导体基板上的第一层次中。
13.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置进一步具备：
第一薄膜晶体管及第二薄膜晶体管，设置在所述半导体基板上；以及
一个以上的布线层，从所述顺电体电容器及所述铁电体电容器观察，设置在所述半导体基板的相反侧的层次中，
所述顺电体电容器与所述第一薄膜晶体管电连接，
所述铁电体电容器与所述第二薄膜晶体管电连接。
14.根据权利要求1所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述第一下部电极、所述顺电体、所述第一上部电极、所述第二下部电极、所述铁电体及所述第二上部电极均为平坦膜。
15.根据权利要求1所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述第一下部电极包括第一凹部，
所述第一上部电极包括插入所述第一凹部的第一凸部，
所述顺电体填充于所述第一凹部与所述第一凸部的间隙，
所述第二下部电极包括第二凹部，
所述第二上部电极包括插入所述第二凹部的第二凸部，
所述铁电体填充于所述第二凹部与所述第二凸部的间隙。
16.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置进一步具备设置在所述半导体基板上的第一薄膜晶体管及第二薄膜晶体管，
所述第一薄膜晶体管与所述顺电体电容器连接，以第一驱动电压驱动所述第一存储器，
所述第二薄膜晶体管与所述铁电体电容器连接，以比所述第一驱动电压高的第二驱动电压驱动所述第二存储器。
17.根据权利要求1所述的半导体存储装置，其中，
所述顺电体电容器包括第一下部电极、顺电体及第一上部电极的第一层叠结构，
所述铁电体电容器包括第二下部电极、铁电体及第二上部电极的第二层叠结构，
所述顺电体电容器的所述第一下部电极与所述第一上部电极的第一对置面积比所述铁电体电容器的所述第二下部电极与所述第二上部电极的第二对置面积大。
18.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置进一步具备与所述第一存储器及所述第二存储器双方分别进行通信的运算部，
所述运算部与所述第一存储器的第一距离比所述运算部与所述第二存储器的第二距离短。
19.根据权利要求18所述的半导体存储装置，其中，
所述半导体存储装置进一步具备配置在所述运算部与所述第一存储器之间的SRAM(Static Random Access Memory：静态随机存取存储器)。
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