JPS62298156A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62298156A JPS62298156A JP61141916A JP14191686A JPS62298156A JP S62298156 A JPS62298156 A JP S62298156A JP 61141916 A JP61141916 A JP 61141916A JP 14191686 A JP14191686 A JP 14191686A JP S62298156 A JPS62298156 A JP S62298156A
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- Japan
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- polycrystalline silicon
- conductivity type
- single crystal
- channel forming
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は絶縁ゲート型電界効果トランジスタ（以下ＭＯ
３トランジスタ）を用いたＭＯＳメモリに係り、特に１
トランジスタ型ＭＯＳダイナミックメモリに関する。
３トランジスタ）を用いたＭＯＳメモリに係り、特に１
トランジスタ型ＭＯＳダイナミックメモリに関する。
従来の技術
ＭＯＳダイナミックメモリは年々大容量化が進むと共に
微細化が要求されてきておシ、それにつれ記憶容量が占
有できる面積を極めて小さくなってきている。一方、記
憶容量が小さくなると、蓄積される信号電荷量は電圧が
一定であれば比例して小さくなり、Ｓ／Ｎ比減少して、
メモリ動作上大きな問題となる。また、パッケージ等に
含まれる重金属から放射されるα線によって起こるソフ
トエラーの発生を防ぐには２ｏｏｆｃ以上の蓄積電荷量
が必要であることが確認されており、むやみに記憶容量
を小さくできない。一方、容量を構成する酸化膜は信頼
性上１０１ｍ程度は必要であ′シ、極端に薄くして容量
を大きくすることは不可能である。この問題を解決する
ため近年、シリコン基板中に溝を形成して、記憶用キャ
パシタをその溝の側壁と底部に形成して容量を゛大きく
し、さらにその記憶用キャパシタ上にＳ Ｏ工（５ｉｌ
ｉｃｏｎｏｎ Ｉｎ’５ｕｌａｔｏｓ）技術で形成した
島状のスイッチングトランジスタを形成しメモリセルと
する方法が提案されている。
微細化が要求されてきておシ、それにつれ記憶容量が占
有できる面積を極めて小さくなってきている。一方、記
憶容量が小さくなると、蓄積される信号電荷量は電圧が
一定であれば比例して小さくなり、Ｓ／Ｎ比減少して、
メモリ動作上大きな問題となる。また、パッケージ等に
含まれる重金属から放射されるα線によって起こるソフ
トエラーの発生を防ぐには２ｏｏｆｃ以上の蓄積電荷量
が必要であることが確認されており、むやみに記憶容量
を小さくできない。一方、容量を構成する酸化膜は信頼
性上１０１ｍ程度は必要であ′シ、極端に薄くして容量
を大きくすることは不可能である。この問題を解決する
ため近年、シリコン基板中に溝を形成して、記憶用キャ
パシタをその溝の側壁と底部に形成して容量を゛大きく
し、さらにその記憶用キャパシタ上にＳ Ｏ工（５ｉｌ
ｉｃｏｎｏｎ Ｉｎ’５ｕｌａｔｏｓ）技術で形成した
島状のスイッチングトランジスタを形成しメモリセルと
する方法が提案されている。
第２図はその一例（特開昭６１−４２７１号）で図中１
０１は半導体基板、１０２はキャパシタを形成する溝部
の側壁と底面に設けた薄い酸化膜、１０３は溝部に充填
した多結晶シリコンで容重蓄積電極となる。１０５，１
０６，１０７は酸化膜１１２上に堆積した多結晶シリコ
ンをレーザーアニール法等により単結晶化した単結晶層
で、１０５はチャンネル部、１０６はソース、１ｏ７は
ドレインである。チャンネル部１０５をｐ形に形成する
場合は、１０６，１０７はｎ形となる。１０９は多結晶
シリコンで形成したゲート電極、１１゜は酸化膜、１１
１はアルミ配線で、メモリーのビット線を形成している
。この構造は記憶用キャパシタの上部にスイッチングト
ランジスタを形成するだめに、メモリーセルの占有面積
が少なく、大容量メモリーの構成に極めて有効なメモリ
ーセル構造である。
０１は半導体基板、１０２はキャパシタを形成する溝部
の側壁と底面に設けた薄い酸化膜、１０３は溝部に充填
した多結晶シリコンで容重蓄積電極となる。１０５，１
０６，１０７は酸化膜１１２上に堆積した多結晶シリコ
ンをレーザーアニール法等により単結晶化した単結晶層
で、１０５はチャンネル部、１０６はソース、１ｏ７は
ドレインである。チャンネル部１０５をｐ形に形成する
場合は、１０６，１０７はｎ形となる。１０９は多結晶
シリコンで形成したゲート電極、１１゜は酸化膜、１１
１はアルミ配線で、メモリーのビット線を形成している
。この構造は記憶用キャパシタの上部にスイッチングト
ランジスタを形成するだめに、メモリーセルの占有面積
が少なく、大容量メモリーの構成に極めて有効なメモリ
ーセル構造である。
発明が解決しようとする問題点
しかしながらこの構造には大きな問題点がある。
酸化＠１１２上に多結晶シリコンを堆積して、それを単
結晶化する際に蓄積電極となる多結晶シリコン１０３と
のみ酸化膜の開孔部を介してつながっているだめに、単
結晶の種がなく全体の単結晶化がレーザーアニール等に
よって起りに＜＜、いわゆるＳＯＩ構造が容易にできな
いという欠点を有している。
結晶化する際に蓄積電極となる多結晶シリコン１０３と
のみ酸化膜の開孔部を介してつながっているだめに、単
結晶の種がなく全体の単結晶化がレーザーアニール等に
よって起りに＜＜、いわゆるＳＯＩ構造が容易にできな
いという欠点を有している。
また第２の問題点としては、チャンネル部５が通常のＭ
ＯＳ）ランジスタと異なって、電位を固定することがで
きないために、キンク効果と呼ばれるスイッチングトラ
ンジスタの特性上に問題点を生じることにある。
ＯＳ）ランジスタと異なって、電位を固定することがで
きないために、キンク効果と呼ばれるスイッチングトラ
ンジスタの特性上に問題点を生じることにある。
本発明は以上の問題点に鑑み、スイッチングトランジス
タの単結晶化を行いやすく、かつ、スイッチングトラン
ジスタの基板電位を固定できる構造をとり、しかも記憶
キャパシタの上部にスイッチングトランジスタを形成し
て、極力メモリーセルの占有面積を小さくして、大容量
メモリーを実現しようとするものである。
タの単結晶化を行いやすく、かつ、スイッチングトラン
ジスタの基板電位を固定できる構造をとり、しかも記憶
キャパシタの上部にスイッチングトランジスタを形成し
て、極力メモリーセルの占有面積を小さくして、大容量
メモリーを実現しようとするものである。
問題点を解決するための手段
本発明は、溝部に形成した記憶用キャパシタの上部およ
び単結晶基板の上部にわたって多結晶シリコンをレーザ
ーアニール等によって単結晶化した領域を設け、その領
域に垂直方向にスイッチングトランジスタを形成し、チ
ャンネル形成領域を基板に接するように設け、ソース領
域は記憶用キャパシタの蓄積電極である溝部に埋め込ん
だ多結晶シリコンと接するように設け、ドレインはチャ
ンネル形成領域の上部に設けるようにしたものである。
び単結晶基板の上部にわたって多結晶シリコンをレーザ
ーアニール等によって単結晶化した領域を設け、その領
域に垂直方向にスイッチングトランジスタを形成し、チ
ャンネル形成領域を基板に接するように設け、ソース領
域は記憶用キャパシタの蓄積電極である溝部に埋め込ん
だ多結晶シリコンと接するように設け、ドレインはチャ
ンネル形成領域の上部に設けるようにしたものである。
作用
したがって本発明によれば、溝部に充填した多結晶シリ
コン上に単結晶層を形成するにあたシ、単結晶化が容易
となり、キンク効果を防ぎ、安定動作が可能となシ、小
さな面積でメモリーセルを構成することが可能となる。
コン上に単結晶層を形成するにあたシ、単結晶化が容易
となり、キンク効果を防ぎ、安定動作が可能となシ、小
さな面積でメモリーセルを構成することが可能となる。
実施例
第１図に本発明の実施例を示し、第１図に基づいて説明
する。
する。
１はｐ形シリコン基板、２は溝部の側壁または底に形成
した酸化膜で、キャパシタを形成する。
した酸化膜で、キャパシタを形成する。
３は溝部の途中まで充填したｎ形多結晶シリコンで、蓄
積電極となっている。４はｎ形ソース領域、６はｎ形ド
レイン領域、６はｐ形のチャンネル形成領域である。４
，５．５は多結晶シリコンを堆積した後、レーザーアニ
ール法等にょう単結晶化されて形成される。この時、チ
ャンネル形成領域６の一部が単結晶基板１と接している
ために、基板が単結晶の種となシ、単結晶化が容易に行
われることになる。また同時にチャンネル形成領域６の
電位を安定することができ、トランジスタの安定動作を
保証できる。７はチャンネル領域６の側壁に設けたゲー
ト酸化膜、８は絶縁のための酸化膜で、これ（（よって
スイッチングトランジスタを垂直方向に形成している。
積電極となっている。４はｎ形ソース領域、６はｎ形ド
レイン領域、６はｐ形のチャンネル形成領域である。４
，５．５は多結晶シリコンを堆積した後、レーザーアニ
ール法等にょう単結晶化されて形成される。この時、チ
ャンネル形成領域６の一部が単結晶基板１と接している
ために、基板が単結晶の種となシ、単結晶化が容易に行
われることになる。また同時にチャンネル形成領域６の
電位を安定することができ、トランジスタの安定動作を
保証できる。７はチャンネル領域６の側壁に設けたゲー
ト酸化膜、８は絶縁のための酸化膜で、これ（（よって
スイッチングトランジスタを垂直方向に形成している。
したがって、トランジスタの占有面積を極めて小さなも
のにすることを可能にしている。９はスイッチングトラ
ンジスタのゲート電極であると共にメモリーとしてのワ
ード線を形成する多結晶シリコン層または高融点金属で
ある。１ｏは絶縁膜を形成する酸化膜、１１はメモリー
のピット線となるアルミ配線である。
のにすることを可能にしている。９はスイッチングトラ
ンジスタのゲート電極であると共にメモリーとしてのワ
ード線を形成する多結晶シリコン層または高融点金属で
ある。１ｏは絶縁膜を形成する酸化膜、１１はメモリー
のピット線となるアルミ配線である。
発明の効果
本発明によれば、溝部に形成した記憶用キャパシタの上
部に形成するスイッチングトランジスタの単結晶化を行
う際、チャンネル形成部の一部と単結晶基板とが接して
いるために単結晶化が多いやすいという利点と共に、チ
ャンネルの基板電位を安定に固定することが可能であシ
、トランジスタの安定動作を保証できるという利点があ
る。また、スイッチングトランジスタのチャンネルを垂
直方向に形成し、ドレイン、ゲート、ソースを上下方向
に配置できるために、トランジスタの占有面積を極めて
小さくすることができる。したがって本発明によれば大
容量メモリーの実現を容易にするものである。
部に形成するスイッチングトランジスタの単結晶化を行
う際、チャンネル形成部の一部と単結晶基板とが接して
いるために単結晶化が多いやすいという利点と共に、チ
ャンネルの基板電位を安定に固定することが可能であシ
、トランジスタの安定動作を保証できるという利点があ
る。また、スイッチングトランジスタのチャンネルを垂
直方向に形成し、ドレイン、ゲート、ソースを上下方向
に配置できるために、トランジスタの占有面積を極めて
小さくすることができる。したがって本発明によれば大
容量メモリーの実現を容易にするものである。
第１図は本発明の一実施例のメモリーセルを示す断面図
、第２図は従来例のメモリーセルを示す断面図である。 １・・・・・・半導体基板、２・・・・・キャパシタ酸
化膜、３・・・・・・多結晶シリコンの蓄積電極、４・
・・・ソース、５・・・・・・ドレイン、６・・・・・
・チャンネ°ル。
、第２図は従来例のメモリーセルを示す断面図である。 １・・・・・・半導体基板、２・・・・・キャパシタ酸
化膜、３・・・・・・多結晶シリコンの蓄積電極、４・
・・・ソース、５・・・・・・ドレイン、６・・・・・
・チャンネ°ル。
Claims (2)
- （１）第１導電形の半導体基板表面に設け、大部分に第
２導電形の多結晶シリコンを充填した溝部の側壁を含む
面を蓄積容量とし、前記多結晶シリコン領域の上部の一
部に多結晶シリコン領域に接して第２導電形のソース領
域を設け、前記多結晶シリコン領域の上部の前記ソース
領域以外の部分を第１導電形のチャネル形成領域とし、
前記チャネル形成領域の上部に第２導電形のドレイン領
域を形成し、前記ドレインとソースとの間に垂直方向の
スイッチングトランジスタを構成することを特徴とする
半導体記憶装置。 - （２）特許請求の範囲第１項に記載の第１導電形のチャ
ンネル形成領域と、前記半導体基板とを溝部の外側で接
続することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141916A JPS62298156A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141916A JPS62298156A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298156A true JPS62298156A (ja) | 1987-12-25 |
Family
ID=15303145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61141916A Pending JPS62298156A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264256A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH08213570A (ja) * | 1995-12-18 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
| WO1997044826A1 (de) * | 1996-05-22 | 1997-11-27 | Siemens Aktiengesellschaft | Dram-zellenanordnung und verfahren zu deren herstellung |
-
1986
- 1986-06-18 JP JP61141916A patent/JPS62298156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264256A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH08213570A (ja) * | 1995-12-18 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
| WO1997044826A1 (de) * | 1996-05-22 | 1997-11-27 | Siemens Aktiengesellschaft | Dram-zellenanordnung und verfahren zu deren herstellung |
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