JPS63227048A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63227048A JPS63227048A JP62061512A JP6151287A JPS63227048A JP S63227048 A JPS63227048 A JP S63227048A JP 62061512 A JP62061512 A JP 62061512A JP 6151287 A JP6151287 A JP 6151287A JP S63227048 A JPS63227048 A JP S63227048A
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- JP
- Japan
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- memory
- groove
- region
- insulating film
- drain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ５）ランジスタ）を用いたＭＯＳ
メモリに係り、より具体的には１トランジスタ型ＭＯＳ
ダイナミックメモリに関する。
ランジスタ（以下ＭＯ５）ランジスタ）を用いたＭＯＳ
メモリに係り、より具体的には１トランジスタ型ＭＯＳ
ダイナミックメモリに関する。
従来の技術
ＭＯＳダイナミウクメモリは年々大容量化が進むと共に
微細化が要求されてきておシ、それにつれて記憶容量が
占有できる面積も極めて小さくなってきている。一方記
憶容量が占有できる面積も極めて小さくなってきている
。一方、記憶容量が小さくなると、蓄積される信号電荷
量は電圧が一定であれば、比例して小さくなり、Ｓ／Ｎ
比が減少して、メモリ動作上大きな問題となる。また、
パッケージ等に含まれる重金属から放射されるα線によ
って起こるソフトエラーの発生を防ぐには２０ｏｆＣ以
上の蓄積電荷量が必要であることが確認されておシ、む
やみに記憶容量を小さくできない。一方、容量を構成す
る酸化膜は信頼性上１０ｎｌ１１程度は必要であシ、極
端に薄くして、容量を大きくすることは不可能である。
微細化が要求されてきておシ、それにつれて記憶容量が
占有できる面積も極めて小さくなってきている。一方記
憶容量が占有できる面積も極めて小さくなってきている
。一方、記憶容量が小さくなると、蓄積される信号電荷
量は電圧が一定であれば、比例して小さくなり、Ｓ／Ｎ
比が減少して、メモリ動作上大きな問題となる。また、
パッケージ等に含まれる重金属から放射されるα線によ
って起こるソフトエラーの発生を防ぐには２０ｏｆＣ以
上の蓄積電荷量が必要であることが確認されておシ、む
やみに記憶容量を小さくできない。一方、容量を構成す
る酸化膜は信頼性上１０ｎｌ１１程度は必要であシ、極
端に薄くして、容量を大きくすることは不可能である。
この問題を解決するため近年、シリコン基板中に溝を形
成して、記憶用キャパシタをその溝の側壁と底部に形成
して容量を大きくとり、その容量に隣接して、スイッチ
ングトランジスタを形成しメモリセルとする方法が提案
されている。
成して、記憶用キャパシタをその溝の側壁と底部に形成
して容量を大きくとり、その容量に隣接して、スイッチ
ングトランジスタを形成しメモリセルとする方法が提案
されている。
第３図はその一例で図中１はＰ形半導体基板、２は容量
を形成する溝部の側壁と底面に設けた薄い酸化膜、３は
容量の蓄積電極を形成するｎ形波散層、４は溝部に充填
した多結晶シリコンでメモリーのプレート電極１４に接
続されている。７はスイッチングトランジスタのドレイ
ン、９はソース、１ｏは多結晶シリコンで形成したゲー
ト、１１．１３は酸化膜、１２はアルミ配線でメモリー
のビット線を形成している。ソース９と蓄積電極２とは
接続されていて、スイッチングトランジスタを介して、
ビット線から蓄積容量への信号の書き込みまたはビット
線への蓄積容量からの信号読み出しを行えるようになっ
ている。
を形成する溝部の側壁と底面に設けた薄い酸化膜、３は
容量の蓄積電極を形成するｎ形波散層、４は溝部に充填
した多結晶シリコンでメモリーのプレート電極１４に接
続されている。７はスイッチングトランジスタのドレイ
ン、９はソース、１ｏは多結晶シリコンで形成したゲー
ト、１１．１３は酸化膜、１２はアルミ配線でメモリー
のビット線を形成している。ソース９と蓄積電極２とは
接続されていて、スイッチングトランジスタを介して、
ビット線から蓄積容量への信号の書き込みまたはビット
線への蓄積容量からの信号読み出しを行えるようになっ
ている。
発明が解決しようとする問題点
しかしながらこの構造では１〜４メガビツトのメモリー
は実現できても１６メガビ・ソト以上の次世代大容量メ
モリーの実現をめざすには、面積が大きくなり困難であ
る。つまり、容量を大きくするために溝部を形成して三
次元的に容量を形成してはいるものの、容量とスイッチ
ングトランジスタとの分離領域１２、ビット線コンタク
ト領域等の面積で占められる部分が大きく効率的でない
。
は実現できても１６メガビ・ソト以上の次世代大容量メ
モリーの実現をめざすには、面積が大きくなり困難であ
る。つまり、容量を大きくするために溝部を形成して三
次元的に容量を形成してはいるものの、容量とスイッチ
ングトランジスタとの分離領域１２、ビット線コンタク
ト領域等の面積で占められる部分が大きく効率的でない
。
本発明は以上の問題点に鑑み、スイッチングトランジス
タのドレイン領域とビット線とのコンタクトを溝部の上
部でとることができるようにし、極力メモリーセルの占
有面積を、容易な製造方法で形成できるようにし、大容
量メモリーラ実現しようとするものである。
タのドレイン領域とビット線とのコンタクトを溝部の上
部でとることができるようにし、極力メモリーセルの占
有面積を、容易な製造方法で形成できるようにし、大容
量メモリーラ実現しようとするものである。
問題点を解決するための手段
本発明は、側壁に記憶容量を形成した溝部の上部から溝
部の周辺の基板上の一部に絶縁膜を設け、基板上に設け
た単結晶ドレイン領域と、その単結晶ドレイン領域に連
続して絶縁膜上に形成した多結晶ドレインを設けて、こ
の多結晶ドレイン領域にビット線の金属配線を接続して
メモリーを形成しようとするものである。
部の周辺の基板上の一部に絶縁膜を設け、基板上に設け
た単結晶ドレイン領域と、その単結晶ドレイン領域に連
続して絶縁膜上に形成した多結晶ドレインを設けて、こ
の多結晶ドレイン領域にビット線の金属配線を接続して
メモリーを形成しようとするものである。
作用
本発明によれば、自己整合的に溝部の上部にドレインコ
ンタクトをとることができ、小さな面積でメモリーセル
を構成することができる。
ンタクトをとることができ、小さな面積でメモリーセル
を構成することができる。
実施例
第１図に本発明の実施例を示し、第１図に基づいて説明
をする。
をする。
１はＰ形シリコン基板、２＃ｉ溝部の側壁および底に形
成した酸化膜で、側壁の酸化膜は、キャパシタを形成す
る。３は溝部の外側に設けた蓄積電極となるｎ形波散層
、４は溝部に充填した多結晶シリコンで、プレート電極
となっている。６は前記溝部の上部と、周辺の単結晶Ｐ
形シリコン基板の一部を覆うように設けた酸化膜または
窒化膜または酸化膜と窒化膜の多層膜等の絶縁膜である
。
成した酸化膜で、側壁の酸化膜は、キャパシタを形成す
る。３は溝部の外側に設けた蓄積電極となるｎ形波散層
、４は溝部に充填した多結晶シリコンで、プレート電極
となっている。６は前記溝部の上部と、周辺の単結晶Ｐ
形シリコン基板の一部を覆うように設けた酸化膜または
窒化膜または酸化膜と窒化膜の多層膜等の絶縁膜である
。
６は絶縁膜５の上とその側面に形成したｎ形多結晶シリ
コンで、７の単結晶ｎ形シリコンのドレイン領域と連続
的に形成されている。８はＰ形基板１の上に形成された
Ｐ形チャンネル領域、９はｎ形ソース領域で、ｎ形蓄積
電極３と接続されている。１０は多結晶シリコンで形成
したゲート、１１Ｆｉ酸化絶縁膜、１２はビット線とな
るアルミ配線である。１６は隣接する容量同士を分離す
るためのＰ形高濃度拡散領域である。６，７，８゜９は
溝部および５の絶縁膜を形成した後、分子線エピタキシ
ー法による低温エピタキシーで、シリコンを成長させ、
酸化膜や窒化膜上には多結晶シリコンが、単結晶上には
単結晶シリコンが成長することを利用し、形成するもの
で、自己整合的に多結晶領域と単結晶領域をする。した
がって図に示すように溝部の上にビット線のコンタクト
をとるだめの多結晶シリコン領域を形成できるために、
メモリーセルの小面積化が可能となる。
コンで、７の単結晶ｎ形シリコンのドレイン領域と連続
的に形成されている。８はＰ形基板１の上に形成された
Ｐ形チャンネル領域、９はｎ形ソース領域で、ｎ形蓄積
電極３と接続されている。１０は多結晶シリコンで形成
したゲート、１１Ｆｉ酸化絶縁膜、１２はビット線とな
るアルミ配線である。１６は隣接する容量同士を分離す
るためのＰ形高濃度拡散領域である。６，７，８゜９は
溝部および５の絶縁膜を形成した後、分子線エピタキシ
ー法による低温エピタキシーで、シリコンを成長させ、
酸化膜や窒化膜上には多結晶シリコンが、単結晶上には
単結晶シリコンが成長することを利用し、形成するもの
で、自己整合的に多結晶領域と単結晶領域をする。した
がって図に示すように溝部の上にビット線のコンタクト
をとるだめの多結晶シリコン領域を形成できるために、
メモリーセルの小面積化が可能となる。
第３図は本発明の他の実施例を示す図で、各番号の示す
構成要素は第１図のそれらと同一のものである。第３図
における実施例が第１図の実施例と異なるのは隣接する
メモリーセル同士のビ・ｙ）線コンタクトを共通にして
より小面積化をはかったものである。
構成要素は第１図のそれらと同一のものである。第３図
における実施例が第１図の実施例と異なるのは隣接する
メモリーセル同士のビ・ｙ）線コンタクトを共通にして
より小面積化をはかったものである。
発明の効果
以上のように本発明によれば、側壁に記憶用キャパシタ
を形成した溝部の上部に絶縁膜を設け、その上部に単結
晶ドレイン領域と連続的に形成した多結晶ドレイン領域
を設けて、そこからビット線コンタクトをとるために無
駄なスペースをとることなく、極めて小面積でメモリー
セルを構成することができ、１６メガピントクラスの大
容量メモリーの実現を容易にするものである。
を形成した溝部の上部に絶縁膜を設け、その上部に単結
晶ドレイン領域と連続的に形成した多結晶ドレイン領域
を設けて、そこからビット線コンタクトをとるために無
駄なスペースをとることなく、極めて小面積でメモリー
セルを構成することができ、１６メガピントクラスの大
容量メモリーの実現を容易にするものである。
第１図、第２図は本発明の一実施例におけるＭＯＳメモ
リーのメモリーセル部を示す断面図、第３図は従来のＭ
ＯＳメモリーのメモリーセル部を示す断面図である。 １・・・・・・半導体基板、２・・・・・・キャパシタ
酸化膜、３・・・・・・ｎ膨拡散層蓄積電極、４・・・
・・・多結晶シリコンメモリーセルプレート、６・・・
・・・絶縁膜、６・・・・・・多結晶シリコンドレイン
、７・・・・・・単結晶シリコンドレイン、８・・・・
・・チャンネル、９・・・・・・ソース。
リーのメモリーセル部を示す断面図、第３図は従来のＭ
ＯＳメモリーのメモリーセル部を示す断面図である。 １・・・・・・半導体基板、２・・・・・・キャパシタ
酸化膜、３・・・・・・ｎ膨拡散層蓄積電極、４・・・
・・・多結晶シリコンメモリーセルプレート、６・・・
・・・絶縁膜、６・・・・・・多結晶シリコンドレイン
、７・・・・・・単結晶シリコンドレイン、８・・・・
・・チャンネル、９・・・・・・ソース。
Claims (1)
- 第１導電形の半導体基板表面に設けた溝の側壁を蓄積
容量とし、前記溝部の表面を絶縁膜で覆い、前記絶縁膜
上に前記半導体基板表面上に形成した単結晶半導体領域
から連続して成る多結晶半導体領域を設け、前記単結晶
半導体領域の一部をドレインとし、前記多結晶半導体領
域をビット線のコンタクト領域としてなる半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061512A JPS63227048A (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061512A JPS63227048A (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227048A true JPS63227048A (ja) | 1988-09-21 |
Family
ID=13173210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061512A Pending JPS63227048A (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
-
1987
- 1987-03-17 JP JP62061512A patent/JPS63227048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
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