JPS5927562A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5927562A JPS5927562A JP57137005A JP13700582A JPS5927562A JP S5927562 A JPS5927562 A JP S5927562A JP 57137005 A JP57137005 A JP 57137005A JP 13700582 A JP13700582 A JP 13700582A JP S5927562 A JPS5927562 A JP S5927562A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に半導体素子ベレット
の裏面に絶縁膜又は該絶縁膜上に金属膜を形成した半導
体装置及びその組立体に関する。
の裏面に絶縁膜又は該絶縁膜上に金属膜を形成した半導
体装置及びその組立体に関する。
従来プレーナ型半導体素子は容器にダイボンディングさ
れその後ワイヤボンディングされ組立てられている。ダ
イボンディングの方法としては第１１ＣＡｕ−８ｉ共晶
合金法が用いられている。接着層としてはＡｕ−８ｉ等
の合金が使用され、チップ裏面はＳ１面か又はＡｕ蒸着
面が用いられる。
れその後ワイヤボンディングされ組立てられている。ダ
イボンディングの方法としては第１１ＣＡｕ−８ｉ共晶
合金法が用いられている。接着層としてはＡｕ−８ｉ等
の合金が使用され、チップ裏面はＳ１面か又はＡｕ蒸着
面が用いられる。
また第２４目のはんだ接着法においては接着層ははんだ
箔で、従りてチップ裏面ははんだ付可能な導体面である
。第３の方法の導電性樹脂による接着法においてもチッ
プ裏面は接触抵抗の低いメタライズ面が用いられる。
箔で、従りてチップ裏面ははんだ付可能な導体面である
。第３の方法の導電性樹脂による接着法においてもチッ
プ裏面は接触抵抗の低いメタライズ面が用いられる。
すなわち従来はチップは比較的に大電力で、半導体基板
より電位をとる必要性があシ、また上記したような接続
法からしてもチップ裏面はシリコン自体又は導電性被覆
が形成されていた。
より電位をとる必要性があシ、また上記したような接続
法からしてもチップ裏面はシリコン自体又は導電性被覆
が形成されていた。
従って従来のチップは表面は多数の素子が形成され、そ
０表面は絶縁膜で被覆されているが裏面は接続や電位の
問題からシリコン自体か導体膜で被覆されているため熱
的や機械的歪を受は易く、かつ裏面は素子形成の役割は
果していなかった。
０表面は絶縁膜で被覆されているが裏面は接続や電位の
問題からシリコン自体か導体膜で被覆されているため熱
的や機械的歪を受は易く、かつ裏面は素子形成の役割は
果していなかった。
最近に至シ半導体装置の高密度化の要望が大きく、その
対策として低電力化がはかられ従来のように半導体基板
より電位をとる必要性も少なくなってきた。
対策として低電力化がはかられ従来のように半導体基板
より電位をとる必要性も少なくなってきた。
一方１ｅＫ、６４にダイナミック几ＡＭ、では低電圧化
が進められておフ、デカップリングのため精度の高い０
．１μＦ程度のコンデンサが必要とされているがベレッ
トに形成することが出来ず電源電圧（Ｖｃｃ）と基板電
圧（Ｖｓ ｓ ）の間にマルチレアセラミックコンデン
サが外付されている。従って小型化並びに製造プロセス
面からみても改善が要望されていた。
が進められておフ、デカップリングのため精度の高い０
．１μＦ程度のコンデンサが必要とされているがベレッ
トに形成することが出来ず電源電圧（Ｖｃｃ）と基板電
圧（Ｖｓ ｓ ）の間にマルチレアセラミックコンデン
サが外付されている。従って小型化並びに製造プロセス
面からみても改善が要望されていた。
本発明は□以上の問題点に対処してなされたものであり
その第１の目的は熱歪等に対し安定性の大きな半導体装
置を提供するにある。
その第１の目的は熱歪等に対し安定性の大きな半導体装
置を提供するにある。
また本発明の第２の目的は半導体素子チップの裏面に容
−１の大きなコンデンサを備えた半導体装置を提供する
にある。
−１の大きなコンデンサを備えた半導体装置を提供する
にある。
また本発明の第３の目的は上記半導体装置のチップの多
重構造の高密度半導体装置、を提供するにある。
重構造の高密度半導体装置、を提供するにある。
すなわち本川１の発明の要旨は、プレーナ方式で形成さ
れた半導体素子ベレットにて、該ベレットの座面は絶縁
膜で被覆され、その状態でケースに封止されていること
を特徴とする半導体装置にある。
れた半導体素子ベレットにて、該ベレットの座面は絶縁
膜で被覆され、その状態でケースに封止されていること
を特徴とする半導体装置にある。
また本川２の発明の要旨は、プレーナ方式で形成された
半導体素子のベレットにて、該ベレットの裏面が絶縁膜
で被覆され、該絶縁膜上に金属膜が刺着され、前記半導
体ベレットの裏面にコンデンサが形成されていること′
＠：Ｉｒ＋徴とする半導体装ＩＪある。
半導体素子のベレットにて、該ベレットの裏面が絶縁膜
で被覆され、該絶縁膜上に金属膜が刺着され、前記半導
体ベレットの裏面にコンデンサが形成されていること′
＠：Ｉｒ＋徴とする半導体装ＩＪある。
また本川３の発明の要旨は、プレーナ方式でＪｊ成さｉ
た半導体素子ベレットの裏面に絶縁膜が被膜され、該素
子が複数個重ねられて同一ケース内に搭載されているこ
とを特徴とする半導体装置にある。
た半導体素子ベレットの裏面に絶縁膜が被膜され、該素
子が複数個重ねられて同一ケース内に搭載されているこ
とを特徴とする半導体装置にある。
また本川４の発明の要旨は、プレーナ方式で形成された
半導体素子ベレットの裏面が絶縁膜で被覆され、該絶縁
膜上に金属膜が付着され、前記半帰体ペレットの裏面に
コンデンサが形成された半導体素子が複数個重ねて同一
ケース内に搭載されていることｔ−特徴とする半導体装
置にある。
半導体素子ベレットの裏面が絶縁膜で被覆され、該絶縁
膜上に金属膜が付着され、前記半帰体ペレットの裏面に
コンデンサが形成された半導体素子が複数個重ねて同一
ケース内に搭載されていることｔ−特徴とする半導体装
置にある。
以下本発明の実施例につき図面を参照して詳細に説明す
る。 □ 第１１ｇ（Ａ）〜（０は本川１および第２の発明の一実
施例による半導体装置の製造工程断面図である。
る。 □ 第１１ｇ（Ａ）〜（０は本川１および第２の発明の一実
施例による半導体装置の製造工程断面図である。
本川１および第２の発明の一実施例による半導体装置は
次の工程にょカ製造することができる。
次の工程にょカ製造することができる。
（１）先ず１０Ω・ｃ＋ｎＰ型のシリコン半導体基板１
０１金準備する（第１図（Ａ））。
０１金準備する（第１図（Ａ））。
（２）前記シリコン基板１０１上ＦＣ８ｉｌ−１４及び
ＮＨａ ・によるＣＶＤ法によシリコン酸化膜（Ｓｉ３
Ｎ、１）１０２を形成し１次いで選択的にエツチングし
たのち、イオン注入でボ四ン＠ １０１３７０ｍ ２は
どドープする（第１図（ＩＪ） ）。
ＮＨａ ・によるＣＶＤ法によシリコン酸化膜（Ｓｉ３
Ｎ、１）１０２を形成し１次いで選択的にエツチングし
たのち、イオン注入でボ四ン＠ １０１３７０ｍ ２は
どドープする（第１図（ＩＪ） ）。
（３）次いで１０００υＩ（２０雰囲気中で酸化してフ
ィールド酸化膜１０３と、その下のチャネルストッパー
１０４１−形成する。そのときシリコン基板１０１の裏
面にも、シリコン酸化膜１０５が形成される。次いで耐
酸化マスクのシリコン窒化膜１０２を除去する（第１図
Ｌ’） ）。
ィールド酸化膜１０３と、その下のチャネルストッパー
１０４１−形成する。そのときシリコン基板１０１の裏
面にも、シリコン酸化膜１０５が形成される。次いで耐
酸化マスクのシリコン窒化膜１０２を除去する（第１図
Ｌ’） ）。
（４）次いでシリコン窺化膜１０２’ｅ除去したシリコ
ン露出面にゲート酸化膜１０６、次いでソース１０フ、
ドレインｌ０ＥＩ形成し、各領域に金属配線１０９ｔ−
施す。これらの半導体素子の形成工程において基板の裏
面に形成されたシリコン酸化膜には不純物が入ったり、
膜厚が変化したりする。そのため本発明に必要な厚さの
酸化膜を得るため、もう一度裏面の酸化膜を除去し、気
相成長で所望の厚さに酸化膜１１０を形成する。形成に
あたっては、例えば、 ＳｉＨ４＋０２→５１０２＋２Ｈ２ の反応で低温で行う（第１図（匂）。
ン露出面にゲート酸化膜１０６、次いでソース１０フ、
ドレインｌ０ＥＩ形成し、各領域に金属配線１０９ｔ−
施す。これらの半導体素子の形成工程において基板の裏
面に形成されたシリコン酸化膜には不純物が入ったり、
膜厚が変化したりする。そのため本発明に必要な厚さの
酸化膜を得るため、もう一度裏面の酸化膜を除去し、気
相成長で所望の厚さに酸化膜１１０を形成する。形成に
あたっては、例えば、 ＳｉＨ４＋０２→５１０２＋２Ｈ２ の反応で低温で行う（第１図（匂）。
以上の工程によ９本第１の発明の一実施例の半導体装置
のペレットの裏面を絶縁膜で被覆した半導体素子が得ら
れる。
のペレットの裏面を絶縁膜で被覆した半導体素子が得ら
れる。
本生導体素子は裏面にも絶縁膜が形成されているので、
表面絶縁膜とのバランスがよくなフ熱的機械的歪に耐す
る耐性が大となり、絶縁性もよくなる、また裏面に絶縁
膜が形成されているのでそのまｉ重ねて実装できる特徴
がある。
表面絶縁膜とのバランスがよくなフ熱的機械的歪に耐す
る耐性が大となり、絶縁性もよくなる、また裏面に絶縁
膜が形成されているのでそのまｉ重ねて実装できる特徴
がある。
（５）次いで全裏面に金Ｆｉを旬着して電極を形成する
。電極はＴＡＢ方式組立の際はシリコン酸化膜上にチタ
ン１１１及び白金層１１２を形成する（＠１図（匂））
。その上に厚い金層１１３を形成する。なお１１４はバ
ンプ、１１５，１１６は外部リードである（第１図（Ｌ
ｉ″） ）。この際電極の位置合せ、パターン化は例え
ば特公昭５４−３７４７４号に示されているように予め
半導体薄片の一方の面を選択腐蝕しておき、他方の面よ
り透過赤外光の光量差を見ながら表裏の位置合せを行っ
ておく方法全活用すれば、表裏の関係位置の合致したパ
ターン化金実施することができる。なおコンデンサ形成
にあたっては、その特性向上のため酸化膜形成前にＰ型
不純物を拡赦し基板に高濃度不純物領域を形成しておく
と効果的である。
。電極はＴＡＢ方式組立の際はシリコン酸化膜上にチタ
ン１１１及び白金層１１２を形成する（＠１図（匂））
。その上に厚い金層１１３を形成する。なお１１４はバ
ンプ、１１５，１１６は外部リードである（第１図（Ｌ
ｉ″） ）。この際電極の位置合せ、パターン化は例え
ば特公昭５４−３７４７４号に示されているように予め
半導体薄片の一方の面を選択腐蝕しておき、他方の面よ
り透過赤外光の光量差を見ながら表裏の位置合せを行っ
ておく方法全活用すれば、表裏の関係位置の合致したパ
ターン化金実施することができる。なおコンデンサ形成
にあたっては、その特性向上のため酸化膜形成前にＰ型
不純物を拡赦し基板に高濃度不純物領域を形成しておく
と効果的である。
以上の工程により木筆２の発明の一実施例の半導体装置
のペレットの裏面が絶縁膜で被覆され、該絶縁膜上に金
編膜が付着されて、ペレット裏面にコンデンサが形成さ
れた半導体素子が得られる。
のペレットの裏面が絶縁膜で被覆され、該絶縁膜上に金
編膜が付着されて、ペレット裏面にコンデンサが形成さ
れた半導体素子が得られる。
従来用いられている１６Ｋ又は６４ ＫダイナミックＲ
ＡＭ８では使用電圧の低電圧化の進行に従いデカップリ
ングのために、精度の高いＯＪ／ζ程度のコンデンサが
必要とされ、第２図（Ａ）に示すように止むなく電源電
圧（ＶＣＣ）と基板電圧（Ｖｓｓ）の間に外部されてい
た。第２図（Ａ）は従来のダイナミックＲＡＭ、 の
構成説明図であり、２０１は半導体素子、２０２は外付
されたデカップリングコンデン゛す°である。ところが
前記しｌヒように木筆２の発明の半導体素子は素子の裏
面にデカ、プリングに必要な容、厳のコンデンサが形成
されているので従来のように外付の必要はない。・なお
５ｍｍｒ′ ペレットの裏面のコンデンサはシリコン酸
化膜が１００Ａのとき約０．０８μＦとなフダイナミッ
ク几ＡＭのデカ、プリングコンデンサの必要容量を概ね
満すことができる。第２図（Ｂ）は木筆２の発明の一実
施例のＲＡＭ。
ＡＭ８では使用電圧の低電圧化の進行に従いデカップリ
ングのために、精度の高いＯＪ／ζ程度のコンデンサが
必要とされ、第２図（Ａ）に示すように止むなく電源電
圧（ＶＣＣ）と基板電圧（Ｖｓｓ）の間に外部されてい
た。第２図（Ａ）は従来のダイナミックＲＡＭ、 の
構成説明図であり、２０１は半導体素子、２０２は外付
されたデカップリングコンデン゛す°である。ところが
前記しｌヒように木筆２の発明の半導体素子は素子の裏
面にデカ、プリングに必要な容、厳のコンデンサが形成
されているので従来のように外付の必要はない。・なお
５ｍｍｒ′ ペレットの裏面のコンデンサはシリコン酸
化膜が１００Ａのとき約０．０８μＦとなフダイナミッ
ク几ＡＭのデカ、プリングコンデンサの必要容量を概ね
満すことができる。第２図（Ｂ）は木筆２の発明の一実
施例のＲＡＭ。
の構成説明図である。図において２０３は木筆２の発明
の一実施例の半導体素子、２０４は半導体素子２０３に
内蔵されたデカップリング用のコンデンサである。コン
デンサ２０４は一体化されているため、信頼性の向上と
高密度化上効果がある。
の一実施例の半導体素子、２０４は半導体素子２０３に
内蔵されたデカップリング用のコンデンサである。コン
デンサ２０４は一体化されているため、信頼性の向上と
高密度化上効果がある。
第３図は木筆３の発明の一実施例による半導体装置の要
部断面図である。第３図において、３０１は半導体素子
取付基板、３０２，３０３は何れも木筆１の発明の一実
施例の半導体素子で裏面には絶縁膜３０２′及び３０３
′が形成されている。３０６，３０６’ 、３０７，３
０７’は素子から引き出されたリードである。２個の半
導体素子は先ず第１の３０２の素子が接着材３０４によ
、り基板３０１に固定され、次いで第２の素子３０３が
接着材３０５によ勺第１の素子に重ねて固定される。そ
の後画素子のリードの相互接続又は外部端子への接続を
行えば、プレーナ方式で形成された半導体素子ペレット
の裏面に絶縁膜が被覆され、該素子が複数個俄ねられて
同一ケース内に搭載された半導体装置が得うれる。この
組立方法において、予め２つの素子を重ねて接着し、そ
の後基板に接着させてもよい。従来メモリー装置で高密
度化のため容器に封入された半導体装置を縦に重ねて接
続して用いていた例もち９大型化と信頼性で問題であり
たが、本発明の素子は裏面に絶縁膜が形成され、熱的１
機械的、電気的安定性が得られ、かつそのｌま重ねられ
るので容易に小型で高信頼性の半導体装置が得られる。
部断面図である。第３図において、３０１は半導体素子
取付基板、３０２，３０３は何れも木筆１の発明の一実
施例の半導体素子で裏面には絶縁膜３０２′及び３０３
′が形成されている。３０６，３０６’ 、３０７，３
０７’は素子から引き出されたリードである。２個の半
導体素子は先ず第１の３０２の素子が接着材３０４によ
、り基板３０１に固定され、次いで第２の素子３０３が
接着材３０５によ勺第１の素子に重ねて固定される。そ
の後画素子のリードの相互接続又は外部端子への接続を
行えば、プレーナ方式で形成された半導体素子ペレット
の裏面に絶縁膜が被覆され、該素子が複数個俄ねられて
同一ケース内に搭載された半導体装置が得うれる。この
組立方法において、予め２つの素子を重ねて接着し、そ
の後基板に接着させてもよい。従来メモリー装置で高密
度化のため容器に封入された半導体装置を縦に重ねて接
続して用いていた例もち９大型化と信頼性で問題であり
たが、本発明の素子は裏面に絶縁膜が形成され、熱的１
機械的、電気的安定性が得られ、かつそのｌま重ねられ
るので容易に小型で高信頼性の半導体装置が得られる。
また図示してないが本箱２の発明の一実施例の半導体素
子の裏面にコンデンサが形成されている素子を第３図に
準じて重ね合せ一体化して同一ケースに搭載すればデカ
ップリングコンデンサを内蔵した高密度な半導体装置、
すなわち第４０発明の一実施例の半導体装置が得られる
。
子の裏面にコンデンサが形成されている素子を第３図に
準じて重ね合せ一体化して同一ケースに搭載すればデカ
ップリングコンデンサを内蔵した高密度な半導体装置、
すなわち第４０発明の一実施例の半導体装置が得られる
。
なおこの場合は素子間の絶縁を考慮する必要があること
は言うまでもない。
は言うまでもない。
以上説明したとおり本箱１の発明による半導体装置は素
子の裏面に絶縁膜が形成されているので上部絶縁膜と関
係から歪に対する安定性があシ機械的、電気的特性の安
定性が大である。
子の裏面に絶縁膜が形成されているので上部絶縁膜と関
係から歪に対する安定性があシ機械的、電気的特性の安
定性が大である。
また本箱２の発明による半導体装置は素子の裏面の絶縁
膜を介して金属電極を形成し、大容量のコンデンサが形
成され大容量コンデンサ内蔵の半導体装置が得られ、ダ
イナミ、り几ＡＭ。
膜を介して金属電極を形成し、大容量のコンデンサが形
成され大容量コンデンサ内蔵の半導体装置が得られ、ダ
イナミ、り几ＡＭ。
の小型化に効果が大である。
また本箱３の発明による半導体装置は素子の裏面に形成
した絶縁膜の熱的機械的安定性と電気絶縁性を活用し素
子を重ねて接着し一つのケースに搭載しであるので高密
度化と信頼度の高い半導体装置が得られる。
した絶縁膜の熱的機械的安定性と電気絶縁性を活用し素
子を重ねて接着し一つのケースに搭載しであるので高密
度化と信頼度の高い半導体装置が得られる。
また本箱４の発明による半導体装置はコンデンザ付の半
導体素子を重ねて接着し一つのケースに搭載したのでコ
ンデンサ全内蔵した高密度半導体装＃全容易に得ること
ができる。
導体素子を重ねて接着し一つのケースに搭載したのでコ
ンデンサ全内蔵した高密度半導体装＃全容易に得ること
ができる。
以上説明したとおりこれらの発明によればそれぞれ熱歪
、電気的安定性が大きな半導体装置、容量の大き橙コン
デンサを内蔵した半導体装置及びこれらの高密度実装の
組立体を容易に得ることができる。
、電気的安定性が大きな半導体装置、容量の大き橙コン
デンサを内蔵した半導体装置及びこれらの高密度実装の
組立体を容易に得ることができる。
第１図（〜〜（１つは本箱１および第２の発明の一実施
例による半導体装置の製造工程断面図、第２図（Ａ）は
従来のダイナミックＲＡＭ８構成説明図、第２図ＩＢ）
は本箱２の発明の一実施例のＲＡＭ、の構成説明、図、
第３図は本箱３の発明の一実施例による半導体装置の要
部断面図。 １０１・・・・・・半導体基板、１０２・・・・・・シ
リコン窒化膜、１０３・・・・・・フィールド酸化膜、
１０４・・・・・・チャンネルストッパー％ １０５
．１１０・・・・・・シリコン酸化膜、１０６・・・・
・・ゲート酸化膜、１０７・・・・・・ソース領域、１
０８・・・・・・ドレイン領域、１０９・・・・・・電
極（配線）、１１１・・・・・・チタン膜、１１２・・
・・・・白金膜、１１３・・・・・・金層、１１４・・
・・・・ノ（ンプ、１１５、ｆｌ’６・・・・・・外部
リード、２０１・・・・・・半導体素子、２０２・・・
・・・デカップリングコンデンサ（外付）、２０３・・
・・・・コンデンサを内蔵した半導体素子、２０４・・
・・・・コンデンサ（内蔵）、３０１・・・・：・素子
取付基板、３０２，３０３・・・・・・半導体素子（配
線法）、３０２’ 、３０３’・・・・・・絶縁膜、３
０４．３０５・・・・・・接着層、３０６，３０６’３
０７、 ３０７’ ・・・・・・リード。 第 １凶
例による半導体装置の製造工程断面図、第２図（Ａ）は
従来のダイナミックＲＡＭ８構成説明図、第２図ＩＢ）
は本箱２の発明の一実施例のＲＡＭ、の構成説明、図、
第３図は本箱３の発明の一実施例による半導体装置の要
部断面図。 １０１・・・・・・半導体基板、１０２・・・・・・シ
リコン窒化膜、１０３・・・・・・フィールド酸化膜、
１０４・・・・・・チャンネルストッパー％ １０５
．１１０・・・・・・シリコン酸化膜、１０６・・・・
・・ゲート酸化膜、１０７・・・・・・ソース領域、１
０８・・・・・・ドレイン領域、１０９・・・・・・電
極（配線）、１１１・・・・・・チタン膜、１１２・・
・・・・白金膜、１１３・・・・・・金層、１１４・・
・・・・ノ（ンプ、１１５、ｆｌ’６・・・・・・外部
リード、２０１・・・・・・半導体素子、２０２・・・
・・・デカップリングコンデンサ（外付）、２０３・・
・・・・コンデンサを内蔵した半導体素子、２０４・・
・・・・コンデンサ（内蔵）、３０１・・・・：・素子
取付基板、３０２，３０３・・・・・・半導体素子（配
線法）、３０２’ 、３０３’・・・・・・絶縁膜、３
０４．３０５・・・・・・接着層、３０６，３０６’３
０７、 ３０７’ ・・・・・・リード。 第 １凶
Claims (5)
- （１）プレーナ方式で形成された半導体素子ベレットの
裏面が絶縁膜で被覆され、該半導体素子ベレットがケー
スに封止されていることを特徴とする半導体装置。 - （２）プレーナ方式で形成された半導体素子ベレットの
裏面が絶縁膜で被覆され、該絶縁膜上に金属膜が付着さ
れ、裏面にコンデンサが形成されていること′ｔ−特徴
とする半導体装置。 - （３）半導体素子ベレットの裏面に形成されたコンデン
サがデカ、プリングコンデンザであることを特徴とする
特許請求の範囲第（２）項記載の半導体装置。 - （４）プレーナ方式で形成された半導体素子ベレ。 トの裏面に絶縁膜が被覆され、該半導体素子ベレットが
複数個重ねられて同一ケース内に封ＩＦされていること
を特徴とする半導体装置。 - （５）プレーナ方式で形成された半導体素子ベレットの
裏面が絶縁膜で被覆され、該絶縁膜上に金属膜が付着さ
れ、前記半導体素子ベレットの裏面にコンデンサが形成
された半導体素子を複数個重ねて同一ケース内に封止さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137005A JPS5927562A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137005A JPS5927562A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927562A true JPS5927562A (ja) | 1984-02-14 |
Family
ID=15188573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57137005A Pending JPS5927562A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-08-06 JP JP57137005A patent/JPS5927562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
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