JPS60780A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60780A JPS60780A JP10868383A JP10868383A JPS60780A JP S60780 A JPS60780 A JP S60780A JP 10868383 A JP10868383 A JP 10868383A JP 10868383 A JP10868383 A JP 10868383A JP S60780 A JPS60780 A JP S60780A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
寄生抵抗の小さな電界効果トランジスタの製造方法に関
する。
寄生抵抗の小さな電界効果トランジスタの製造方法に関
する。
近年、 ＧａＡｓ、ショットキゲート電界効果トランジ
スタは、高速ＩＣを指向してその集積化が進められてい
る。ここで最近試みられている製造プロセスは、特にノ
ーマリオフ型において重大なソース抵抗を低減させるだ
めの自己整合プロセスであｐ、第１図［ａ）〜（Ｃ）に
示すように、まず半絶縁性基板ｌｌ上の能動層１２上に
耐熱性のゲート電極１３例えばＷ合金を用いたゲートを
形成しくｍ１図（ａｔ）該ゲート電極１３をマスクにし
、ソースおよびドレイン領域にドナーイオンのイオン注
入を行い、さらにアニールを行ってｎ 領域１４．１５
を形成しく第１図（ｂ） ） 、次いでソース電極１６
およびドレイン電極１７を形成する（第１図（Ｃ））プ
ロセスである。かかるプロセスによればソース抵抗はか
なり小さくなる。しかしながら、ｎ＋領域１４および１
５とゲート電極は徽するのでゲート耐圧が低下する欠点
があると共にソースおよびドレイン電極は通常回合せで
形成され、ゲート端、つまり計領域端に近接させること
はできないため、素子め微細化に限度があるばかシでな
く、ゲートが微細化されるに従ってソース抵抗は無視で
きない大きさとなる。さらにこの場合、耐熱性ゲート金
属１例えばＴｉＷやＷシリサイドの抵抗率は比較的大き
いので、ゲート抵抗も大きく増大する。この点を改善し
たプロセスが特開昭５７−１５２１６８ 。
スタは、高速ＩＣを指向してその集積化が進められてい
る。ここで最近試みられている製造プロセスは、特にノ
ーマリオフ型において重大なソース抵抗を低減させるだ
めの自己整合プロセスであｐ、第１図［ａ）〜（Ｃ）に
示すように、まず半絶縁性基板ｌｌ上の能動層１２上に
耐熱性のゲート電極１３例えばＷ合金を用いたゲートを
形成しくｍ１図（ａｔ）該ゲート電極１３をマスクにし
、ソースおよびドレイン領域にドナーイオンのイオン注
入を行い、さらにアニールを行ってｎ 領域１４．１５
を形成しく第１図（ｂ） ） 、次いでソース電極１６
およびドレイン電極１７を形成する（第１図（Ｃ））プ
ロセスである。かかるプロセスによればソース抵抗はか
なり小さくなる。しかしながら、ｎ＋領域１４および１
５とゲート電極は徽するのでゲート耐圧が低下する欠点
があると共にソースおよびドレイン電極は通常回合せで
形成され、ゲート端、つまり計領域端に近接させること
はできないため、素子め微細化に限度があるばかシでな
く、ゲートが微細化されるに従ってソース抵抗は無視で
きない大きさとなる。さらにこの場合、耐熱性ゲート金
属１例えばＴｉＷやＷシリサイドの抵抗率は比較的大き
いので、ゲート抵抗も大きく増大する。この点を改善し
たプロセスが特開昭５７−１５２１６８ 。
特開昭５７−１５２１６６で公開されている。これらの
明細書に記載されている技術は、第２図（ａ） 、 （
ｂ）に示すように、耐熱性ゲート２１上にＡｕ層２２が
被着された電極をマスクにイオン注入を行い、アニール
を行ってｎ 領域１４．１５を形成しく第２図（ａ））
％Ａｕ層２２をマスクにしてソース１６およびドレイン
・電極１７を被着形成する（第２図（ｂ））プロセステ
ある。なお２３はＡｕ ）＠上Ｋｐｍされたオーム性電
極金属である。前記プロセスによれば確かにソース抵抗
およびゲート抵抗は極めて小さい値に低減できる。しか
しながら、前記プロセスでは、耐熱性金属上にＡｕが被
着された状態でアニールを行うためｓ Ａｕが拡散しＧ
ａＡｓと反応しないように耐熱性金属の厚さ、およびア
ニール条件を最適化する必貴がある、また前記プロセス
においてＴ型ゲートは下側の耐熱性金属のサイドエツチ
ングによって形成するため、実際のゲート長がプロセス
中に観測できないという不都合さもある。
明細書に記載されている技術は、第２図（ａ） 、 （
ｂ）に示すように、耐熱性ゲート２１上にＡｕ層２２が
被着された電極をマスクにイオン注入を行い、アニール
を行ってｎ 領域１４．１５を形成しく第２図（ａ））
％Ａｕ層２２をマスクにしてソース１６およびドレイン
・電極１７を被着形成する（第２図（ｂ））プロセステ
ある。なお２３はＡｕ ）＠上Ｋｐｍされたオーム性電
極金属である。前記プロセスによれば確かにソース抵抗
およびゲート抵抗は極めて小さい値に低減できる。しか
しながら、前記プロセスでは、耐熱性金属上にＡｕが被
着された状態でアニールを行うためｓ Ａｕが拡散しＧ
ａＡｓと反応しないように耐熱性金属の厚さ、およびア
ニール条件を最適化する必貴がある、また前記プロセス
においてＴ型ゲートは下側の耐熱性金属のサイドエツチ
ングによって形成するため、実際のゲート長がプロセス
中に観測できないという不都合さもある。
本発明は、プロセスによシ他の特性に悪影響を与えるこ
となく、ソース抵抗およびゲート抵抗の極めて小さい電
界効果トランジスタの製造方法を提供することにある。
となく、ソース抵抗およびゲート抵抗の極めて小さい電
界効果トランジスタの製造方法を提供することにある。
本発明の第１の発明の電界効果トランジスタの製造方法
は、牛導体結晶上にゲート電極を形成する工程と、該ゲ
ートＰｖＬ極を含む牛尋体結晶表面上に第１の絶縁膜を
形成する工程と、前記ゲート電極並びに該ゲート電極側
面に形成された第１の絶縁膜をマスクとしてイオン注入
したのち、熱処理を行い高濃度不純物を含むソースおよ
びドレイン領域のコンタクト領域を形成する工程と１表
ｍ１が平担になり易い材料を用いて第２の絶縁膜を形成
する工程と、エツチングにより選択的に第１および第２
の絶縁膜を除去しゲートｉｌＬ＆表面を露出せしめる工
程と、該露出されたゲート電極上面に金あるいは銀めっ
き磨を形成する工程と、課金又は銀めっき層をマスクと
してソースおよびドレイン領域に電極を形成する工程と
を含んで構成される。
は、牛導体結晶上にゲート電極を形成する工程と、該ゲ
ートＰｖＬ極を含む牛尋体結晶表面上に第１の絶縁膜を
形成する工程と、前記ゲート電極並びに該ゲート電極側
面に形成された第１の絶縁膜をマスクとしてイオン注入
したのち、熱処理を行い高濃度不純物を含むソースおよ
びドレイン領域のコンタクト領域を形成する工程と１表
ｍ１が平担になり易い材料を用いて第２の絶縁膜を形成
する工程と、エツチングにより選択的に第１および第２
の絶縁膜を除去しゲートｉｌＬ＆表面を露出せしめる工
程と、該露出されたゲート電極上面に金あるいは銀めっ
き磨を形成する工程と、課金又は銀めっき層をマスクと
してソースおよびドレイン領域に電極を形成する工程と
を含んで構成される。
本発明の第２の発明の電界効果トランジスタの製造方法
は、牛導体結晶上にシリコン酸化膜を被着させる工程と
、該シリコン酸化膜上にゲート電極を形成する工程と、
該ゲート１Ｍ電極をマスクとしてイオンを注入する工程
と、熱処理を行い高濃度不純物を含むソースおよびドレ
イン領域のコンタクト領域を形成する工程と、前記表面
に絶縁膜を形成する工程と、該絶縁膜を選択的にエツチ
ングしてゲート電極表面を露出せしめる工程と％該露出
されたゲート′電極上面に金又は銀めっき層を形成、す
る工程と、課金又は銀めっき層をマスクとしてソースお
よびドレイン領域に電極を形成する工程とを含んで構成
される。
は、牛導体結晶上にシリコン酸化膜を被着させる工程と
、該シリコン酸化膜上にゲート電極を形成する工程と、
該ゲート１Ｍ電極をマスクとしてイオンを注入する工程
と、熱処理を行い高濃度不純物を含むソースおよびドレ
イン領域のコンタクト領域を形成する工程と、前記表面
に絶縁膜を形成する工程と、該絶縁膜を選択的にエツチ
ングしてゲート電極表面を露出せしめる工程と％該露出
されたゲート′電極上面に金又は銀めっき層を形成、す
る工程と、課金又は銀めっき層をマスクとしてソースお
よびドレイン領域に電極を形成する工程とを含んで構成
される。
次に１本発明の実施例について１図面を参照して詳細に
説明する。
説明する。
第３図（ａ）〜（ｇｌは本発明の第１の発明の、−実施
例を説明するための工程順に示した断面図であり、Ｇａ
Ａｓショットキゲートグー効果トランジスタの製造方法
に関するものである。
例を説明するための工程順に示した断面図であり、Ｇａ
Ａｓショットキゲートグー効果トランジスタの製造方法
に関するものである。
第３図（ａ）に示すように、先ず半絶縁性ＧａＡｓ基板
ｌｌ上に、Ｓｉイオンを例えば加速電圧５０ＫｅＶ、ド
ースｊｔ ２Ｘ １０１２ｃｍ−３注入し、８００℃
１０分間アニールを行って、ｎ型能動層１２を形成する
。
ｌｌ上に、Ｓｉイオンを例えば加速電圧５０ＫｅＶ、ド
ースｊｔ ２Ｘ １０１２ｃｍ−３注入し、８００℃
１０分間アニールを行って、ｎ型能動層１２を形成する
。
次いで第３図（ｂｌに示すようにｎ形能動層上にＴｉＷ
ｌｆ４を形成し、その後ゲート長１μｍ、厚さ０５μｍ
のＴｉＷ耐熱性ゲート１３をドライエツチングによって
形成し、さらに絶縁膜３１、例えばプラズマＣＶＤ法に
よる０、１ｔ１ｍの厚さの第１の絶縁膜のＳｉ３Ｎ、膜
を被着する。
ｌｆ４を形成し、その後ゲート長１μｍ、厚さ０５μｍ
のＴｉＷ耐熱性ゲート１３をドライエツチングによって
形成し、さらに絶縁膜３１、例えばプラズマＣＶＤ法に
よる０、１ｔ１ｍの厚さの第１の絶縁膜のＳｉ３Ｎ、膜
を被着する。
次に第３図（ｃｌに示すようにこのＴｉＷゲートおよび
その側面の第１の絶縁膜のＳｉ３凡膜をマスクとしてＳ
ｉイオンを例えば加速電圧２００ＫｅＶ、ドース童１×
１０１４ｃｒｆＬ−３テモッテＳｉ、Ｎ膜ヲ通シテケー
トの両側に注入し、８５０℃１５分間アニールを竹って
ｎ”ｓｒンタクト領域１４．１５を形成する。
その側面の第１の絶縁膜のＳｉ３凡膜をマスクとしてＳ
ｉイオンを例えば加速電圧２００ＫｅＶ、ドース童１×
１０１４ｃｒｆＬ−３テモッテＳｉ、Ｎ膜ヲ通シテケー
トの両側に注入し、８５０℃１５分間アニールを竹って
ｎ”ｓｒンタクト領域１４．１５を形成する。
次に第３図（ｄ）に示すように表面が平坦になりやすい
第２の絶縁膜の樹脂層例えばホトレジスト層３２を形成
する。
第２の絶縁膜の樹脂層例えばホトレジスト層３２を形成
する。
次いで、第３図（ｅ）に示すようにＣＦ、ガスを用いた
反応性イオンエツチングによ！ｌ、上方より第２の絶縁
膜のレジスト層をエツチングし、次いでゲート電＆１３
上の第１の絶縁膜の８ｉ３Ｎ、膜３１をエツチング除去
する。ここでゲート電極上の第２の絶縁膜のレジス［４
は他と比べて薄いため、ゲート電極上の第１の絶縁膜の
８ｉ３Ｎ４膜ｆ選択的に除去できる。
反応性イオンエツチングによ！ｌ、上方より第２の絶縁
膜のレジスト層をエツチングし、次いでゲート電＆１３
上の第１の絶縁膜の８ｉ３Ｎ、膜３１をエツチング除去
する。ここでゲート電極上の第２の絶縁膜のレジス［４
は他と比べて薄いため、ゲート電極上の第１の絶縁膜の
８ｉ３Ｎ４膜ｆ選択的に除去できる。
次いで第３図（ｆ）に示すようにゲート電極１３上に０
．５μｍの厚さにＡｕめりき層３３を形成する。
．５μｍの厚さにＡｕめりき層３３を形成する。
この時横方向へも厚さと同程度めっき層が成長する結果
、Ｔ型′１１．極が形成される。
、Ｔ型′１１．極が形成される。
さらに第３図（ｇ）に示すようにＡｕめっき層３３をマ
スクにして１反応性イオンエツチングにより第１の絶縁
膜８ｉｓＮ、膜３１を除去し、上方よりオーミック金属
のＡｕＧｅＮ ｉ ２３を蒸着し、熱処理を行ってソー
ス電極１６およびドレイン電極１７を形成すれば電界効
果トランジスタが完成する。
スクにして１反応性イオンエツチングにより第１の絶縁
膜８ｉｓＮ、膜３１を除去し、上方よりオーミック金属
のＡｕＧｅＮ ｉ ２３を蒸着し、熱処理を行ってソー
ス電極１６およびドレイン電極１７を形成すれば電界効
果トランジスタが完成する。
以上より明らかなように１本発明の第１の発明による製
造方法では、リングラフィを用いた微細加工はゲート’
ｍ＆形成の１回行うだけで、しかもこのときは精密な位
置合わせは小雪であυ、他の工程は極め−て簡単な自己
整合プロセスで寄生抵抗の小さな微細構造の電界効果ト
ランジスタを′ａ遺できる。すなわち、上記例では、ゲ
ート長１１１ｍに対して、実際のゲート電極の配線部分
は、抵抗率の小さいＡｕの２μｍ長の電極が使うことが
でき、ゲート抵抗は極めて小さくなる。さらにソース−
ゲート間隔が０．５μｍと短く、ソース抵抗も極めて小
さい。なおソース−ゲート間隔はＡｕめつきの成長量に
よって制御でき、さらに短くすることも可能である。こ
れは本発明の大きな効果の一つである。さらに本発明の
製法においては、Ａｕ層の形成前にアニール工程を行う
ことができるので、アニールの許容温度範囲および時間
範囲を広くとるであシ、他は第３図ｆｇｌと同様である
。
造方法では、リングラフィを用いた微細加工はゲート’
ｍ＆形成の１回行うだけで、しかもこのときは精密な位
置合わせは小雪であυ、他の工程は極め−て簡単な自己
整合プロセスで寄生抵抗の小さな微細構造の電界効果ト
ランジスタを′ａ遺できる。すなわち、上記例では、ゲ
ート長１１１ｍに対して、実際のゲート電極の配線部分
は、抵抗率の小さいＡｕの２μｍ長の電極が使うことが
でき、ゲート抵抗は極めて小さくなる。さらにソース−
ゲート間隔が０．５μｍと短く、ソース抵抗も極めて小
さい。なおソース−ゲート間隔はＡｕめつきの成長量に
よって制御でき、さらに短くすることも可能である。こ
れは本発明の大きな効果の一つである。さらに本発明の
製法においては、Ａｕ層の形成前にアニール工程を行う
ことができるので、アニールの許容温度範囲および時間
範囲を広くとるであシ、他は第３図ｆｇｌと同様である
。
第５図（ａｌ〜（ｇｌは本発明の第２の発明の一実施例
を説明するための工程順に示した−［面図でちゃ。
を説明するための工程順に示した−［面図でちゃ。
エンハンスメント型１ｎＰ絶縁ゲート電界効果トランジ
スタの製造方法に関するものである。第５図（ａｌに示
すように、まず、 ９１０作域を兼ねる半絶縁性ｌｎＰ
基板５１上に、ゲート絶縁膜としてｅＶＤｓｉ０２膜５
２を６０ＯＡの厚さに被着する。
スタの製造方法に関するものである。第５図（ａｌに示
すように、まず、 ９１０作域を兼ねる半絶縁性ｌｎＰ
基板５１上に、ゲート絶縁膜としてｅＶＤｓｉ０２膜５
２を６０ＯＡの厚さに被着する。
次いで第５図［ｂｌに示すように、絶縁膜５２上にＭｏ
層を形成し、ゲート長１μｍ、厚さ０．５μｍのＭ。
層を形成し、ゲート長１μｍ、厚さ０．５μｍのＭ。
のゲート１ｊｌＬ極１３をドライエツチングによって形
成する。
成する。
次に第５図（Ｃ）に示すように、 Ｍｏ ゲートをマス
クにして８ｉイオンを例えば注入エネルギー１５０Ｋｅ
Ｖ 、ドースｚ １ ｘ １０”ｃｎＬ−３Ｔもって８
ｉＵ、膜５２を通して注入し、７５０℃１０分間アニー
ルを行ってｎ＋コンタクト領域１４．１５を形成する。
クにして８ｉイオンを例えば注入エネルギー１５０Ｋｅ
Ｖ 、ドースｚ １ ｘ １０”ｃｎＬ−３Ｔもって８
ｉＵ、膜５２を通して注入し、７５０℃１０分間アニー
ルを行ってｎ＋コンタクト領域１４．１５を形成する。
次に第５図（ｄｉに示すように、絶縁膜３１を例えばプ
ラズマＣＶＤ法によ、！７０．１μｎ〕の厚さにＳｉ３
Ｎ４膜を被着する。
ラズマＣＶＤ法によ、！７０．１μｎ〕の厚さにＳｉ３
Ｎ４膜を被着する。
次いで、第５図（ｅｌに示すように、反応性イオンエツ
チングによシ上方よりＳ １３ Ｎ４ 瞑をエツチング
し、ゲート電極１３の側面のＳＩ３Ｎ４膜は残儀させた
状態でＭｏゲート上面のＳｉ、Ｎ、膜を除去する。
チングによシ上方よりＳ １３ Ｎ４ 瞑をエツチング
し、ゲート電極１３の側面のＳＩ３Ｎ４膜は残儀させた
状態でＭｏゲート上面のＳｉ、Ｎ、膜を除去する。
次いで、第５図（ｆｌに示すように、＠１の実施例と同
じく、ケー） ’Ｆ４他１３上にＡｕめっき層３３を形
成する。
じく、ケー） ’Ｆ４他１３上にＡｕめっき層３３を形
成する。
次に、第５図（ｇｌに示すように、Ａｕめっき層をマス
クにして反応性イオンエツチングにより５ｉＵ２膜５２
を除去し、オーミック金属のＡｕ Ｑ６ Ｎｉを蒸着し
熱処理を行ってソース電極１６およびドレイン電極１７
を形成すれば、寄生抵抗の小さな筒性能絶縁グートｍ界
効果トランジッタが完成する。
クにして反応性イオンエツチングにより５ｉＵ２膜５２
を除去し、オーミック金属のＡｕ Ｑ６ Ｎｉを蒸着し
熱処理を行ってソース電極１６およびドレイン電極１７
を形成すれば、寄生抵抗の小さな筒性能絶縁グートｍ界
効果トランジッタが完成する。
以上第１の発明および第２の発明の実施例によって１本
発明は寄生抵抗の小さな高性能電界効果トランジスタを
簡単なプロセスで形成できることが明らかとなった。さ
らに本発明の一襞造方法では。
発明は寄生抵抗の小さな高性能電界効果トランジスタを
簡単なプロセスで形成できることが明らかとなった。さ
らに本発明の一襞造方法では。
コンタクト領域のイオン注入のマスクとしてゲート電極
を、あるいはゲート電極とその側面に被着された絶縁ｊ
］シ＾とを〕１＜択できるので、コンタクト領域とゲー
ト電極との間隔を制御できる自由度が太きい。これは、
ゲート耐圧を大きくすることおよびゲート寄生容ｊｌ小
さくする上で有利である。
を、あるいはゲート電極とその側面に被着された絶縁ｊ
］シ＾とを〕１＜択できるので、コンタクト領域とゲー
ト電極との間隔を制御できる自由度が太きい。これは、
ゲート耐圧を大きくすることおよびゲート寄生容ｊｌ小
さくする上で有利である。
また１以上火翰例で用いたＡｕめっき層の代υに。
同じく抵抗率の小さいＮめっき層を用いることができる
。
。
以上説明したとおり、本が・明の電界効果トランジスタ
の製造方法によれば、特性をプロセスにより変化させる
ことがなく、ソース抵抗およびケート抵抗の極めて小さ
い電界効果トランジスタを均一性を保持して製造するこ
とができる。
の製造方法によれば、特性をプロセスにより変化させる
ことがなく、ソース抵抗およびケート抵抗の極めて小さ
い電界効果トランジスタを均一性を保持して製造するこ
とができる。
第１図（ａｌ 〜（ｃｌ並びに第２図（ａｔ 、 （ｂ
ｌ （ｄ、 Ｋ 来（Ｄ 電界効果トランジスタの製造
方法を説明するための工程順に示した断面図、第３図（
ａｌ〜（ｇｌは本発明の第１の発明の一実施例を説明す
るだめの工程順に示した断面図、第４図は第１の発明を
適用しで一伎這１、フこヘテロ接合′亀界効果トランジ
スタの断面図、るための工程順に示した断面図である。 １１・・・・・・半絶縁性基板、１２ ・・・・能動層
、１３・・・・・・ゲート’を極、１４．１５ ・・・
・ｎちンタクト領域。 １６ ・・・ソース電極、１７・・・−・ドレイン電極
、２１・・・・・耐熱性ゲート、２２・・・・・・金層
、２３・・・・・オーム性′成極金属、３１・・・・・
第１の絶縁膜、３２・・・・・・第２の絶縁膜、３３・
・・・・Ａｕ めつき層、４１−−−・高純度Ｇａ Ａ
ｓ層、４２−・・−ｎ型Ｇａ ＭＩ Ａｓ層、５１・
・・・・・動作域を兼ねる半絶縁性基板、５２ ・・・
ゲート絶縁膜。 第１図 第２図 第３図 ＜ｅ＞ 第５図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５８年 特許 願第１０８６８３
号２、発明の名称 ’ＥＪ／ｆｆｂＬｌ−ラ／ン×りの
グ坦プン永３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 明細書の特許請求の範囲欄および発明の詳細な説明の欄 ６、補正の内容 ０特許請求の範囲の欄を別紙のように補正する。 ＯＢＡ＃ｌ書第６頁第８行目に「シリコン酸化膜」とあ
るのを「ゲート絶縁膜となる第１の絶縁膜」と補正する
。 ０同頁第９行目に「該シリコン酸化膜」とあるのを「該
第１の絶縁膜」と補正する。 Ｏ同頁第１３行目に「絶縁膜」とあるのを「第２の絶縁
膜」と補正する。 Ｑ同頁第１４行目に「該絶縁膜Ｊとあるのを「該第２の
絶縁膜」と補正する。 、、、−乙、 代理人弁理士内 原 晋１．） ノ ｌ別 紙 特許請求の範囲 （１）半導体結晶上にゲート電極を形成する工程と、該
ゲート電極を含む半導体結晶表面上に、第１の絶Ｒ膜を
形成する工程と、前記ゲート電極並びに該ゲート電極側
面に形成された第１の絶縁膜をマスクとしてイオン注入
したのち熱処理を行い高温易い材料を用いて第２の絶縁
膜を形成する工程と、エツチングによシ選択的に第１お
よび第２の絶縁膜を除去しゲート電極表面を露出せしめ
る工程と。 該露出されたゲート電極上面に金あるいは銀めりき層を
形成する工程と、課金又は銀めっき層をマスクとしてソ
ースおよびドレイン領域に電極を形成する工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。 （２）半導体結晶上にゲート絶縁膜となる第１の絶」ｌ
（を被着させる工程と、該亀１Ｏｉ縁膜上にゲート電極
を形成する工程と、該ゲート電極をマスクとしてイオン
を注入したのち熱処理を行い高濃度不純物を含むソース
およびドレイン領域のコンタクト領域を形成する工程と
、前記表面に一亀んｑ絶縁属を形成する工程と、該第２
の絶縁属を選択的にエツチングしてゲート電極上面を露
出せしめる工程と、該露出されたゲート電極上面に金ま
たは銀めっき層を形成する工程と、課金または銀めっき
ｔｔｔｉをマスクとしてソースおよびドレイン領域に電
極を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法。 代理人弁理士内 原 晋
ｌ （ｄ、 Ｋ 来（Ｄ 電界効果トランジスタの製造
方法を説明するための工程順に示した断面図、第３図（
ａｌ〜（ｇｌは本発明の第１の発明の一実施例を説明す
るだめの工程順に示した断面図、第４図は第１の発明を
適用しで一伎這１、フこヘテロ接合′亀界効果トランジ
スタの断面図、るための工程順に示した断面図である。 １１・・・・・・半絶縁性基板、１２ ・・・・能動層
、１３・・・・・・ゲート’を極、１４．１５ ・・・
・ｎちンタクト領域。 １６ ・・・ソース電極、１７・・・−・ドレイン電極
、２１・・・・・耐熱性ゲート、２２・・・・・・金層
、２３・・・・・オーム性′成極金属、３１・・・・・
第１の絶縁膜、３２・・・・・・第２の絶縁膜、３３・
・・・・Ａｕ めつき層、４１−−−・高純度Ｇａ Ａ
ｓ層、４２−・・−ｎ型Ｇａ ＭＩ Ａｓ層、５１・
・・・・・動作域を兼ねる半絶縁性基板、５２ ・・・
ゲート絶縁膜。 第１図 第２図 第３図 ＜ｅ＞ 第５図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５８年 特許 願第１０８６８３
号２、発明の名称 ’ＥＪ／ｆｆｂＬｌ−ラ／ン×りの
グ坦プン永３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 明細書の特許請求の範囲欄および発明の詳細な説明の欄 ６、補正の内容 ０特許請求の範囲の欄を別紙のように補正する。 ＯＢＡ＃ｌ書第６頁第８行目に「シリコン酸化膜」とあ
るのを「ゲート絶縁膜となる第１の絶縁膜」と補正する
。 ０同頁第９行目に「該シリコン酸化膜」とあるのを「該
第１の絶縁膜」と補正する。 Ｏ同頁第１３行目に「絶縁膜」とあるのを「第２の絶縁
膜」と補正する。 Ｑ同頁第１４行目に「該絶縁膜Ｊとあるのを「該第２の
絶縁膜」と補正する。 、、、−乙、 代理人弁理士内 原 晋１．） ノ ｌ別 紙 特許請求の範囲 （１）半導体結晶上にゲート電極を形成する工程と、該
ゲート電極を含む半導体結晶表面上に、第１の絶Ｒ膜を
形成する工程と、前記ゲート電極並びに該ゲート電極側
面に形成された第１の絶縁膜をマスクとしてイオン注入
したのち熱処理を行い高温易い材料を用いて第２の絶縁
膜を形成する工程と、エツチングによシ選択的に第１お
よび第２の絶縁膜を除去しゲート電極表面を露出せしめ
る工程と。 該露出されたゲート電極上面に金あるいは銀めりき層を
形成する工程と、課金又は銀めっき層をマスクとしてソ
ースおよびドレイン領域に電極を形成する工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。 （２）半導体結晶上にゲート絶縁膜となる第１の絶」ｌ
（を被着させる工程と、該亀１Ｏｉ縁膜上にゲート電極
を形成する工程と、該ゲート電極をマスクとしてイオン
を注入したのち熱処理を行い高濃度不純物を含むソース
およびドレイン領域のコンタクト領域を形成する工程と
、前記表面に一亀んｑ絶縁属を形成する工程と、該第２
の絶縁属を選択的にエツチングしてゲート電極上面を露
出せしめる工程と、該露出されたゲート電極上面に金ま
たは銀めっき層を形成する工程と、課金または銀めっき
ｔｔｔｉをマスクとしてソースおよびドレイン領域に電
極を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法。 代理人弁理士内 原 晋
Claims (2)
- （１）半導体結晶上にゲート電極を形成する工程と、該
グー）′ｉ４￥極を含む半畳体結晶表面上に、第１の絶
縁膜を形成する工程と、前記ゲート−極並びに該ゲート
−極側面に形ｂｙ、された第１の絶縁膜をマスクとして
イオン注入したのち熱処理を行い高濃度不純物を含むソ
ースおよびドレイン・領域のコンタクト領域を形成する
工程と、表面が平担になり易い材料を用いて第２の絶縁
膜を形成する工程と、エツチングにより選択的に第１お
よび第２の絶縁膜を除去しゲート電極表面を露出せしめ
る工程と、該露出されたケート電極上面に金あるいは銀
めっき層を形成する工程と、課金又は銀めっき層をマス
クとしてソースおよびトレイン領域に電極を形成する工
程とを含むことｆ：特徴とする電界効果トランジスタの
製造方法。 - （２）半導体結晶上にシリコン酸化膜を被着させる工程
と、該シリコン酸化膜上にゲート’に極を形成する工程
と、該グー）ｔ＆をマスクとしてイオンを注入したのち
熱処理を行い高濃度不純物を含むソースおよびドレイン
領域のコンタクト領域を形成する工程と、前記表面に絶
縁膜を形成する工程と、該絶縁膜を選択的にエツチング
してゲート電極表面を露出せしめる工程と、該露出され
たゲート電極上面に金又は銀めっき層を形成する工程と
、課金又は銀めっき層をマスクとしてソースおよびドレ
イン・頭載に′電極を形成する工程とを含むことを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868383A JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868383A JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60780A true JPS60780A (ja) | 1985-01-05 |
| JPH0439772B2 JPH0439772B2 (ja) | 1992-06-30 |
Family
ID=14491016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10868383A Granted JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60780A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS63221642A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の配線構造 |
-
1983
- 1983-06-17 JP JP10868383A patent/JPS60780A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS63221642A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の配線構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439772B2 (ja) | 1992-06-30 |
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