JPS61121368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61121368A JPS61121368A JP24241184A JP24241184A JPS61121368A JP S61121368 A JPS61121368 A JP S61121368A JP 24241184 A JP24241184 A JP 24241184A JP 24241184 A JP24241184 A JP 24241184A JP S61121368 A JPS61121368 A JP S61121368A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＥＳＩ”ＥＴ（ｍｅｔａｌ ｓｅｍｉｃ
ｏｎｄｕｃＬｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓＬｏｒ）と呼ばれる半導体装置をセルフ ア
ライメント方式で製造する方法の改良に関する。
ｏｎｄｕｃＬｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓＬｏｒ）と呼ばれる半導体装置をセルフ ア
ライメント方式で製造する方法の改良に関する。
第６図乃至第９図は従来の技術を解説する為に必要な工
程要所に於けるＭＥＳＦＥＴの要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。
程要所に於けるＭＥＳＦＥＴの要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。
第６図参照
（１］ＧａＡｓ基板１に適当なマスクを形成してからイ
オン注入法を適用することに依りシリコン（Ｓｉ）イオ
ンの打ち込みを行ってから、該シリコンを活性化する為
の熱処理を行ってｎ型能動領域２を形成する。
オン注入法を適用することに依りシリコン（Ｓｉ）イオ
ンの打ち込みを行ってから、該シリコンを活性化する為
の熱処理を行ってｎ型能動領域２を形成する。
第７図参照
（２） スパッタリング法を適用することに依りタン
グステン・シリサイド（ＷＳｉ）膜を厚さ約４０００
〔人〕程度に形成し、これをＣＦ ４ ＋ ０．２をエ
ッチャントとするガス・エツチング技術を適用すること
に依りパターニングしてゲート電十折３とする。
グステン・シリサイド（ＷＳｉ）膜を厚さ約４０００
〔人〕程度に形成し、これをＣＦ ４ ＋ ０．２をエ
ッチャントとするガス・エツチング技術を適用すること
に依りパターニングしてゲート電十折３とする。
第８図参照
（３）ゲート電極３をマスクとし、イオン注入法を適用
することに依りシリコン・イオンの打ち込みを行う。
することに依りシリコン・イオンの打ち込みを行う。
（４）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り二酸化シリコン（ＳｉＯｚ）膜４を全面に形
成する。
ことに依り二酸化シリコン（ＳｉＯｚ）膜４を全面に形
成する。
（５）前記イオン注入されたシリコンを活性化する為の
熱処理を行い、ｎ＋＋ソース領域５及びｎ＋型トドレイ
ン領域６形成する。
熱処理を行い、ｎ＋＋ソース領域５及びｎ＋型トドレイ
ン領域６形成する。
第９図参照
（６）蒸着法及びフォト・レジスト膜を用いたリフト・
オフ法を適用することにより、金（Ａｕ）・ゲルマニウ
ム（Ｇｅ）／Ａｕからなるソース電極７及びドレイン電
極８を形成してＭＥＳＦＥＴを完成する。
オフ法を適用することにより、金（Ａｕ）・ゲルマニウ
ム（Ｇｅ）／Ａｕからなるソース電極７及びドレイン電
極８を形成してＭＥＳＦＥＴを完成する。
前記説明のようにして製造されたＭＥＳＦＥＴに於ける
ゲート電極３を構成するタングステン・シリサイドの比
抵抗ρは１〜２Ｘ１０−’（ΩＧ〕程度であり、アルミ
ニウム（／ｌり或いはＡｕと比較すると１〜２桁程度高
い。
ゲート電極３を構成するタングステン・シリサイドの比
抵抗ρは１〜２Ｘ１０−’（ΩＧ〕程度であり、アルミ
ニウム（／ｌり或いはＡｕと比較すると１〜２桁程度高
い。
従来、この程度のゲート抵抗は、設計を適正に行うなど
して実用上は問題がないようにすることが可能であった
。然しなから、近年、ゲート電極をサブ・ミクロンのオ
ーダにすることが要求されてきているので、そのように
なると、ゲート電極の断面積は著しく小さくなるので、
ゲート抵抗は極めて大きなものとなり、このままでは対
応することができない。
して実用上は問題がないようにすることが可能であった
。然しなから、近年、ゲート電極をサブ・ミクロンのオ
ーダにすることが要求されてきているので、そのように
なると、ゲート電極の断面積は著しく小さくなるので、
ゲート抵抗は極めて大きなものとなり、このままでは対
応することができない。
従って、ゲート電極に於ける抵抗を低下させなければな
らないが、セルフ・アライメント方式を採る以上、その
材料として高融点金属或いはそのシリサイドを用いざる
を得ない。
らないが、セルフ・アライメント方式を採る以上、その
材料として高融点金属或いはそのシリサイドを用いざる
を得ない。
そこで、そのようなゲート電極上に低抵抗の金属膜を積
層して実効的に抵抗値を低減することが考えられる。然
しなから、従来の技術に依って形成された多層のゲート
電極は信頼性に乏しく、実用性がない。
層して実効的に抵抗値を低減することが考えられる。然
しなから、従来の技術に依って形成された多層のゲート
電極は信頼性に乏しく、実用性がない。
本発明は、高融点金属或いはそのシリサイドからなるゲ
ート電極をマスクとするセルフ・アライメント方式にて
ＭＥＳＦＥＴのソース領域及びドレイン領域を製造でき
るように、また、そのゲート電極に低抵抗金属膜を積層
して該ゲート電極の抵抗値を実質的に低減させ、しかも
、信頼性が高く、実用性に冨んだものとなし得る半導体
装置の製造方法を提供する。
ート電極をマスクとするセルフ・アライメント方式にて
ＭＥＳＦＥＴのソース領域及びドレイン領域を製造でき
るように、また、そのゲート電極に低抵抗金属膜を積層
して該ゲート電極の抵抗値を実質的に低減させ、しかも
、信頼性が高く、実用性に冨んだものとなし得る半導体
装置の製造方法を提供する。
ここで、本発明一実施例を解説する為の図である第１図
乃至第５図を借りて説明する。
乃至第５図を借りて説明する。
本発明に依る半導体装置の製造方法では、高融点金属或
いはそのシリサイドからなるゲート電極３をマスクとし
て半導体基板１中に不純物を導入することに依り所謂セ
ルフ・アライメント方式でｎ＋＋ソース領域５及びｎ＋
型トドレイン領域６形成し、次いで、全面に層間絶縁膜
である二酸化シリコン（ＳｉＯｚ）膜９及び凹凸補償膜
であるフォト・レジスト膜ｌ′ｏを順に形成し、次いで
、前記フォト・レジスト膜１０及び二酸化シリコン膜９
の一部をエツチングで除去し表面を平坦化すると共に前
記ゲート電極３の頂面を露出させ、次いで、該ゲート電
極３にコンタクトする低抵抗金属膜であるチタン（Ｔｉ
）膜１１及び金（Ａｕ）膜１２を形成する工程が含まれ
ている。
いはそのシリサイドからなるゲート電極３をマスクとし
て半導体基板１中に不純物を導入することに依り所謂セ
ルフ・アライメント方式でｎ＋＋ソース領域５及びｎ＋
型トドレイン領域６形成し、次いで、全面に層間絶縁膜
である二酸化シリコン（ＳｉＯｚ）膜９及び凹凸補償膜
であるフォト・レジスト膜ｌ′ｏを順に形成し、次いで
、前記フォト・レジスト膜１０及び二酸化シリコン膜９
の一部をエツチングで除去し表面を平坦化すると共に前
記ゲート電極３の頂面を露出させ、次いで、該ゲート電
極３にコンタクトする低抵抗金属膜であるチタン（Ｔｉ
）膜１１及び金（Ａｕ）膜１２を形成する工程が含まれ
ている。
前記手段に依ると、ゲート電極３は高融点金属或いはそ
のシリサイドで構成されているから、セルフ・アライメ
ント方式でｎ＋＋ソース領域５及びｎ＋型トドレイン領
域６形成する際のマスクとして用いても充分にショット
キ・コンタクトを維持することができ、また、ゲート電
極３上には低抵抗金属膜であるチタン膜１１及び金膜１
２が積層されていることからゲート抵抗は実質的に低く
なり、しかも、そのゲート電極構成は信頼性が高く、実
用性も充分である。
のシリサイドで構成されているから、セルフ・アライメ
ント方式でｎ＋＋ソース領域５及びｎ＋型トドレイン領
域６形成する際のマスクとして用いても充分にショット
キ・コンタクトを維持することができ、また、ゲート電
極３上には低抵抗金属膜であるチタン膜１１及び金膜１
２が積層されていることからゲート抵抗は実質的に低く
なり、しかも、そのゲート電極構成は信頼性が高く、実
用性も充分である。
例えば、ゲート電極にチタンや金からなる低抵抗金属膜
を形成してからイオン注入を行う工程を採った場合、そ
のアニール時の熱に依り、前記低抵抗金属がチャネルに
拡散するなどの問題を生ずるが、本発明では、アニール
後にチタン膜や金膜を形成するようにしているので前記
の問題は発生しない。
を形成してからイオン注入を行う工程を採った場合、そ
のアニール時の熱に依り、前記低抵抗金属がチャネルに
拡散するなどの問題を生ずるが、本発明では、アニール
後にチタン膜や金膜を形成するようにしているので前記
の問題は発生しない。
第１図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。尚、本実施例に於
いて、ｎ＋＋ソース領域５及びｎ＋型トドレイン領域６
形成する迄の工程は第６図乃至第９図に関して説明した
従来技術と変わりないので、その後の工程から説明する
ことにする。また、ｎ＋＋ソース領域５及びｎ＋型トド
レイン領域６厚さ約１０００ Ｃ人〕の二酸化シリコン
膜４を形成し、温度８００（’Ｃ’）、時間１５〔分〕
のアニールを行うことに依り形成されたものとする。
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。尚、本実施例に於
いて、ｎ＋＋ソース領域５及びｎ＋型トドレイン領域６
形成する迄の工程は第６図乃至第９図に関して説明した
従来技術と変わりないので、その後の工程から説明する
ことにする。また、ｎ＋＋ソース領域５及びｎ＋型トド
レイン領域６厚さ約１０００ Ｃ人〕の二酸化シリコン
膜４を形成し、温度８００（’Ｃ’）、時間１５〔分〕
のアニールを行うことに依り形成されたものとする。
第１図参照
（ａｌＧａＡｓ基板１に適当なマスクを形成してからイ
オン注入法を適用することに依り能動領域形成予定部分
にシリコン・イオンの打ち込みを行う。
オン注入法を適用することに依り能動領域形成予定部分
にシリコン・イオンの打ち込みを行う。
この場合の条件は、
ドーズ量： ０． ５〜２． ＯＸ １０Ｉ２（ｃｎ
＋−”）加速電圧：５９（ＫｅＶ） とした。
＋−”）加速電圧：５９（ＫｅＶ） とした。
引き続き、前記シリコンを活性化する為、全面に厚さ約
１０００ （人〕程度の二酸化シリコンからなる保護膜
を形成してから熱処理を行ってｎ型能動領域２を形成す
る。
１０００ （人〕程度の二酸化シリコンからなる保護膜
を形成してから熱処理を行ってｎ型能動領域２を形成す
る。
この場合の条件は、
加熱炉で７ニールする場合
温度：９００〜７２５（”Ｃ）
好ましくは８５０Ｃ”ｃ）
時間二数〔分〕〜１０〔分〕以上
好ましくは１０（分〕
とした。
ランプ・アニールする場合
温度：９５０（’Ｃ）±５０ 〔℃〕
時間：４〜１０（秒〕以上
とした。
尚、本実施例では、ゲート電極にチタン膜や金膜を形成
する前にタングステン・シリサイド膜のみで熱処理を施
すようにしているので、前記アニールの温度及び時間に
関しては、かなり余裕がある。これを、例えば、チタン
膜や金膜を形成した後にアニールを行うようにすると、
チタンや金がタングステン・シリサイド膜を貫通してチ
タン領域に拡散する虞がある為、アニール温度や時間が
制限され、許容度は小さくなってしまう。
する前にタングステン・シリサイド膜のみで熱処理を施
すようにしているので、前記アニールの温度及び時間に
関しては、かなり余裕がある。これを、例えば、チタン
膜や金膜を形成した後にアニールを行うようにすると、
チタンや金がタングステン・シリサイド膜を貫通してチ
タン領域に拡散する虞がある為、アニール温度や時間が
制限され、許容度は小さくなってしまう。
（ｂｌ スパッタリング法を適用することに依りタン
グステン・シリサイド膜を厚さ約２０００〜３０００〔
人〕程度に形成し、これを通常のレジスト・プロセス及
びＣＦ４＋０２をエッチャントとするガス・エツチング
・プロセスを適用することに依りパターニングしてゲー
ト電極３を形成する。
グステン・シリサイド膜を厚さ約２０００〜３０００〔
人〕程度に形成し、これを通常のレジスト・プロセス及
びＣＦ４＋０２をエッチャントとするガス・エツチング
・プロセスを適用することに依りパターニングしてゲー
ト電極３を形成する。
尚、前記タングステン・シリサイド膜は他の材料、例え
ば、モリブデン・シリサイド（Ｍ。
ば、モリブデン・シリサイド（Ｍ。
５ｉ２）、チタン・シリサイド（ＴｉＳｉ２）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）等に代替することが
できる。
ステン（Ｗ）、モリブデン（Ｍｏ）等に代替することが
できる。
（Ｃ１ゲート電極３をマスクとし、イオン注入法を適用
することに依りソース領域及びドレイン領域を形成すべ
き部分にシリコン・イオンの打ち込みを行う。
することに依りソース領域及びドレイン領域を形成すべ
き部分にシリコン・イオンの打ち込みを行う。
この場合の条件は、
ドーズＮ ： ３． ５ Ｘ １０’３ （ｃｍ−ｆ
ｆ）加速電圧： １１０ （ＫｅＶ） とした。
ｆ）加速電圧： １１０ （ＫｅＶ） とした。
Ｃｄ１ｃＶＤ法を適用することに依り厚さ約１０００〔
入〕程度の二酸化シリコン膜を形成する。
入〕程度の二酸化シリコン膜を形成する。
ｔｅｌ 例えば、温度８００〔℃〕、時間１５〔分〕
の熱処理を行い、ｎ＋＋ソース領域５、ｎ＋型トドレイ
ン領域６形成する。
の熱処理を行い、ｎ＋＋ソース領域５、ｎ＋型トドレイ
ン領域６形成する。
（ｆ） 前記熱処理を行う為に形成した二酸化シリコ
ン膜を除去してから、新たにＣＶＤ法を通用することに
依り厚さ約４０００ Ｃ人〕程度の層間絶縁膜である二
酸化シリコン膜９を形成する。
ン膜を除去してから、新たにＣＶＤ法を通用することに
依り厚さ約４０００ Ｃ人〕程度の層間絶縁膜である二
酸化シリコン膜９を形成する。
ｆｇｌ 全面に凹凸補償膜であるレジスト膜１０を形
成する。
成する。
このようにすると表面は殆ど平坦にすることができる。
第２図参照
（ｈｌ ドライ・エツチング法を適用することに依り
ゲート電極３の頂面が露出するまでレジスト膜１０及び
二酸化シリコン膜９の一部をエツチングする。
ゲート電極３の頂面が露出するまでレジスト膜１０及び
二酸化シリコン膜９の一部をエツチングする。
この工程を経ても、表面は平坦を維持している。
第３図参照
（ｉｌ 蒸着法を適用することに依りチタン膜１１を
厚さ約５００ 〔入〕程度に形成し、引き続き、金膜１
２を厚さ約３０００ Ｃ人〕程度に形成する。このチタ
ン膜１１及び金膜１２は、タングステン・シリサイドの
ゲート電極３に於けるゲート抵抗を実質的に低下させる
為の低抵抗金属膜として作用することは云うまでもない
。尚、金膜１２は白金（Ｐｔ）或いはアルミニウムに代
替しても良い。
厚さ約５００ 〔入〕程度に形成し、引き続き、金膜１
２を厚さ約３０００ Ｃ人〕程度に形成する。このチタ
ン膜１１及び金膜１２は、タングステン・シリサイドの
ゲート電極３に於けるゲート抵抗を実質的に低下させる
為の低抵抗金属膜として作用することは云うまでもない
。尚、金膜１２は白金（Ｐｔ）或いはアルミニウムに代
替しても良い。
Ｕｌ 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り厚さ約１ Ｃμｍ
〕程度のフォト・レジスト膜１３を形成する。
スト・プロセスを適用することに依り厚さ約１ Ｃμｍ
〕程度のフォト・レジスト膜１３を形成する。
第４図参照
（ｋ） イオン・ミリング法を適用することに依りフ
ォト・レジスト膜１３をマスクとして金膜１２及びチタ
ン膜１１のバターニングを行う。
ォト・レジスト膜１３をマスクとして金膜１２及びチタ
ン膜１１のバターニングを行う。
これに依って形成されるゲート電極に於けるゲート長方
向の長さは、ゲート電極３のゲート長より若干長めに採
ることが好ましい。
向の長さは、ゲート電極３のゲート長より若干長めに採
ることが好ましい。
ｆｌ） マスクとして用いたフォト・レジスト膜１３
を除去する。
を除去する。
第５図参照
（ｍｌ 通常のフォト・リソグラフィ技術を適用する
ことに依り二酸化シリコン膜９のバターニングを行い、
オーミック・コンタクト電極用窓９Ａ及び９Ｂを形成す
る。
ことに依り二酸化シリコン膜９のバターニングを行い、
オーミック・コンタクト電極用窓９Ａ及び９Ｂを形成す
る。
（ｎｌ 二酸化シリコン膜９のバターニングを行った
際にマスクとして用いたフォト・レジスト膜をそのまま
残した状態で蒸着法を適用することに依り金・ゲルマニ
ウム（Ｇｅ）／金からなる膜を厚さ約２００ （人）
／２８００Ｃ人〕程度に形成する。
際にマスクとして用いたフォト・レジスト膜をそのまま
残した状態で蒸着法を適用することに依り金・ゲルマニ
ウム（Ｇｅ）／金からなる膜を厚さ約２００ （人）
／２８００Ｃ人〕程度に形成する。
（０） フォト・レジスト膜を溶解除去する所謂リフ
ト・オフ法を適用することに依り前記金・ゲルマニウム
／金膜のバターニングを行い、ソース電極１４及びドレ
イン電極１５を形成する。
ト・オフ法を適用することに依り前記金・ゲルマニウム
／金膜のバターニングを行い、ソース電極１４及びドレ
イン電極１５を形成する。
（ρ）温度約４５０（’Ｃ）程度、時間約１〔分〕程度
の合金化熱処理を行う。
の合金化熱処理を行う。
本発明に依る半導体装置の製造方法では、高融点金属或
いはそのシリサイドからなるゲート電極をマスクとして
半導体基板中に不純物を導入しセルフ・アライメント方
式にてソース領域及びドレイン領域を形成し、次いで、
全面に層間絶縁膜と凹凸補償膜を順に形成し、次いで前
記凹凸補償膜と層間絶縁膜の一部を前記ゲート電極の頂
面が露出するまでエツチングして除去し、次いで、前記
ゲート電極にコンタクトする低抵抗金属膜を形成するよ
うにしている。
いはそのシリサイドからなるゲート電極をマスクとして
半導体基板中に不純物を導入しセルフ・アライメント方
式にてソース領域及びドレイン領域を形成し、次いで、
全面に層間絶縁膜と凹凸補償膜を順に形成し、次いで前
記凹凸補償膜と層間絶縁膜の一部を前記ゲート電極の頂
面が露出するまでエツチングして除去し、次いで、前記
ゲート電極にコンタクトする低抵抗金属膜を形成するよ
うにしている。
このような構成を採ることに依り、セルフ・アライメン
ト方式にてソース領域及びドレイン領域を形成する為に
ゲート電極を高融点金属或いはそのシリサイドで形成し
ても、その上の低抵抗金属膜の存在に依り、ゲート抵抗
は実質的に低く維持され、しかも、その信頼性は極めて
高く、実用上の問題は皆無である。
ト方式にてソース領域及びドレイン領域を形成する為に
ゲート電極を高融点金属或いはそのシリサイドで形成し
ても、その上の低抵抗金属膜の存在に依り、ゲート抵抗
は実質的に低く維持され、しかも、その信頼性は極めて
高く、実用上の問題は皆無である。
第１図乃至第５図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第６図乃至
第９図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ表している。 図に於いて、ｌはＧａＡｓ基板、２はｎ型能動領域、３
はゲート電極、４は二酸化シリコン膜、５はｎ１型ソー
ス領域、６はｎ＋型トドレイン領域７はソース電極、８
はドレイン電極、９は二酸化シリコン膜、１０はレジス
ト膜、１１はチタン膜、１２は金膜、１３はレジスト膜
、１４はソース電極、１５はドレイン電極をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１！！Ｉ 第２図 第３図 第４図 第５図 第６ｒｓ 第７図
要所に於ける半導体装置の要部切断側面図、第６図乃至
第９図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ表している。 図に於いて、ｌはＧａＡｓ基板、２はｎ型能動領域、３
はゲート電極、４は二酸化シリコン膜、５はｎ１型ソー
ス領域、６はｎ＋型トドレイン領域７はソース電極、８
はドレイン電極、９は二酸化シリコン膜、１０はレジス
ト膜、１１はチタン膜、１２は金膜、１３はレジスト膜
、１４はソース電極、１５はドレイン電極をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１！！Ｉ 第２図 第３図 第４図 第５図 第６ｒｓ 第７図
Claims (1)
- 高融点金属或いはそのシリサイドからなるゲート電極
をマスクとして半導体基板中に不純物を導入することに
依りソース領域及びドレイン領域を形成し、次いで、全
面に層間絶縁膜及び凹凸補償膜を順に形成し、次いで、
前記凹凸補償膜及び層間絶縁膜の一部を除去して表面を
平坦化すると共に前記ゲート電極の頂面を露出させ、次
いで、該ゲート電極にコンタクトする低抵抗金属膜を形
成する工程が含まれてなることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24241184A JPS61121368A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24241184A JPS61121368A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121368A true JPS61121368A (ja) | 1986-06-09 |
Family
ID=17088727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24241184A Pending JPS61121368A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121368A (ja) |
-
1984
- 1984-11-19 JP JP24241184A patent/JPS61121368A/ja active Pending
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