JPS61110479A - 超電導トランジスタの構造 - Google Patents
超電導トランジスタの構造Info
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- JPS61110479A JPS61110479A JP59231308A JP23130884A JPS61110479A JP S61110479 A JPS61110479 A JP S61110479A JP 59231308 A JP59231308 A JP 59231308A JP 23130884 A JP23130884 A JP 23130884A JP S61110479 A JPS61110479 A JP S61110479A
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- Japan
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- superconducting
- semiconductor
- superconductors
- transistor
- insulator
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は極低温で動作する超電導トランジスタの構造に
係り、特に半導体と超電導体とを組み合わせた、電界効
果型の超電導トランジスタに好適なデバイス構造に関す
る。
係り、特に半導体と超電導体とを組み合わせた、電界効
果型の超電導トランジスタに好適なデバイス構造に関す
る。
半導体と２つの超電導体とを組み合わせた、極低温で動
作するデバイスは、Ｒ，Ｃ，ＲｕｂｙがＩＥＥＥ
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ。
作するデバイスは、Ｒ，Ｃ，ＲｕｂｙがＩＥＥＥ
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ。
Ｄｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ−２８，ｐ１３９４、（
１９８１）に発表したごとく、半導体に縮退したＳｉ単
結晶を用いた例、あるいはＦ、Ｌ。
１９８１）に発表したごとく、半導体に縮退したＳｉ単
結晶を用いた例、あるいはＦ、Ｌ。
Ｖｅｒｎｏｎ がＩＥＥＥ Ｔｒａｎｓ、Ｍａｇｎ
、 Ｖｏｌ、ＭＡＧ−１５，ｐ４３５．（１９７９）
に発表したごとく、半導体にｐ型のＧａＡＳを使用した
例が知られている。これらの例では超電導体にはｐｂが
用いられており、その加工にはホトレジストをマスクに
したエツチング法が使用されている。極低温においてこ
のデバイスの２つの超電導体が半導体を介した超電導弱
結合を形成する為には、２つの超電導体の間の距離を超
電導体の電子対コヒーレント長さの１０倍程度、すなわ
ち約０．５μｍ以下に接近させる必要があり公知例にお
いては、まず２つの超電導体を一体化して形成しておき
、次いでホトレジストあるいは電子線レジストをマスク
としたエツチングによって加工し、接近した２つの超電
導体を形成していた。この方法は比較的簡便で、Ｐｂ合
金など加工しやすい材料を超電導体に用いた場合には、
十分実用に耐える。しかしＮｂあるいはＮｂの化合物な
ど、エツチング速度が速い材料を使用した場合には、エ
ツチング中のレジスト材料の変形などにより、加工の寸
法精度を高くする事は、必ずしも容易では無かった。
、 Ｖｏｌ、ＭＡＧ−１５，ｐ４３５．（１９７９）
に発表したごとく、半導体にｐ型のＧａＡＳを使用した
例が知られている。これらの例では超電導体にはｐｂが
用いられており、その加工にはホトレジストをマスクに
したエツチング法が使用されている。極低温においてこ
のデバイスの２つの超電導体が半導体を介した超電導弱
結合を形成する為には、２つの超電導体の間の距離を超
電導体の電子対コヒーレント長さの１０倍程度、すなわ
ち約０．５μｍ以下に接近させる必要があり公知例にお
いては、まず２つの超電導体を一体化して形成しておき
、次いでホトレジストあるいは電子線レジストをマスク
としたエツチングによって加工し、接近した２つの超電
導体を形成していた。この方法は比較的簡便で、Ｐｂ合
金など加工しやすい材料を超電導体に用いた場合には、
十分実用に耐える。しかしＮｂあるいはＮｂの化合物な
ど、エツチング速度が速い材料を使用した場合には、エ
ツチング中のレジスト材料の変形などにより、加工の寸
法精度を高くする事は、必ずしも容易では無かった。
本発明の目的は、半導体と超電導体とを組み合わせた極
低温で動作するトランジスタをのデバイスにおいて、超
電導体の加工精度を高め、これによってデバイスの特性
の均一性と再現性を向上させる事のできる、超電導トラ
ンジスタの構造を提供する事にある。
低温で動作するトランジスタをのデバイスにおいて、超
電導体の加工精度を高め、これによってデバイスの特性
の均一性と再現性を向上させる事のできる、超電導トラ
ンジスタの構造を提供する事にある。
本発明はこの目的を達成する為に、従来のエツチングに
よる超電導体の分離に代えて絶縁物あるいは半導体の基
板側にエツチングによって、超電導体のコヒレント長さ
の１０倍程度、すなわち輻０６５μｍ以下の突起部を形
成し、これを超電導体の分離に使用する点に特徴がある
。この方法によれば超電導材料ではなく、絶縁物あるい
は半導体の基板の加工精度によって、２つの超電導体相
互の空間的な距離の精度が決り、これは超電導材料の硬
さなど加工に対する条件には依存しない。
よる超電導体の分離に代えて絶縁物あるいは半導体の基
板側にエツチングによって、超電導体のコヒレント長さ
の１０倍程度、すなわち輻０６５μｍ以下の突起部を形
成し、これを超電導体の分離に使用する点に特徴がある
。この方法によれば超電導材料ではなく、絶縁物あるい
は半導体の基板の加工精度によって、２つの超電導体相
互の空間的な距離の精度が決り、これは超電導材料の硬
さなど加工に対する条件には依存しない。
従って超電導材料をＰｂ合金からＮｂあるいはＮｂ化合
物等に変更した場合でも、高い精度の加工を行う事がで
き、デバイスの特性の均一性を高くし、製造の際の歩留
まりを高くする事が可能に成る。前述の突起部は絶縁物
でも半導体材料でも、超電導電極の分離及び相互の空間
的距離を設定できる物であればよい。また第５図に例示
するごとく、チャネルを形成する半導体層の一部に突起
部を形成してもよい。突起の幅はその役割から明らかな
様に、通常超電導電極の材料がもつ電子対コヒーレント
長さの１０倍より狭くする。またその高さは、少なくと
も超電導電極の厚さをもつ事が望ましい。絶縁物の材料
としてはＳ ｉｏ ２ 、Ｓ １Ｏ１Ｓ ｉ ３Ｎ４、
Ａｌ２Ｏ３などの内から選んで使用する事ができる。半
導体材料としては、ＰＸＢ、Ａｓ、などの不純物を濃度
１０”ａｍ”以下含んだＳｉまたはＧｅ、あるいは１０
”ｃｍ’以下のＳ Ｌ Ｚｎ、Ｇｅを不純物として含ん
だＧａＡｓ、ＩｎＰ、 またはＩ ｎＡｓ等を用いて
もよい。
物等に変更した場合でも、高い精度の加工を行う事がで
き、デバイスの特性の均一性を高くし、製造の際の歩留
まりを高くする事が可能に成る。前述の突起部は絶縁物
でも半導体材料でも、超電導電極の分離及び相互の空間
的距離を設定できる物であればよい。また第５図に例示
するごとく、チャネルを形成する半導体層の一部に突起
部を形成してもよい。突起の幅はその役割から明らかな
様に、通常超電導電極の材料がもつ電子対コヒーレント
長さの１０倍より狭くする。またその高さは、少なくと
も超電導電極の厚さをもつ事が望ましい。絶縁物の材料
としてはＳ ｉｏ ２ 、Ｓ １Ｏ１Ｓ ｉ ３Ｎ４、
Ａｌ２Ｏ３などの内から選んで使用する事ができる。半
導体材料としては、ＰＸＢ、Ａｓ、などの不純物を濃度
１０”ａｍ”以下含んだＳｉまたはＧｅ、あるいは１０
”ｃｍ’以下のＳ Ｌ Ｚｎ、Ｇｅを不純物として含ん
だＧａＡｓ、ＩｎＰ、 またはＩ ｎＡｓ等を用いて
もよい。
以下実施例を用いて本発明の詳細な説明する。
まず、本発明の第一の実施例について述べる。Ｓｉ単結
晶基板１を、１２００℃で水蒸気をふくんだ酸素により
１時間酸化して、基板表面に厚さ０゜８μｍのＳ ｉ０
２より成る絶縁物層２を形成する（第１図）。次いで幅
０．３μｍ、厚さ０．４μｍの不カ型電子線レジストの
パターン３をマスクにして第２図に示す様に、ＣＦ４ガ
スによるプラズマエツチングによって絶縁物層２を深さ
３００ｎｍまでエツチングする。つづいて超高真空容器
中で電子ビーム蒸着法によりＮｂを約３００ｎｍ堆積さ
せた後、溶媒によって電子線レジストを除去すれば、第
３図に示した様に２つの超電導電極が０．３μｍの距離
で接近した構造を得る事ができた。次いで、やはり電子
ビーム蒸着法によって多結晶Ｓｉを約１１００ｎ堆積さ
せ半導体Ｋｊ５を形成して、その表面を乾燥した１００
０℃の酸素中で２０分間酸化して厚さ約２５ｎｍのゲー
ト酸化膜６を形成する。最後に電子ビーム蒸碧によって
Ｎｂを約５００ｎｍ堆積させ、ホ）・レジストをマスク
としたＣＦ４ガスによるプラズマエツチング法によって
加工して制御電極７とした。以上によって本発明の超電
導トランジスタの構造を実現する事ができた（第４図）
。このようにして作成された超電導トランジスタは制御
電極７に印加された電圧によって、２つの超電導電極４
の間の超電導弱結合状態が変化する事を動作原理として
使用されるが、超電導電極間の空間的な距離が精度良く
作製されているので、特性のばらつきが小さく、従って
高い歩留まりを確保できた。第５図は本発明の第２の実
施例による超電導トランジスタの構造を示している。表
面に５ｉ０２より成る厚さ０．７μｍの酸化膜８を形成
した単結晶Ｓｉ基板ｌに、厚さ２００ｎｍのＮｂよりな
る幅１０μｍの制御電極９を設け、その表面を酸化して
絶縁膜１０を形成する。つづいて多結晶またはアモルフ
ァスＳｉよりなる厚さ３００ｎｍの半導体層１１を高真
空容器中において電子ビーム蒸着により形成した後、第
１の実施例と同じ方法により、電子ビームレジストをマ
スクとして、半ａｌ１体ｆｆｉ １１の一部または全部
をエツチングする。エツチングの濶さとしては、次に形
成する超電導電極４の厚さ以上である事が望ましい。起
電体３には厚さ２００ｎｍのＮｂを用いた。このような
工程で作成した素子においても本発明の目的を達する事
ができた。
晶基板１を、１２００℃で水蒸気をふくんだ酸素により
１時間酸化して、基板表面に厚さ０゜８μｍのＳ ｉ０
２より成る絶縁物層２を形成する（第１図）。次いで幅
０．３μｍ、厚さ０．４μｍの不カ型電子線レジストの
パターン３をマスクにして第２図に示す様に、ＣＦ４ガ
スによるプラズマエツチングによって絶縁物層２を深さ
３００ｎｍまでエツチングする。つづいて超高真空容器
中で電子ビーム蒸着法によりＮｂを約３００ｎｍ堆積さ
せた後、溶媒によって電子線レジストを除去すれば、第
３図に示した様に２つの超電導電極が０．３μｍの距離
で接近した構造を得る事ができた。次いで、やはり電子
ビーム蒸着法によって多結晶Ｓｉを約１１００ｎ堆積さ
せ半導体Ｋｊ５を形成して、その表面を乾燥した１００
０℃の酸素中で２０分間酸化して厚さ約２５ｎｍのゲー
ト酸化膜６を形成する。最後に電子ビーム蒸碧によって
Ｎｂを約５００ｎｍ堆積させ、ホ）・レジストをマスク
としたＣＦ４ガスによるプラズマエツチング法によって
加工して制御電極７とした。以上によって本発明の超電
導トランジスタの構造を実現する事ができた（第４図）
。このようにして作成された超電導トランジスタは制御
電極７に印加された電圧によって、２つの超電導電極４
の間の超電導弱結合状態が変化する事を動作原理として
使用されるが、超電導電極間の空間的な距離が精度良く
作製されているので、特性のばらつきが小さく、従って
高い歩留まりを確保できた。第５図は本発明の第２の実
施例による超電導トランジスタの構造を示している。表
面に５ｉ０２より成る厚さ０．７μｍの酸化膜８を形成
した単結晶Ｓｉ基板ｌに、厚さ２００ｎｍのＮｂよりな
る幅１０μｍの制御電極９を設け、その表面を酸化して
絶縁膜１０を形成する。つづいて多結晶またはアモルフ
ァスＳｉよりなる厚さ３００ｎｍの半導体層１１を高真
空容器中において電子ビーム蒸着により形成した後、第
１の実施例と同じ方法により、電子ビームレジストをマ
スクとして、半ａｌ１体ｆｆｉ １１の一部または全部
をエツチングする。エツチングの濶さとしては、次に形
成する超電導電極４の厚さ以上である事が望ましい。起
電体３には厚さ２００ｎｍのＮｂを用いた。このような
工程で作成した素子においても本発明の目的を達する事
ができた。
以上の実施例においては、半導体材料にＳｉを用いたが
、このほかに、Ｇｅ、ＧａＡｓ、Ｉ ｎＡｓ、ＩｎＰな
どを用いた場合にも同様の効果を得る事ができた。本発
明の超電導トランジスタの構造においては、超電導材料
の種類に対する制限は無く、Ｐｂ−Ａｕ、Ｐｂ−Ｉｎ５
Ｐｂ−Ａｕ−１ｎＳＰｂ−Ｂｉ等のｐｂ金合金あるい
は実施例に示したＮｂのほかに、ＮｂＮ、Ｎｂ３Ａｌ、
Ｎｂ５Ｇｃ、Ｎｂ３Ｓｎ等のＮｂ化合物、ＭｏＮ等のＭ
ｏ化合物等の材料を用いてもよい事は言うまでも無い。
、このほかに、Ｇｅ、ＧａＡｓ、Ｉ ｎＡｓ、ＩｎＰな
どを用いた場合にも同様の効果を得る事ができた。本発
明の超電導トランジスタの構造においては、超電導材料
の種類に対する制限は無く、Ｐｂ−Ａｕ、Ｐｂ−Ｉｎ５
Ｐｂ−Ａｕ−１ｎＳＰｂ−Ｂｉ等のｐｂ金合金あるい
は実施例に示したＮｂのほかに、ＮｂＮ、Ｎｂ３Ａｌ、
Ｎｂ５Ｇｃ、Ｎｂ３Ｓｎ等のＮｂ化合物、ＭｏＮ等のＭ
ｏ化合物等の材料を用いてもよい事は言うまでも無い。
以上述べたように、本発明によれば２つの超電導体が半
導体を介して結合した型の超電導トランジスタにおいて
、超電導体間の空間的な距ｍｔ精度良く作製できるので
、特にトランジスタ特性のばらつきを抑える事ができる
為に、製造上の歩留まりを高クシ、かつ回路の構成を容
易にでき、従って高速のスイッチング素子をより容易に
提供できる利点がある。
導体を介して結合した型の超電導トランジスタにおいて
、超電導体間の空間的な距ｍｔ精度良く作製できるので
、特にトランジスタ特性のばらつきを抑える事ができる
為に、製造上の歩留まりを高クシ、かつ回路の構成を容
易にでき、従って高速のスイッチング素子をより容易に
提供できる利点がある。
る超電導トランジスタの構造の一部を示す断面図。
！
＠２図−−一本発明の第２の実施例による超電導トラン
ジスタの構造の一部を示す断面図。
ジスタの構造の一部を示す断面図。
１−ｍ−基板、２−ｍ−絶縁層、３−−−レジス）、４
−−一超電導電極、５−ｍ−半導体層、６−−−ゲート
酸化膜、７−−−制御電極、８−ｍ−酸化膜、９−ｍ−
制御電極、１０−ｍ−絶縁膜層、１１−ｍ−半導体層 第１ 因 第２凶 牙３国
−−一超電導電極、５−ｍ−半導体層、６−−−ゲート
酸化膜、７−−−制御電極、８−ｍ−酸化膜、９−ｍ−
制御電極、１０−ｍ−絶縁膜層、１１−ｍ−半導体層 第１ 因 第２凶 牙３国
Claims (1)
- 【特許請求の範囲】 １、一対の超電導電極と、少なくともこの両超電導電極
に接続して延在する半導体層と、制御電極とを少なくと
も有する超電導トランジスタにおいて、前記一対の超電
導電極は、絶縁物または半導体より成る突起状部分の両
側に形成されて成る事を特徴とする超電導トランジスタ
の構造。 ２、特許請求範囲第１項に記載の超電導トランジスタの
構造において、該突起の幅は、超電導電極の材料の電子
対コヒーレント長さの１０倍よりも狭く、また該突起の
高さは超電導電極の厚さと同じかそれ以上であることを
特徴とする超電導トランジスタの構造。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231308A JPS61110479A (ja) | 1984-11-05 | 1984-11-05 | 超電導トランジスタの構造 |
| EP85308009A EP0181191B1 (en) | 1984-11-05 | 1985-11-04 | Superconducting device |
| EP95104470A EP0667645A1 (en) | 1984-11-05 | 1985-11-04 | Superconducting device |
| DE3588086T DE3588086T2 (de) | 1984-11-05 | 1985-11-04 | Supraleiteranordnung |
| US07/073,408 US4884111A (en) | 1984-11-05 | 1987-07-13 | Superconducting device |
| US07/412,201 US5126801A (en) | 1984-11-05 | 1989-09-25 | Superconducting device |
| US07/875,431 US5311036A (en) | 1984-11-05 | 1992-04-29 | Superconducting device |
| US08/201,410 US5442196A (en) | 1984-11-05 | 1994-02-24 | Superconducting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231308A JPS61110479A (ja) | 1984-11-05 | 1984-11-05 | 超電導トランジスタの構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61110479A true JPS61110479A (ja) | 1986-05-28 |
Family
ID=16921585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231308A Pending JPS61110479A (ja) | 1984-11-05 | 1984-11-05 | 超電導トランジスタの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486575A (en) * | 1987-06-17 | 1989-03-31 | Hitachi Ltd | Superconducting device |
| US6069369A (en) * | 1987-02-27 | 2000-05-30 | Hitachi, Ltd. | Superconducting device |
-
1984
- 1984-11-05 JP JP59231308A patent/JPS61110479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069369A (en) * | 1987-02-27 | 2000-05-30 | Hitachi, Ltd. | Superconducting device |
| JPS6486575A (en) * | 1987-06-17 | 1989-03-31 | Hitachi Ltd | Superconducting device |
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