JPH04225280A - オーミック電極の形成方法 - Google Patents
オーミック電極の形成方法Info
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- JPH04225280A JPH04225280A JP2406825A JP40682590A JPH04225280A JP H04225280 A JPH04225280 A JP H04225280A JP 2406825 A JP2406825 A JP 2406825A JP 40682590 A JP40682590 A JP 40682590A JP H04225280 A JPH04225280 A JP H04225280A
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- ohmic electrode
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ｎ型ＩｎＰ半導体上
へのオーミック電極の形成方法に関するものである。
へのオーミック電極の形成方法に関するものである。
【０００２】
【従来の技術】従来、ＩｎＰ半導体を用いた半導体装置
として、例えば図５に示すようなガンダイオードがある
。同図において１はｎ型ＩｎＰ単結晶であり、その一主
面に活性層としてのＮ型ＩｎＰエピタキシャル層２が薄
く形成されている。ガンダイオードは、大電流密度で動
作するため、高性能化のためには、熱抵抗及び接触抵抗
を低くすることが求められる。このため、エピタキシャ
ル層２を含むｎ型ＩｎＰ半導体１，２の厚さは１０μｍ
程度とされ、ＩｎＰエピタキシャル層２の表面及びｎ型
ＩｎＰ単結晶１の他の主面には、Ａｕ−Ｇｅ／ＮｉやＡ
ｕ−Ｇｅ／Ｔｉ等を用いたオーミック電極７，８がそれ
ぞれ形成されている。ＩｎＰエピタキシャル層２の表面
側には、このオーミック電極７を介して厚いＡｕ膜から
なるヒートシンク５が形成され、ｎ型ＩｎＰ単結晶１の
他の主面側には、オーミック電極８を介してＡｕ膜から
なるボンディングパッド６が形成されている。ヒートシ
ンク５及びボンディングパッド６のＡｕ膜は電気メッキ
法により形成されている。
として、例えば図５に示すようなガンダイオードがある
。同図において１はｎ型ＩｎＰ単結晶であり、その一主
面に活性層としてのＮ型ＩｎＰエピタキシャル層２が薄
く形成されている。ガンダイオードは、大電流密度で動
作するため、高性能化のためには、熱抵抗及び接触抵抗
を低くすることが求められる。このため、エピタキシャ
ル層２を含むｎ型ＩｎＰ半導体１，２の厚さは１０μｍ
程度とされ、ＩｎＰエピタキシャル層２の表面及びｎ型
ＩｎＰ単結晶１の他の主面には、Ａｕ−Ｇｅ／ＮｉやＡ
ｕ−Ｇｅ／Ｔｉ等を用いたオーミック電極７，８がそれ
ぞれ形成されている。ＩｎＰエピタキシャル層２の表面
側には、このオーミック電極７を介して厚いＡｕ膜から
なるヒートシンク５が形成され、ｎ型ＩｎＰ単結晶１の
他の主面側には、オーミック電極８を介してＡｕ膜から
なるボンディングパッド６が形成されている。ヒートシ
ンク５及びボンディングパッド６のＡｕ膜は電気メッキ
法により形成されている。
【０００３】
【発明が解決しようとする課題】従来は、オーミック電
極としてＡｕ−Ｇｅ／ＮｉやＡｕ−Ｇｅ／Ｔｉが用いら
れていたため、素子の製造工程中又は動作中に、ヒート
シンク又はボンディングパッドとして用いられているＡ
ｕ膜のＡｕがｎ型ＩｎＰ半導体中に拡散して素子性能が
劣化するという問題があった。
極としてＡｕ−Ｇｅ／ＮｉやＡｕ−Ｇｅ／Ｔｉが用いら
れていたため、素子の製造工程中又は動作中に、ヒート
シンク又はボンディングパッドとして用いられているＡ
ｕ膜のＡｕがｎ型ＩｎＰ半導体中に拡散して素子性能が
劣化するという問題があった。
【０００４】そこで、この発明は、接触抵抗を低く維持
できるとともに、Ａｕ膜のＡｕがｎ型ＩｎＰ半導体中に
拡散するのを防止することができて素子性能を向上させ
ることのできるオーミック電極の形成方法を提供するこ
とを目的とする。
できるとともに、Ａｕ膜のＡｕがｎ型ＩｎＰ半導体中に
拡散するのを防止することができて素子性能を向上させ
ることのできるオーミック電極の形成方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】この発明は上記課題を解
決するために、（ａ）ｎ型ＩｎＰ半導体上にＡｕ−Ｇｅ
合金膜を形成する工程、（ｂ）前記Ａｕ−Ｇｅ合金膜上
にＴｉ金属膜を形成する工程、（ｃ）前記Ｔｉ金属膜上
に白金族金属膜を形成する工程、（ｄ）前記Ａｕ−Ｇｅ
合金膜、Ｔｉ金属膜及び白金族金属膜を所定温度に加熱
する工程、（ｅ）前記白金族金属膜上にＡｕ膜を形成す
る工程を順次行うことを要旨とする。
決するために、（ａ）ｎ型ＩｎＰ半導体上にＡｕ−Ｇｅ
合金膜を形成する工程、（ｂ）前記Ａｕ−Ｇｅ合金膜上
にＴｉ金属膜を形成する工程、（ｃ）前記Ｔｉ金属膜上
に白金族金属膜を形成する工程、（ｄ）前記Ａｕ−Ｇｅ
合金膜、Ｔｉ金属膜及び白金族金属膜を所定温度に加熱
する工程、（ｅ）前記白金族金属膜上にＡｕ膜を形成す
る工程を順次行うことを要旨とする。
【０００６】Ａｕ−Ｇｅ合金膜は、共晶合金組成であり
、１５０〜２００ｎｍの厚みが望ましい。
、１５０〜２００ｎｍの厚みが望ましい。
【０００７】Ｔｉ金属膜は、２０ｎｍ以上の厚みが望ま
しい。
しい。
【０００８】白金族金属膜は、Ｐｔ，Ｐｄ，Ｒｈ等から
なり、１００〜２００ｎｍの厚みが望ましい。
なり、１００〜２００ｎｍの厚みが望ましい。
【０００９】加熱する所定温度は、３００〜４００℃が
望ましい。
望ましい。
【００１０】Ａｕ膜は、Ａｕ−Ｇｅ合金膜よりも厚く、
電気メッキ法により形成される。
電気メッキ法により形成される。
【００１１】
【作用】Ｔｉ金属膜及び白金族金属膜により、Ａｕ膜の
Ａｕがｎ型ＩｎＰ半導体中に拡散するのが防止される。
Ａｕがｎ型ＩｎＰ半導体中に拡散するのが防止される。
【００１２】
【実施例】以下、この発明の実施例を図１ないし図４を
参照して説明する。
参照して説明する。
【００１３】この実施例は、ＩｎＰガンダイオードにお
けるオーミック電極の形成方法に適用されている。
けるオーミック電極の形成方法に適用されている。
【００１４】なお、図１において前記図５における部材
等と同一ないし均等のものは、前記と同一符号を以って
示す。また、以下の説明において、（ａ）〜（ｅ）の各
項目記号は、図１の（ａ）〜（ｅ）のそれぞれに対応す
る。
等と同一ないし均等のものは、前記と同一符号を以って
示す。また、以下の説明において、（ａ）〜（ｅ）の各
項目記号は、図１の（ａ）〜（ｅ）のそれぞれに対応す
る。
【００１５】（ａ）ｎ型ＩｎＰ単結晶１の一主面に、活
性層となるｎ型ＩｎＰエピタキシャル層２が形成された
ｎ型ＩｎＰエピタキシャル基板１，２を準備する。Ｉｎ
Ｐエピタキシャル層２の表面に、蒸着法により、エピタ
キシャル層２側からＡｕ−Ｇｅ（共晶組成）／Ｔｉ／Ｐ
ｔを１００ｎｍ，２０ｎｍ，１５０ｎｍの厚さに形成し
、積層構造からなるオーミック電極３を形成する。この
後、Ｈ２ ガス雰囲気中でランプ加熱により３５０℃，
２０秒間アニールする。
性層となるｎ型ＩｎＰエピタキシャル層２が形成された
ｎ型ＩｎＰエピタキシャル基板１，２を準備する。Ｉｎ
Ｐエピタキシャル層２の表面に、蒸着法により、エピタ
キシャル層２側からＡｕ−Ｇｅ（共晶組成）／Ｔｉ／Ｐ
ｔを１００ｎｍ，２０ｎｍ，１５０ｎｍの厚さに形成し
、積層構造からなるオーミック電極３を形成する。この
後、Ｈ２ ガス雰囲気中でランプ加熱により３５０℃，
２０秒間アニールする。
【００１６】（ｂ）オーミック電極３のＰｔ膜上に、電
気メッキ法により、ヒートシンク５となるＡｕ膜を２０
μｍ程度に形成する。
気メッキ法により、ヒートシンク５となるＡｕ膜を２０
μｍ程度に形成する。
【００１７】（ｃ）ｎ型ＩｎＰエピタキシャル基板１，
２の裏面をラッピング、ポリッシング、又はエッチング
等の手段により削り、ｎ型ＩｎＰエピタキシャル基板１
，２を１０μｍ程度の厚さにする。
２の裏面をラッピング、ポリッシング、又はエッチング
等の手段により削り、ｎ型ＩｎＰエピタキシャル基板１
，２を１０μｍ程度の厚さにする。
【００１８】（ｄ）所要の厚さまで薄くしたｎ型ＩｎＰ
エピタキシャル基板１，２の裏面における所定領域に、
前記（ａ）工程と同様のＡｕ−Ｇｅ／Ｔｉ／Ｐｔのオー
ミック金属の蒸着と、レジストパターンを用いたリフト
オフ法により、直径４０／６０μｍ程度の円形のオーミ
ック電極４を形成する。この後、前記と同様の条件でア
ニールを行う。
エピタキシャル基板１，２の裏面における所定領域に、
前記（ａ）工程と同様のＡｕ−Ｇｅ／Ｔｉ／Ｐｔのオー
ミック金属の蒸着と、レジストパターンを用いたリフト
オフ法により、直径４０／６０μｍ程度の円形のオーミ
ック電極４を形成する。この後、前記と同様の条件でア
ニールを行う。
【００１９】（ｅ）オーミック電極４の上に、メッキ法
により、ボンディングパッド６となるＡｕ膜を形成した
後、このＡｕ膜の付いたオーミック電極４をマスクにし
てｎ型ＩｎＰエピタキシャル基板１，２をメサエッチン
グし、各ガンダイオード素子を形成する。
により、ボンディングパッド６となるＡｕ膜を形成した
後、このＡｕ膜の付いたオーミック電極４をマスクにし
てｎ型ＩｎＰエピタキシャル基板１，２をメサエッチン
グし、各ガンダイオード素子を形成する。
【００２０】上述のように、この実施例のオーミック電
極３，４は、Ａｕ−Ｇｅ／Ｔｉ／Ｐｔの積層構造とした
ため、ｎ型ＩｎＰ半導体、及びヒートシンク５、ボンデ
ィングパッド６を形成しているＡｕ膜との接合性が良く
、またＴｉ膜及びＰｔ膜がバリヤ金属となって上記Ａｕ
膜のＡｕがｎ型ＩｎＰ半導体中に拡散するのが防止され
る。Ａｕ−Ｇｅ／Ｔｉ／Ｐｔの厚さは１００ｎｍ，２０
ｎｍ，１５０ｎｍとしたのは、この厚さにおいて最も低
い接触抵抗が得られるからであるが、Ａｕ−Ｇｅ：１０
０〜１５０ｎｍ，Ｔｉ：２０〜６０ｎｍ，Ｐｔ：１００
〜２００ｎｍの範囲であれば、実用上十分に低い接触抵
抗が得られる。Ａｕ−Ｇｅ／Ｔｉ／Ｐｔのアニール条件
を３５０℃，２０秒間としたのは、次に述べるように、
上記のような各金属膜の厚みにおいて、このアニール条
件のときに最も低い接触抵抗が得られるからである。
極３，４は、Ａｕ−Ｇｅ／Ｔｉ／Ｐｔの積層構造とした
ため、ｎ型ＩｎＰ半導体、及びヒートシンク５、ボンデ
ィングパッド６を形成しているＡｕ膜との接合性が良く
、またＴｉ膜及びＰｔ膜がバリヤ金属となって上記Ａｕ
膜のＡｕがｎ型ＩｎＰ半導体中に拡散するのが防止され
る。Ａｕ−Ｇｅ／Ｔｉ／Ｐｔの厚さは１００ｎｍ，２０
ｎｍ，１５０ｎｍとしたのは、この厚さにおいて最も低
い接触抵抗が得られるからであるが、Ａｕ−Ｇｅ：１０
０〜１５０ｎｍ，Ｔｉ：２０〜６０ｎｍ，Ｐｔ：１００
〜２００ｎｍの範囲であれば、実用上十分に低い接触抵
抗が得られる。Ａｕ−Ｇｅ／Ｔｉ／Ｐｔのアニール条件
を３５０℃，２０秒間としたのは、次に述べるように、
上記のような各金属膜の厚みにおいて、このアニール条
件のときに最も低い接触抵抗が得られるからである。
【００２１】図２は、上述のようにして形成したオーミ
ック電極のＡｕ−Ｇｅの厚さをパラメータとしたときの
比接触抵抗のアニール温度依存性を示している。同図中
、ａはＡｕ−Ｇｅ５０ｎｍ，ｂは同２００ｎｍ，ｃは同
１００ｎｍ，ｄは同１５０ｎｍのときの各特性である。 この結果から、Ａｕ−Ｇｅの厚さは１００〜１５０ｎｍ
で、アニール温度は３００〜４００℃がよいことが分る
。このときの比接触抵抗は、ほぼ２×１０−６Ωｃｍ２
程度であり、この値はガンダイオードの電極として十
分な低接触抵抗が得られる。
ック電極のＡｕ−Ｇｅの厚さをパラメータとしたときの
比接触抵抗のアニール温度依存性を示している。同図中
、ａはＡｕ−Ｇｅ５０ｎｍ，ｂは同２００ｎｍ，ｃは同
１００ｎｍ，ｄは同１５０ｎｍのときの各特性である。 この結果から、Ａｕ−Ｇｅの厚さは１００〜１５０ｎｍ
で、アニール温度は３００〜４００℃がよいことが分る
。このときの比接触抵抗は、ほぼ２×１０−６Ωｃｍ２
程度であり、この値はガンダイオードの電極として十
分な低接触抵抗が得られる。
【００２２】図３は、Ａｕ−Ｇｅ１００ｎｍ，Ｔｉ２０
ｎｍとしたときの比接触抵抗のＰｔ膜厚依存性を示して
いる。この結果から、Ｐｔ膜厚の依存性は少ないが、そ
の厚さは１００〜２００ｎｍ程度がよい。
ｎｍとしたときの比接触抵抗のＰｔ膜厚依存性を示して
いる。この結果から、Ｐｔ膜厚の依存性は少ないが、そ
の厚さは１００〜２００ｎｍ程度がよい。
【００２３】図４は、Ａｕ−Ｇｅ１００ｎｍ，Ｐｔ１５
０ｎｍとしたときの比接触抵抗のＴｉ膜厚依存性を示し
ている。この結果から、比接触抵抗は、Ｔｉ膜厚２０ｎ
ｍ以上で低くなるので、Ｔｉの厚さは２０ｎｍ以上がよ
い。
０ｎｍとしたときの比接触抵抗のＴｉ膜厚依存性を示し
ている。この結果から、比接触抵抗は、Ｔｉ膜厚２０ｎ
ｍ以上で低くなるので、Ｔｉの厚さは２０ｎｍ以上がよ
い。
【００２４】次に、２６０℃の高温放置加速試験を行っ
たときの特性劣化開始時間を比較例とともに述べる。
たときの特性劣化開始時間を比較例とともに述べる。
【００２５】実施例１：エピタキシャル層２側のオーミ
ック電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとし、基板裏面側の
オーミック電極も同様にＡｕ−Ｇｅ／Ｔｉ／Ｐｔとした
。
ック電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとし、基板裏面側の
オーミック電極も同様にＡｕ−Ｇｅ／Ｔｉ／Ｐｔとした
。
【００２６】実施例２：エピタキシャル層２側のオーミ
ック電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとし、基板裏面側の
オーミック電極は、Ａｕ−Ｇｅのみとした。
ック電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとし、基板裏面側の
オーミック電極は、Ａｕ−Ｇｅのみとした。
【００２７】比較例：エピタキシャル層２側のオーミッ
ク電極をＡｕ−Ｇｅのみとし、基板裏面側のオーミック
電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとした。
ク電極をＡｕ−Ｇｅのみとし、基板裏面側のオーミック
電極をＡｕ−Ｇｅ／Ｔｉ／Ｐｔとした。
【００２８】上記３例の劣化開始時間は、実施例１が７
００時間、実施例２が１００時間であったのに対し、比
較例のものは、劣化が大きくガンダイオードとして動作
（発振）しなかった。この結果、エピタキシャル層側及
び基板裏面側の両オーミック電極をＡｕ−Ｇｅ／Ｔｉ／
Ｐｔとした実施例１のものは、Ａｕ膜のＡｕがｎ型Ｉｎ
Ｐ半導体中に拡散するのが十分に阻止されて最も劣化し
にくいことが判明した。
００時間、実施例２が１００時間であったのに対し、比
較例のものは、劣化が大きくガンダイオードとして動作
（発振）しなかった。この結果、エピタキシャル層側及
び基板裏面側の両オーミック電極をＡｕ−Ｇｅ／Ｔｉ／
Ｐｔとした実施例１のものは、Ａｕ膜のＡｕがｎ型Ｉｎ
Ｐ半導体中に拡散するのが十分に阻止されて最も劣化し
にくいことが判明した。
【００２９】なお、上述の実施例では、白金族金属膜と
してＰｔを用いたが、Ｐｄ，Ｒｈを用いても、上記とほ
ぼ同様の作用効果が得られる。
してＰｔを用いたが、Ｐｄ，Ｒｈを用いても、上記とほ
ぼ同様の作用効果が得られる。
【００３０】
【発明の効果】以上説明したように、この発明によれば
、ｎ型ＩｎＰ半導体側からＡｕ−Ｇｅ合金膜／Ｔｉ金属
膜／白金族金属膜の積層構造として、これを所定温度に
加熱し、上記白金族金属膜上にＡｕ膜を形成するように
したため、接触抵抗を低く維持できるとともに、Ａｕ膜
のＡｕがｎ型ＩｎＰ半導体中に拡散するのを防止するこ
とができて素子性能を向上させることができる。
、ｎ型ＩｎＰ半導体側からＡｕ−Ｇｅ合金膜／Ｔｉ金属
膜／白金族金属膜の積層構造として、これを所定温度に
加熱し、上記白金族金属膜上にＡｕ膜を形成するように
したため、接触抵抗を低く維持できるとともに、Ａｕ膜
のＡｕがｎ型ＩｎＰ半導体中に拡散するのを防止するこ
とができて素子性能を向上させることができる。
【図１】この発明に係るオーミック電極の形成方法の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図２】この発明の実施例においてＡｕ−Ｇｅの厚さを
パラメータとしたときの比接触抵抗のアニール温度依存
性を示す特性図である。
パラメータとしたときの比接触抵抗のアニール温度依存
性を示す特性図である。
【図３】この発明の実施例においてＡｕ−Ｇｅ及びＴｉ
の厚さを一定としたときの比接触抵抗のＰｔ膜厚依存性
を示す特性図である。
の厚さを一定としたときの比接触抵抗のＰｔ膜厚依存性
を示す特性図である。
【図４】この発明の実施例においてＡｕ−Ｇｅ及びＰｔ
の厚さを一定としたときの比接触抵抗のＴｉ膜厚依存性
を示す特性図である。
の厚さを一定としたときの比接触抵抗のＴｉ膜厚依存性
を示す特性図である。
【図５】従来のＩｎＰガンダイオードの構造を示す側面
図である。
図である。
１ ｎ型ＩｎＰ単結晶
２ ｎ型ＩｎＰエピタキシャル層
３，４ Ａｕ−Ｇｅ／Ｔｉ／Ｐｔのオーミック電極５
ヒートシンク（Ａｕ膜） ６ ボンディングパッド（Ａｕ膜）
ヒートシンク（Ａｕ膜） ６ ボンディングパッド（Ａｕ膜）
Claims (1)
- 【請求項１】 （ａ）ｎ型ＩｎＰ半導体上にＡｕ−Ｇ
ｅ合金膜を形成する工程、 （ｂ）前記Ａｕ−Ｇｅ合金膜上にＴｉ金属膜を形成する
工程、 （ｃ）前記Ｔｉ金属膜上に白金族金属膜を形成する工程
、 （ｄ）前記Ａｕ−Ｇｅ合金膜、Ｔｉ金属膜及び白金族金
属膜を所定温度に加熱する工程、 （ｅ）前記白金族金属膜上にＡｕ膜を形成する工程を順
次行うことを特徴とするオーミック電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406825A JPH04225280A (ja) | 1990-12-26 | 1990-12-26 | オーミック電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406825A JPH04225280A (ja) | 1990-12-26 | 1990-12-26 | オーミック電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225280A true JPH04225280A (ja) | 1992-08-14 |
Family
ID=18516447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406825A Pending JPH04225280A (ja) | 1990-12-26 | 1990-12-26 | オーミック電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020155477A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107510A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 化合物半導体オ−ム性電極形成法 |
| JPS6281785A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ｐ型基板半導体レ−ザのｎ電極 |
-
1990
- 1990-12-26 JP JP2406825A patent/JPH04225280A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107510A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 化合物半導体オ−ム性電極形成法 |
| JPS6281785A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ｐ型基板半導体レ−ザのｎ電極 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020155477A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
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