JP2893723B2 - オーミック電極の製造方法 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｎ型GaAs半導体素子上にオーミック電極
を形成するオーミック電極の形成方法に関するものであ
る。
を形成するオーミック電極の形成方法に関するものであ
る。
ｎ型GaAs半導体素子上に電極を形成する方法として、
オーミック電極形成技術がある。金属と半導体とを接触
させたとき、界面でのキャリアの再結合速度が非常に
速い場合、ショットキー障壁が十分低い場合、キャ
リアがトンネルできるほど障壁が十分薄い場合はオーミ
ック接触になる（LSIハンドブック、電子通信学会編、
p.710）。このオーミック接触の最も一般的な方法とし
て、合金化法（alloyed ohmic contact）がある。Au−G
e−Ni系電極は、その中で最もよく使用されている電極
構造である。
オーミック電極形成技術がある。金属と半導体とを接触
させたとき、界面でのキャリアの再結合速度が非常に
速い場合、ショットキー障壁が十分低い場合、キャ
リアがトンネルできるほど障壁が十分薄い場合はオーミ
ック接触になる（LSIハンドブック、電子通信学会編、
p.710）。このオーミック接触の最も一般的な方法とし
て、合金化法（alloyed ohmic contact）がある。Au−G
e−Ni系電極は、その中で最もよく使用されている電極
構造である。
第12図は、従来のAu−Ge−Ni系オーミック電極を示す
工程図である。従来のオーミック電極は、基板上に形成
されたAuGe薄膜と、その上面に形成されたNi薄膜の２層
構造を加熱してオーミック接合を形成している。
工程図である。従来のオーミック電極は、基板上に形成
されたAuGe薄膜と、その上面に形成されたNi薄膜の２層
構造を加熱してオーミック接合を形成している。
以下、その形成方法を説明する。まず、GaAs基板１上
にAuGe薄膜２を真空蒸着で形成する（ステップ101）。
さらに、このAuGe薄膜２上にNi薄膜３を真空蒸着で形成
する（ステップ102）。次に、以上の工程で形成されたA
uGe薄膜２およびNi薄膜３を、450℃で１分間加熱するこ
とにより（ステップ103）、オーミック接合が形成され
（ステップ104）、Ni/AuGeから成るオーミック電極４が
形成される。
にAuGe薄膜２を真空蒸着で形成する（ステップ101）。
さらに、このAuGe薄膜２上にNi薄膜３を真空蒸着で形成
する（ステップ102）。次に、以上の工程で形成されたA
uGe薄膜２およびNi薄膜３を、450℃で１分間加熱するこ
とにより（ステップ103）、オーミック接合が形成され
（ステップ104）、Ni/AuGeから成るオーミック電極４が
形成される。
また、電極を形成する材料として、PdとGeを使用する
Pd−Ge系オーミック電極が提案されている（J.Appl.Phy
s.62（３）,1 August 1987,pp.942−947）。この技術
は、Pd薄膜を形成した後にGe薄膜を形成し、これらを32
5℃で30分間加熱するものである。
Pd−Ge系オーミック電極が提案されている（J.Appl.Phy
s.62（３）,1 August 1987,pp.942−947）。この技術
は、Pd薄膜を形成した後にGe薄膜を形成し、これらを32
5℃で30分間加熱するものである。
しかしながら、一般的にオーミック電極は半導体素子
が多方面で利用されることから使用される環境は多種多
様であるが、従来のオーミック電極は耐熱性が乏しいの
で、例えば環境の温度変化が生じると接触抵抗が増加
し、半導体素子としての機能に支障が生じる。その為、
温度変化に対して、十分な信頼性が得られなかった。
が多方面で利用されることから使用される環境は多種多
様であるが、従来のオーミック電極は耐熱性が乏しいの
で、例えば環境の温度変化が生じると接触抵抗が増加
し、半導体素子としての機能に支障が生じる。その為、
温度変化に対して、十分な信頼性が得られなかった。
特に、Au−Ge−Ni系電極は電極のミクロな組成分布が
不均一であり（第９図（ａ））微細化が要求されるLSI
には不十分であり、また、加熱時に電極がボールアップ
等で、変形しやすく半導体素子と電極との界面が不均一
になる。その為、素子の微細化に伴い、電極の短絡やオ
ーミック特性の不均一を誘起するという欠点があった。
化合物半導体素子としてGaAsを使用した場合、GaAs中に
おけるAuの急速な拡散による信頼性上の問題があり、Au
−Ge系は合金化の深さが深いところまで及ぶので、Au−
Gaという低融点の共晶ができ耐熱性が悪くなるという欠
点があった（半導体ハンドブック第２版、半導体ハンド
ブック編纂委員会編、p.366）。
不均一であり（第９図（ａ））微細化が要求されるLSI
には不十分であり、また、加熱時に電極がボールアップ
等で、変形しやすく半導体素子と電極との界面が不均一
になる。その為、素子の微細化に伴い、電極の短絡やオ
ーミック特性の不均一を誘起するという欠点があった。
化合物半導体素子としてGaAsを使用した場合、GaAs中に
おけるAuの急速な拡散による信頼性上の問題があり、Au
−Ge系は合金化の深さが深いところまで及ぶので、Au−
Gaという低融点の共晶ができ耐熱性が悪くなるという欠
点があった（半導体ハンドブック第２版、半導体ハンド
ブック編纂委員会編、p.366）。
また、Pd−Ge系電極は上記欠点についてはこれまで全
く検討されていなかったが、合金温度が高くないので、
例えばオーミック電極を形成した後でゲート電極を形成
する場合、それ以上の高温にすると熱履歴により特性が
劣化するという欠点があった。
く検討されていなかったが、合金温度が高くないので、
例えばオーミック電極を形成した後でゲート電極を形成
する場合、それ以上の高温にすると熱履歴により特性が
劣化するという欠点があった。
そこで本発明は、電極の短絡が起こらず、オーミック
特性が均一になるオーミック電極の形成方法を提供する
ことを目的とする。
特性が均一になるオーミック電極の形成方法を提供する
ことを目的とする。
上記課題を解決するために、本発明のオーミック電極
の形成方法は、ｎ型GaAs基板上に、膜厚が300〜1500オ
ングストロームのPd薄膜を形成する第１薄膜形成工程
と、Pd薄膜上に、膜厚が500〜1500オングストロームのG
e薄膜を形成する第２薄膜形成工程と、Pd薄膜及びGe薄
膜を、500〜650℃の温度範囲で、３〜20秒間加熱する加
熱する加熱工程とを含んで構成されることを特徴として
いる。
の形成方法は、ｎ型GaAs基板上に、膜厚が300〜1500オ
ングストロームのPd薄膜を形成する第１薄膜形成工程
と、Pd薄膜上に、膜厚が500〜1500オングストロームのG
e薄膜を形成する第２薄膜形成工程と、Pd薄膜及びGe薄
膜を、500〜650℃の温度範囲で、３〜20秒間加熱する加
熱する加熱工程とを含んで構成されることを特徴として
いる。
〔作用〕 本発明のオーミック電極の形成方法は、膜厚が300〜1
500オングストロームのPd薄膜、膜厚が500〜1500オング
ストロームのGe薄膜を形成し、Pd薄膜及びGe薄膜を500
〜650℃の温度範囲で、３〜20秒間の短時間だけ加熱す
ることで、加熱による電極の変形が抑制され、半導体素
子と電極との界面が均一になる。
500オングストロームのPd薄膜、膜厚が500〜1500オング
ストロームのGe薄膜を形成し、Pd薄膜及びGe薄膜を500
〜650℃の温度範囲で、３〜20秒間の短時間だけ加熱す
ることで、加熱による電極の変形が抑制され、半導体素
子と電極との界面が均一になる。
以下、この発明の一実施例にかかるオーミック電極の
形成方法、及び、当該オーミック電極の形成方法によっ
て形成されるオーミック電極について添付図面に基づき
説明する。なお、説明において同一要素には同一符号を
用い、重複する説明は省略する。
形成方法、及び、当該オーミック電極の形成方法によっ
て形成されるオーミック電極について添付図面に基づき
説明する。なお、説明において同一要素には同一符号を
用い、重複する説明は省略する。
第１図は、この発明の一実施例に係る加熱前の電極構
造を示すものである。この発明は基本的に、Pd薄膜５及
びGe薄膜６を含む２層構造で構成されている。Pd薄膜５
は、ｎ型GaAs基板１上に、膜厚300〜1500オングストロ
ームで形成されている。このPd薄膜５の上面にはGe薄膜
６が、500〜1500オングストロームで形成されている。
この２層構造を加熱処理することにより、オーミック電
極が形成される。
造を示すものである。この発明は基本的に、Pd薄膜５及
びGe薄膜６を含む２層構造で構成されている。Pd薄膜５
は、ｎ型GaAs基板１上に、膜厚300〜1500オングストロ
ームで形成されている。このPd薄膜５の上面にはGe薄膜
６が、500〜1500オングストロームで形成されている。
この２層構造を加熱処理することにより、オーミック電
極が形成される。
第２図及び第３図は、本発明に係る電極形成方法を示
す工程図である。この形成方法は、基本的に、第１薄膜
形成工程、第２薄膜形成工程及び加熱工程を含んで構成
される。第１薄膜形成工程では、GaAs基板１上に、真空
蒸着法でPd薄膜５を形成する（ステップ201）。第２薄
膜形成工程では、上記Pd薄膜５上にGe薄膜６を真空蒸着
法で形成する（ステップ202）。基板１上には、Pd薄膜
５及びGe薄膜６が積層された２層構造電極が形成されて
いる。次に、これら２層構造を、特に浅い接合形成の為
に用いる10ns〜１分以内の熱処理法として知られる短時
間熱処理法（LSIハンドブック、電子通信学会編（198
4）、p.337）により加熱する（ステップ203）。この加
熱処理によりオーミック接合が形成され（ステップ20
4）、オーミック電極が形成される。このように、短時
間熱処理法を使用することにより、オーミック電極の耐
熱性を向上することができる。また、この加熱工程をN2
ガスあるいはArガス等の不活性ガス雰囲気中で行うこと
により、加熱用電極の酸化を防止することができる。
す工程図である。この形成方法は、基本的に、第１薄膜
形成工程、第２薄膜形成工程及び加熱工程を含んで構成
される。第１薄膜形成工程では、GaAs基板１上に、真空
蒸着法でPd薄膜５を形成する（ステップ201）。第２薄
膜形成工程では、上記Pd薄膜５上にGe薄膜６を真空蒸着
法で形成する（ステップ202）。基板１上には、Pd薄膜
５及びGe薄膜６が積層された２層構造電極が形成されて
いる。次に、これら２層構造を、特に浅い接合形成の為
に用いる10ns〜１分以内の熱処理法として知られる短時
間熱処理法（LSIハンドブック、電子通信学会編（198
4）、p.337）により加熱する（ステップ203）。この加
熱処理によりオーミック接合が形成され（ステップ20
4）、オーミック電極が形成される。このように、短時
間熱処理法を使用することにより、オーミック電極の耐
熱性を向上することができる。また、この加熱工程をN2
ガスあるいはArガス等の不活性ガス雰囲気中で行うこと
により、加熱用電極の酸化を防止することができる。
次に、この発明の他の実施例に係る電極形成方法を説
明する。上記実施例との差異は、第１薄膜形成工程で形
成されるPd薄膜の膜厚、第２薄膜形成工程で形成される
Ge薄膜の膜厚、及び加熱工程における加熱温度、加熱時
間に制限を設けている点である。まず、この実施例では
Pd薄膜の膜厚を300〜1500オングストローム、Ge薄膜の
膜厚を500〜1500オングストローム、さらに、加熱温度
を500℃以上650℃未満、加熱時間を３〜20秒に設定して
いる。Pd薄膜の膜厚が1500オングストローム以下であれ
ば、短時間熱処理法によりGeの拡散速度に悪影響を与え
ることがない。また、Ge薄膜の膜厚を500オングストロ
ーム以上にすれば、Pd−Ge組成においてGeが過剰となり
基板上にGeが形成される。さらに、加熱温度を500℃以
上650℃未満かつ加熱時間を３〜20秒に設定すれば、接
触抵抗が低く電極表面は均一かつ平坦になる。
明する。上記実施例との差異は、第１薄膜形成工程で形
成されるPd薄膜の膜厚、第２薄膜形成工程で形成される
Ge薄膜の膜厚、及び加熱工程における加熱温度、加熱時
間に制限を設けている点である。まず、この実施例では
Pd薄膜の膜厚を300〜1500オングストローム、Ge薄膜の
膜厚を500〜1500オングストローム、さらに、加熱温度
を500℃以上650℃未満、加熱時間を３〜20秒に設定して
いる。Pd薄膜の膜厚が1500オングストローム以下であれ
ば、短時間熱処理法によりGeの拡散速度に悪影響を与え
ることがない。また、Ge薄膜の膜厚を500オングストロ
ーム以上にすれば、Pd−Ge組成においてGeが過剰となり
基板上にGeが形成される。さらに、加熱温度を500℃以
上650℃未満かつ加熱時間を３〜20秒に設定すれば、接
触抵抗が低く電極表面は均一かつ平坦になる。
第４図は、この発明における加熱工程の加熱温度に対
する接触抵抗の依存性を示すものである。この実験は、
ｎ型GaAsの基板を使用し、薄膜形成方法としては真空蒸
着法を使用しており、Pd薄膜を50nm（500オングストロ
ーム）の膜厚、Ge薄膜を10、50、100、200nmの膜厚で形
成した。なお、この場合の加熱（合金）時間は10秒で、
タングステン（Ｗ）ランプでフラッシュアニールを行っ
た。加熱温度はウエハ上に直接接触させたAC（アルメル
・クロメル）熱電対で測定した。この実験によると、接
触抵抗値が加熱温度に対して低く安定している安定領
域、接触抵抗の値が加熱温度に対して急激に増加してい
る急変領域、さらに接触抵抗の値が実用性の範囲を逸脱
している非実用領域に大別することができる。
する接触抵抗の依存性を示すものである。この実験は、
ｎ型GaAsの基板を使用し、薄膜形成方法としては真空蒸
着法を使用しており、Pd薄膜を50nm（500オングストロ
ーム）の膜厚、Ge薄膜を10、50、100、200nmの膜厚で形
成した。なお、この場合の加熱（合金）時間は10秒で、
タングステン（Ｗ）ランプでフラッシュアニールを行っ
た。加熱温度はウエハ上に直接接触させたAC（アルメル
・クロメル）熱電対で測定した。この実験によると、接
触抵抗値が加熱温度に対して低く安定している安定領
域、接触抵抗の値が加熱温度に対して急激に増加してい
る急変領域、さらに接触抵抗の値が実用性の範囲を逸脱
している非実用領域に大別することができる。
第５図は、これらの領域を加熱温度毎にわかりやすく
分布させた分布図である。同図において、安定領域に属
するデータは白丸、急変領域に属するデータは三角、非
実用領域に属するデータは黒丸で表示している。Pd薄膜
の膜厚を30nm〜150nm、Ge薄膜の膜厚を50〜150nm、温度
範囲を500℃以上650℃未満に設定すれば、良好なオーミ
ック電極を得られることが明白である。
分布させた分布図である。同図において、安定領域に属
するデータは白丸、急変領域に属するデータは三角、非
実用領域に属するデータは黒丸で表示している。Pd薄膜
の膜厚を30nm〜150nm、Ge薄膜の膜厚を50〜150nm、温度
範囲を500℃以上650℃未満に設定すれば、良好なオーミ
ック電極を得られることが明白である。
第６図は、AGアソシエーツ社製ヒートパルス410型式
を用いて、Ge薄膜の膜厚を1000オングストローム、Pd薄
膜の膜厚を1000オングストロームで形成した電極におけ
る加熱時間と歩どまり率との関係を示した実験結果であ
る。第６図（ａ）は加熱温度が600℃、同図（ｂ）は加
熱温度が500℃の場合を示すものである。いずれも、加
熱時間が３秒〜20秒であれば歩留まり率は良好である。
を用いて、Ge薄膜の膜厚を1000オングストローム、Pd薄
膜の膜厚を1000オングストロームで形成した電極におけ
る加熱時間と歩どまり率との関係を示した実験結果であ
る。第６図（ａ）は加熱温度が600℃、同図（ｂ）は加
熱温度が500℃の場合を示すものである。いずれも、加
熱時間が３秒〜20秒であれば歩留まり率は良好である。
第７図は、AGアソシエーツ社製ヒートパルス4100型式
を用いて、加熱工程における加熱時間と加熱温度との関
係を表したものである。温度は徐々に増加し、目標温度
に達した後、その温度で所定時間だけ保留される。その
後、温度は急激に減少する。上記実施例における加熱時
間は保留時間を意味する。
を用いて、加熱工程における加熱時間と加熱温度との関
係を表したものである。温度は徐々に増加し、目標温度
に達した後、その温度で所定時間だけ保留される。その
後、温度は急激に減少する。上記実施例における加熱時
間は保留時間を意味する。
第８図は、従来技術と本発明に係るオーミック電極の
耐熱性を示すものである。同図（ａ）は、Pd薄膜を1000
オングストローム、Ge薄膜を1000オングストローム形成
し、その後、325℃で30分間加熱して形成した従来技術
に係るオーミック電極を、300℃の炉中に100時間入れた
後の特性を示す。第８図（ｂ）は、Pd薄膜を1000オング
ストロームの膜厚、Ge薄膜を1000オングストロームの膜
厚で形成し、その後、短時間熱処理で600℃で20秒間加
熱して形成した本発明に係るオーミック電極ヲ、300℃
の炉の中に1000時間入れた後の特性を示す。この試験結
果は、ヒューレットパッカード社製パラメータアナライ
ザーHP4145Bを用いて0.1Vのステップで印加電圧と電流
値を測定したものである。従来技術に係るオーミック電
極はわずか100時間でオーミク性が失われるが、本発明
に係るオーミック電極はその10倍である1000時間でもオ
ーミック性が失われないことがわかる。
耐熱性を示すものである。同図（ａ）は、Pd薄膜を1000
オングストローム、Ge薄膜を1000オングストローム形成
し、その後、325℃で30分間加熱して形成した従来技術
に係るオーミック電極を、300℃の炉中に100時間入れた
後の特性を示す。第８図（ｂ）は、Pd薄膜を1000オング
ストロームの膜厚、Ge薄膜を1000オングストロームの膜
厚で形成し、その後、短時間熱処理で600℃で20秒間加
熱して形成した本発明に係るオーミック電極ヲ、300℃
の炉の中に1000時間入れた後の特性を示す。この試験結
果は、ヒューレットパッカード社製パラメータアナライ
ザーHP4145Bを用いて0.1Vのステップで印加電圧と電流
値を測定したものである。従来技術に係るオーミック電
極はわずか100時間でオーミク性が失われるが、本発明
に係るオーミック電極はその10倍である1000時間でもオ
ーミック性が失われないことがわかる。
第９図は、従来のAu−Ge−Ni系電極と本発明に係るPd
−Ge系電極の表面を電子顕微鏡で撮影した写真である。
本発明に係るPd−Ge系電極は表面が極めて滑らかであ
り、均一に元素が電極面内に分布しているのに対し、従
来の電極は１μｍ程度の大きさの組成の分布が見られ
る。その為、例えばミクロン程度の大きさをもつ電極で
は、接触抵抗がばらつき、オーミック特性が悪い。この
Pd−Ge系電極は、Pd薄膜を1000オングストロームの膜
厚、Ge薄膜を1000オングストロームの膜厚で形成し、加
熱時間600℃で10秒間加熱して形成したものである。
−Ge系電極の表面を電子顕微鏡で撮影した写真である。
本発明に係るPd−Ge系電極は表面が極めて滑らかであ
り、均一に元素が電極面内に分布しているのに対し、従
来の電極は１μｍ程度の大きさの組成の分布が見られ
る。その為、例えばミクロン程度の大きさをもつ電極で
は、接触抵抗がばらつき、オーミック特性が悪い。この
Pd−Ge系電極は、Pd薄膜を1000オングストロームの膜
厚、Ge薄膜を1000オングストロームの膜厚で形成し、加
熱時間600℃で10秒間加熱して形成したものである。
第10図は、本発明に係るPd−Ge系電極のAESによる深
さ方向の組成分析結果を示すものである。本発明に係る
Pd−Ge系電極はPdとGeが全体にわたって融合しているこ
とがわかる。
さ方向の組成分析結果を示すものである。本発明に係る
Pd−Ge系電極はPdとGeが全体にわたって融合しているこ
とがわかる。
第11図は、本発明に係るPd−Ge系電極を250℃及び300
℃の雰囲気中に入れた時の接触抵抗の変化を示す実験結
果である。この実験において実験装置はヒューレットパ
ッカード社製パラメータアナライザーHP4145Bを用いて
おり、Pd−Ge系電極はPd薄膜を1000オングストロームの
膜厚、Ge薄膜を1000オングストロームの膜厚で形成し、
加熱時間600℃で10秒間加熱して形成した電極を使用し
ている。この実験により、250℃ではほとんど接触抵抗
に変化がなく、300℃でも増加率は少ないことがわか
る。この場合でも電極は明確なオーミック特性を示す
（第８図（ｂ）参照）。
℃の雰囲気中に入れた時の接触抵抗の変化を示す実験結
果である。この実験において実験装置はヒューレットパ
ッカード社製パラメータアナライザーHP4145Bを用いて
おり、Pd−Ge系電極はPd薄膜を1000オングストロームの
膜厚、Ge薄膜を1000オングストロームの膜厚で形成し、
加熱時間600℃で10秒間加熱して形成した電極を使用し
ている。この実験により、250℃ではほとんど接触抵抗
に変化がなく、300℃でも増加率は少ないことがわか
る。この場合でも電極は明確なオーミック特性を示す
（第８図（ｂ）参照）。
最後に、本発明に係るPd−Ge系電極の接触抵抗の測定
結果を説明する。この電極は、第１の薄膜形成工程にお
いてGaAs基板上にPd薄膜を760オングストロームの膜
厚、第２の薄膜形成工程においてGe薄膜を500オングス
トロームの膜厚で形成し、さらに、加熱工程でN2雰囲気
中において600℃で10秒間加熱した。以上の工程によ
り、接触抵抗が１×10-5Ωcm2程度のオーミック電極を
形成することができた。
結果を説明する。この電極は、第１の薄膜形成工程にお
いてGaAs基板上にPd薄膜を760オングストロームの膜
厚、第２の薄膜形成工程においてGe薄膜を500オングス
トロームの膜厚で形成し、さらに、加熱工程でN2雰囲気
中において600℃で10秒間加熱した。以上の工程によ
り、接触抵抗が１×10-5Ωcm2程度のオーミック電極を
形成することができた。
なお、この発明は上記実施例に限定されるものではな
い。例えば、Pd薄膜及びGe薄膜の形成方法として真空蒸
着法を使用しているが、この形成方法に限定されるもの
ではない。例えば、スパッタ法、イオンプレーテイング
法、気相成長法（CVD）、光エネルギを利用した膜形成
方法（ホトデポジッション）等でもよい。
い。例えば、Pd薄膜及びGe薄膜の形成方法として真空蒸
着法を使用しているが、この形成方法に限定されるもの
ではない。例えば、スパッタ法、イオンプレーテイング
法、気相成長法（CVD）、光エネルギを利用した膜形成
方法（ホトデポジッション）等でもよい。
また、この発明は一般的にソースとドレインを有する
FET（例えばMES形、MOS形、MIS形などのFET）に適用す
ることができるのみならず、ダイオード、抵抗等全ての
回路素子に使用することができる。
FET（例えばMES形、MOS形、MIS形などのFET）に適用す
ることができるのみならず、ダイオード、抵抗等全ての
回路素子に使用することができる。
さらに、短時間熱処理はフラッシュランプアニールに
限定されるものではなく、例えば、ハロゲンランプやカ
ーボンヒータによるアニール、レーザアニール、電子ビ
ームアニール等でもよい。
限定されるものではなく、例えば、ハロゲンランプやカ
ーボンヒータによるアニール、レーザアニール、電子ビ
ームアニール等でもよい。
また、この実施例ではｎ型GaAs基板上に電極を形成し
ているが、基板ではなく別の基板上に形成されたｎ型Ga
As領域でもよい。さらに、ｎ型GaAs基板と電極との間に
中間層があっても、加熱工程においてPd、Geが基板内へ
拡散できる場合には本発明に係る電極を使用できる。
ているが、基板ではなく別の基板上に形成されたｎ型Ga
As領域でもよい。さらに、ｎ型GaAs基板と電極との間に
中間層があっても、加熱工程においてPd、Geが基板内へ
拡散できる場合には本発明に係る電極を使用できる。
また、この発明に係るオーミック電極の形成方法は、
Pd薄膜の膜厚、Ge薄膜の膜厚、加熱温度、加熱時間を所
定の範囲に限定することで、加熱による電極の変形がな
く電極表面が滑らかになる。従って、電極の短絡を防止
することができる。さらに、化合物半導体素子との界面
にはPd、Geが均一に分布し、均一なオーミック接触が得
られる。その為、オーミック特性が均一になる。この場
合、従来のPd、Geを使用した電極形成技術と比べ、製造
時間をかなり短縮することができる。
Pd薄膜の膜厚、Ge薄膜の膜厚、加熱温度、加熱時間を所
定の範囲に限定することで、加熱による電極の変形がな
く電極表面が滑らかになる。従って、電極の短絡を防止
することができる。さらに、化合物半導体素子との界面
にはPd、Geが均一に分布し、均一なオーミック接触が得
られる。その為、オーミック特性が均一になる。この場
合、従来のPd、Geを使用した電極形成技術と比べ、製造
時間をかなり短縮することができる。
第１図は本発明の一実施例に係る加熱前のオーミック電
極の構造を示す断面図、第２図及び第３図は本発明の一
実施例に係る電極形成方法を示す工程図、第４図は本発
明に係る電極形成方法の加熱工程における加熱温度に対
する接触抵抗の依存性を示す図、第５図は第４図の結果
を示す分布図、第６図は本発明に係る電極形成方法の加
熱工程における加熱時間と歩どまり率との関係を示す
図、第７図は本発明に係る電極形成方法の加熱工程にお
ける加熱時間と温度との関係を示す図、第８図は従来技
術と本発明に係る電極の耐熱性を比較する図、第９図は
従来技術と本発明に係る電極表面の粒子構造を示す電子
顕微鏡写真、第10図は本発明に係るPd−Ge系電極のAES
による深さ方向の組成分析結果を示す図、第11図は本発
明に係るPd−Ge系電極を250℃及び300℃の炉中に入れた
時の接触抵抗の変化を示す図、第12図は従来技術に係る
オーミック電極の形成方法を示す工程図である。 １……GaAs基板、２……AuGe薄膜、３……Ni薄膜、４、
７……オーミック電極、５……Pd薄膜、６……Ge薄膜。
極の構造を示す断面図、第２図及び第３図は本発明の一
実施例に係る電極形成方法を示す工程図、第４図は本発
明に係る電極形成方法の加熱工程における加熱温度に対
する接触抵抗の依存性を示す図、第５図は第４図の結果
を示す分布図、第６図は本発明に係る電極形成方法の加
熱工程における加熱時間と歩どまり率との関係を示す
図、第７図は本発明に係る電極形成方法の加熱工程にお
ける加熱時間と温度との関係を示す図、第８図は従来技
術と本発明に係る電極の耐熱性を比較する図、第９図は
従来技術と本発明に係る電極表面の粒子構造を示す電子
顕微鏡写真、第10図は本発明に係るPd−Ge系電極のAES
による深さ方向の組成分析結果を示す図、第11図は本発
明に係るPd−Ge系電極を250℃及び300℃の炉中に入れた
時の接触抵抗の変化を示す図、第12図は従来技術に係る
オーミック電極の形成方法を示す工程図である。 １……GaAs基板、２……AuGe薄膜、３……Ni薄膜、４、
７……オーミック電極、５……Pd薄膜、６……Ge薄膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 Ｊ．Ａｐｐｌ．Ｐｈｙｓ，62［３ ］（1987）ｐ942−947 Ａｐｐｌ．Ｐｈｙｓ，Ｌｅｆｔ．48 ［８］（1986）ｐ535−537 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288
Claims (1)
- 【請求項１】ｎ型GaAs半導体素子上にオーミック電極を
形成するオーミック電極の形成方法において、 ｎ型GaAs基板上に、膜厚が300〜1500オングストローム
のPd薄膜を形成する第１薄膜形成工程と、 前記Pd薄膜上に、膜厚が500〜1500オングストロームのG
e薄膜を形成する第２薄膜形成工程と、 前記Pd薄膜及び前記Ge薄膜を、500〜650℃の温度範囲
で、３〜20秒間加熱する加熱工程と を含んで構成されるオーミック電極の形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-144996 | 1988-06-13 | ||
| JP14499688 | 1988-06-13 | ||
| JP63-325485 | 1988-12-23 | ||
| JP32548588 | 1988-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275624A JPH02275624A (ja) | 1990-11-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143485A Expired - Fee Related JP2893723B2 (ja) | 1988-06-13 | 1989-06-06 | オーミック電極の製造方法 |
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|---|---|---|---|---|
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| US5160793A (en) * | 1991-06-07 | 1992-11-03 | Eastman Kodak Company | Shallow ohmic contacts to n-Alx Ga1-x As |
| US5387548A (en) * | 1992-06-22 | 1995-02-07 | Motorola, Inc. | Method of forming an etched ohmic contact |
| US5389564A (en) * | 1992-06-22 | 1995-02-14 | Motorola, Inc. | Method of forming a GaAs FET having etched ohmic contacts |
| US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5665639A (en) * | 1994-02-23 | 1997-09-09 | Cypress Semiconductor Corp. | Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal |
| US5834374A (en) * | 1994-09-30 | 1998-11-10 | International Business Machines Corporation | Method for controlling tensile and compressive stresses and mechanical problems in thin films on substrates |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
| KR100358172B1 (ko) * | 1998-11-14 | 2003-01-24 | 한국전자통신연구원 | 화합물반도체소자의오믹접촉및그형성방법 |
| KR100347520B1 (ko) * | 2000-01-25 | 2002-08-07 | 한국전자통신연구원 | 이종접합 쌍극자 소자 및 그 제조방법 |
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| KR101701337B1 (ko) * | 2009-12-22 | 2017-02-01 | 가부시키가이샤 도쿠야마 | Ⅲ족 질화물 반도체의 ｎ형 접촉 전극과 그 형성 방법 및 그를 포함하는 III족 질화물 반도체 |
| US20120103406A1 (en) * | 2010-11-03 | 2012-05-03 | Alta Devices, Inc. | Metallic contacts for photovoltaic devices and low temperature fabrication processes thereof |
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| US4011583A (en) * | 1974-09-03 | 1977-03-08 | Bell Telephone Laboratories, Incorporated | Ohmics contacts of germanium and palladium alloy from group III-V n-type semiconductors |
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- 1989-06-09 EP EP19890110426 patent/EP0349790A3/en not_active Ceased
- 1989-06-12 CA CA000602498A patent/CA1307358C/en not_active Expired - Fee Related
- 1989-06-13 US US07/365,521 patent/US4989065A/en not_active Expired - Fee Related
- 1989-06-13 KR KR1019890008137A patent/KR930004711B1/ko not_active IP Right Cessation
-
1990
- 1990-04-23 US US07/512,360 patent/US5091338A/en not_active Expired - Fee Related
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|---|
| Ａｐｐｌ．Ｐｈｙｓ，Ｌｅｆｔ．４８［８］（１９８６）ｐ５３５−５３７ |
| Ｊ．Ａｐｐｌ．Ｐｈｙｓ，６２［３］（１９８７）ｐ９４２−９４７ |
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| Publication number | Publication date |
|---|---|
| EP0349790A3 (en) | 1991-01-02 |
| KR910001946A (ko) | 1991-01-31 |
| EP0349790A2 (en) | 1990-01-10 |
| KR930004711B1 (ko) | 1993-06-03 |
| US5091338A (en) | 1992-02-25 |
| JPH02275624A (ja) | 1990-11-09 |
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| US4989065A (en) | 1991-01-29 |
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| LAPS | Cancellation because of no payment of annual fees |