KR101701337B1 - Ⅲ족 질화물 반도체의 ｎ형 접촉 전극과 그 형성 방법 및 그를 포함하는 III족 질화물 반도체 - Google Patents

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Abstract

N형 질화물 반도체에서, 예를 들면 AlxInyGazN(x, y, z는 0<x=1.0, 0=y=0.1, 0=z＜1.0을 만족하는 유리수로, x+y+z=1.0)의 n형 전극을 형성하는 방법을 제공한다.
상기 n형 반도체층 상에, Ti, V 및 Ta로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 제1의 전극 금속층을 형성한 후, 800℃ 이상 1200℃ 이하의 온도로 열처리를 수행하는 공정, 및 상기 제1의 전극 금속층 상에 Al등의 일함수가 4.0eV∼4.8eV이고, 또한 비저항이 1.5x10-6Ω·cm∼4.0x10-6Ω·cm인 금속으로 이루어지는 층을 포함하는 제2의 전극 금속층을 형성한 후, 700℃ 이상 1000℃ 이하의 온도에서 열처리를 행하는 공정을 포함하는 n형 콘택트 전극의 형성 방법이다.

Description

Ⅲ족 질화물 반도체의 ｎ형 접촉 전극과 그 형성 방법 및 그를 포함하는 III족 질화물 반도체 {N-TYPE CONTACT ELECTRODE COMPRISING A GROUP III NITRIDE SEMICONDUCTOR, METHOD FORMING SAME, AND III NITRIDE SEMICONDUCTOR COMPRISING SAME}
본 발명은 III족 질화물 반도체의 n형 접촉 전극 및 그 신규한 형성 방법에 관한 것이다.
III족 질화물 반도체인 n형 GaN층 및 전극과의 접촉은, Ti/Al/Au등의 금속을 구성함으로써 비교적 양호한 접촉 저항값을 얻을 수 있다. 예를 들면, n형 접촉 전극으로, n형 반도체층인 GaN층 상에, Ti와 Al을 순차적으로 형성하고, Al보다도 고융점인 금속을 적층하는 n형 접촉 전극의 형성 방법이 개시되어 있다(예를 들면, 특허 문헌 1 참조). 상기 특허 문헌 1에는, Al보다 고융점인 금속으로 Au, Ti, Ni, Pt, W, Mo, Ta, Cu등이 언급되어 있고, 특히 Ti, Al과의 밀착성이 높은 Au가 좋다는 것이 기재되어 있다.
상기 특허문헌 1에는, 구체적인 n형 접촉 전극으로, n형 GaN층 상에, Ti층, Al층, Au층의 순서로 적층된 전극이 개시되어 있다. 도 1에 상기 n형 접촉 전극의 구성을 나타냈다. 이러한 n형 접촉 전극은, 다음과 같은 순서로 형성되어 있다. 구체적으로, 특허문헌 1에는, 상기 n형 접촉 전극의 형성 방법으로, n형 GaN층(접촉층)을 드라이 에칭한 후, Ti, Al, Au로 이루어진 전극 금속을 상기 접촉층 상에 순차적으로 형성하고, 최후에 400℃이상, 구체적으로는 600℃로 열처리를 행하는 것이 기재되어 있다. 상기 방법에서 n형 GaN층 상에 접촉 전극을 형성함으로써 양호한 접촉 저항값을 얻을 수 있고, 또한, n형 GaN층과의 밀착 강도가 높은 접촉 전극이 형성될 수 있다는 것이 나타나 있다.
특허문헌1: 일본 특개평 7-221103호 공보
상기 방법에 의하면, n형 반도체층이 GaN층인 경우에 있어서, 양호한 접촉 저항값을 갖는 n형 접촉 전극이 얻어진다.
그러나, 본 발명자 등의 검토에 의하면, III족 질화물 반도체에서, 그 위에 전극이 형성되는 n형 반도체층의 조성이 변하면, 종래의 방법으로 n형 접촉 전극을 형성해도 양호한 접촉 저항값을 얻을 수 없는 경우가 있다는 것이 판명되었다.
예를 들면, 파장이 300nm이하인 심자외(深紫外) 영역에서 발광하고, 게다가 광출력이 높은 발광 다이오드, 및 레이저 다이오드를 실현하기 위해서는, Al을 포함하는 III족 질화물로 이루어지는 n형 반도체층이 필요하게 된다. 이러한 Al을 포함하는 III족 질화물로 이루어지는 n형 반도체층 상에, 상기 방법에 따르는 n형 접촉 전극을 형성하여 전류-전압 특성을 측정한 결과, 양호한 접촉 저항값이 얻어지지 않는 것을 알 수 있었다.
이러한 이유는, Al을 포함하는 III족 질화물 단결정은, GaN보다 전자 친화력이 작고, 이에 따라, 전극으로 되는 금속을 접촉시킨 경우에 쇼트키 배리어(금속의 일함수에서 n형 반도체의 전자 친화력을 뺀 차로 정의된다)가 발생하기 쉽게 되기 때문이라고 생각된다. 즉, GaN의 전자 친화력은 약 2.7eV로 비교적 크기 때문에 쇼트키 배리어를 발생시키지 않는 금속이 존재하게 되는 것이고, 쇼트키 배리어가 발생했다고 해도 그 값은 비교적 작다. 이에 비해, AlN의 전자 친화력은 약 0.6eV로 매우 작은 것에서도 알 수 있듯이, 특히 Al을 고농도로 포함하는 III족 질화물 단결정의 전자 친화력이 작고, 쇼트키 배리어를 형성하지 않을 만큼의 작은 일함수를 갖는 금속은 존재하지 않는다. 따라서, 금속을 접합시킨 경우에 쇼트키 배리어의 발생을 피할 수 없고, 오믹 접합 또는 가급적으로 오믹 접합에 가까운 접합 상태를 실현시키기 위해서는, 적당한 금속을 선정함과 동시에 n형 반도체 금속과의 계면 상태를 제어하여 전자 공핍층의 폭을 얇게 하고, 유효한 터널 효과를 발생시키는 등의 몇 가지의 연구가 필요하게 되었다. 또한, 별개의 요인으로, n형 접촉층에 Al이 포함됨으로써, 표면에 절연층으로 되는 산화막이 형성되기 쉽게 되는 것도 양호한 접촉 저항값이 얻어지지 않는 이유 중 하나라고 판단된다.
따라서, 본 발명의 목적은, III족 질화물 결정층으로 이루어지는 n형 반도체층과 양호한 접촉 저항값을 얻을 수 있는 n형 접촉 전극을 형성하는 방법을 제공하는 데 있다. 이 중에서도, AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0을 만족하는 유리수로, x+y+z=1.0이다)와 같이 전자 친화력이 작고, Al이 포함된 III족 질화물로 이루어지는 n형 반도체층에서, 양호한 접촉 저항값을 얻을 수 있는 n형 접촉 전극을 형성하는 방법을 제공함에 있다.
본 발명자 등은, 상기 과제를 해결하기 위하여, 철저한 검토를 수행하였다. 그 결과, n형 반도체층 상에 제1의 전극층으로서 티탄 금속층을 형성한 후, 소정의 온도에서 열처리를 수행하고, 당해 열처리 후에, 제2의 전극층으로서 알루미늄 금속층을 더 형성한 후에 재차 열처리를 행한 경우에는, 재현성에 문제가 있지만 접촉 저항이 작게 된다는 것을 알게 되었다. 그리고, 상기의 지식에 근거하여 다시 검토를 수행한 결과, 제1의 전극층을 바나듐 또는 탄탈로 형성하고, 제2의 전극층을 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속으로 더 형성한 경우에도 마찬가지 효과를 얻을 수 있다는 것을 찾아냄과 동시에, 제2의 전극층을 일함수가 4.0eV~4.8eV이고 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속으로 이루어지는 금속층과 금 및/또는 백금으로 이루어지는 금속층을 포함하는 다층 구조로 형성한 경우에는 보다 재현성이 좋고 접촉 저항을 작게 할 수 있다는 것을 발견하여, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은, III족 질화물 단결정으로 이루어지는 n형 반도체층 상에 n형 접촉 전극을 형성하는 방법에 있어서,
상기 n형 반도체층 상에 티탄, 바나듐 및 탄탈로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 금속층으로 이루어진 제1의 전극 금속층을 형성한 후, 800℃ 이상 1200℃ 이하의 온도로 열처리를 수행하는 공정, 및
상기 제1의 전극 금속층 상에 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속(이하, 특정 고도전성 금속이라고도 말한다.)으로 이루어진 고도전성 금속층을 포함하여 이루어지는 제2의 전극 금속층을 형성한 후, 700℃ 이상 1000℃ 이하의 온도로 열처리를 수행하는 공정을 포함하는 것을 특징으로 하는 n형 접촉 전극의 형성방법이다.
이 중에서도, 본 발명의 방법은, 상기 n형 반도체층이, AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0을 만족하는 유리수로, x+y+z=1.0이다)로 나타내어지는 조성을 만족하는 III족 질화물 단결정으로 이루어지는 경우에, 특히 호적하게 적용될 수 있다.
또한, 본 발명에 있어서, 상기 제2의 전극 금속층이 2층 이상의 다층 구조를 갖고, Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 이루어지는 접합 금속층을 포함하는 것이 바람직하고, 상기 접합 금속층은 상기 다층 구조의 최하층에 배치되는 것이 더욱 바람직하다. 이렇게 함으로써, 제2의 열처리 후에 제1의 전극 금속층과 제2의 전극 금속층과의 밀착성을 보다 높이고, 신뢰성을 높일 수 있다. 또한, 제2의 전극 금속층은, Au, 및/또는 Pt로 이루어지는 귀금속층을 포함하는 다층 구조를 갖는 것이 바람직하고, 당해 귀금속층은 상기 고도전성 금속층보다 상층에 배치되는 것이 바람직하다. 상기 귀금속층을 이렇게 배치함으로써, 안정적으로 접촉 저항을 낮게 할 수가 있고, 오믹 접합을 실현하는 것도 가능하게 된다. 제2의 전극 금속층은 상기 접합 금속층, 상기 고도전성 금속층 및 상기 귀금속층을 포함하는 다층 구조를 갖고, 당해 다층 구조에서 상기 접합 금속층은 최하층에 배치되고, 상기 귀금속층은 상기 고도전성 금속층보다 상층에 배치되는 것이 가장 바람직하다.
또한, 본 발명에 있어서, 제2의 전극 금속층을 형성한 후의 열처리 온도를, 제1의 전극 금속층을 형성한 후의 열처리 온도보다 낮게 하는 것이 바람직하다.
또한, 본 발명의 방법에는, 상기 제1의 전극 금속층을 형성하기 전에, 상기 n형 반도체층을 알칼리 용액으로 표면 처리하는 공정이 포함된다.
더욱이, 본 발명은, 상기 방법에 의해 형성된 n형 접촉 전극을 포함하는 III족 질화물 반도체이다.
본 발명에 관한 전극으로는, III족 질화물 단결정으로 이루어지는 n형 반도체층 상에 형성된 n형 접촉 전극으로, Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 주성분으로 하고, n형 반도체층 상에 형성된 제1층과, 상기 제1층 상에 형성되고 Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종의 금속, 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속 및 Au 및/또는 Pt를 포함하는 제2층으로 이루어지고, 제2층 중에, 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속, 또는 Au 및/또는 Pt가 제1층 측에 편재하여 이루어지는 n형 접촉 전극은, 재현성이 우수하고 접촉 저항이 낮은 것을 안정적으로 얻을 수 있다고 하는 이유에서 특히 바람직하다.
본 발명의 방법에 의하면, III족 질화물로 이루어지는 n형 반도체층과 n형 접촉 전극에 있어서, 양호한 접촉 저항값을 얻을 수 있는 접촉 전극을 형성할 수 있다.
이 중에서도, 본 발명의 방법은, AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0, 바람직하게는 0.5≤x≤1.0, 0≤y≤0.1, 0≤z≤0.5를 만족하는 유리수로, x+y+z=1.0이다)의 조성을 만족하는 III족 질화물로 이루어지는 n형 반도체층이어도, 우수한 접촉 저항값이 얻어지는 n형 접촉 전극을 형성할 수 있다. 따라서, 본 발명의 방법에서 n형 접촉 전극을 형성한 III족 질화물 반도체는, 심자외 발광 소자에 호적하게 사용될 수 있다.
본 발명의 방법에 의해, 이러한 우수한 효과가 얻어지는 메커니즘은, 반드시 명확한 것은 아니지만, 전자 현미경 관찰 결과로부터, 본 발명자 등은 다음과 같이 추정하고 있다. 즉, 저접촉 저항화를 꾀할 수 있는 것에 관해서는, 제1의 전극 금속층을 구성하는 Ti, V 및 Ta가 Al계 III족 질화물에 대하여 반응성을 갖고 있는 것에 기인하여, 800℃ 이상 1200℃ 이하의 고온에서 열처리를 하여 반응이 일어나고, 아마도 이러한 금속의 질화물로부터 이루어지는 매우 얇은층(반응층)이 계면에 형성되는 것(금속 질화물의 형성 반응)이 주된 이유라고 추정하고 있다. 계면에 이와 같은 반응층이 형성되면, 쇼트키 배리어를 낮게 하거나 또는 그 폭을 좁게 하여(전자 공핍층의 두께를 얇게 하여), 터널 효과가 일어나기 쉽게 된다고 판단된다.
더욱이 본 발명의 방법에서는, 제1의 열처리 후에 제2의 전극 금속층으로서 특정 고도전성 금속으로 이루어지는 고도전성 금속층을 형성하여 제2의 열처리를 함으로써, 제1의 열처리에서 얻어진 계면 상태가 더 양호한 상태로 됨과 동시에 고도전성 금속이 양호하게 접합되도록 하였기 때문에 접촉 저항이 낮아진 것이라고 추정하고 있다. 한편, 제2의 전극 금속층의 형성 및 제2의 열처리를 행하지 않는 경우에는, 계면 상태가 충분히 양호한 상태로는 되지 않는다. 게다가, Ti등의 상기 금속은 금속 자체의 비저항이 크고, 접촉 저항을 유효하게 저감시킬 수 없다. 또한, 제1의 전극 금속층 형성 후, 제1의 열처리를 행하지 않고 제2의 전극 금속층을 형성하여 열처리를 행한 경우에는, 상기 열처리시에 제2의 전극 금속층을 구성하는 금속이 확산되어 n형 반도체층과 접촉해 버리므로, 양호한 계면 상태를 얻을 수 없게 되고, 접촉 저항을 낮게 하는 것이 곤란해 진다. 예를 들면, 특히, Au나 Pt라고 하는 귀금속은 고온에서의 확산성이 높기 때문에, 제1의 열처리를 생략하고 제2의 열처리만을 행한 경우에는, 상기 반응(금속 질화물의 형성반응)이 충분히 일어나기 전에 이들 귀금속이 계면에 확산 이동하여, n형 반도체와 직접 접촉하게 되므로, 접촉 저항을 낮게 하는 것이 불가능해 진다. 제1의 열처리를 행한 경우에는 상기 반응이 충분히 일어나, 배리어층으로서 기능하는 '질화 티탄 등의 금속 질화물을 포함하는 층'이 충분히 형성되기 때문에, 제2의 열처리 시에 상기 귀금속이나 고도전성 금속이 n형 반도체와 직접 접촉되지 않고, 저접촉 저항화가 이루어지는 것이라고 판단된다.
또한, 본 발명에 의하면, 제2의 전극 금속층을 다층 구조로 하고, 최하층에 제1의 전극 금속층과 동 종류의 금속으로 이루어지는 접합 금속층을 구비하여, Au 및/또는 Pt로 이루어지는 귀금속층을 고도전성 금속층의 상부에 구비함으로써, 재현성이 좋고 접촉 저항이 낮은 것이 안정적으로 얻어질 수 있게 된다. 이는, 최하층에 접합 금속층을 배치함으로써, 제2의 열처리로 인한 접합 금속층을 구성하는 금속(제1의 열처리 후의)과 제1의 전극 금속층을 구성하는 금속이 혼화하여 일체화되고, 접합 강도가 높아지게 되는 것이 하나의 요인이라고 판단된다. 한편, 귀금속층을 구비하지 않는 경우에는, 제2의 열처리에 의해 제1의 전극 금속층과 제2의 전극 금속층과의 계면 혹은 그 근방에 비교적 큰 공극(보이드)이 형성되기 쉽다. 이에 반해, 귀금속층을 형성한 경우에는, 이러한 보이드의 발생이 거의 보이지 않는다. 이러한 이유에서, 고온에서 확산되기 쉬운 상기 귀금속이 제2의 열처리 시에 확산되어 공극(보이드)을 메우기 때문에, 재현성이 비약적으로 향상하게 된다고 판단된다.
도 1은 특허문헌 1에 기재된 n형 접촉 전극의 구조를 나타낸 개략도이다.
도 2는 실시예 1에서 n형 접촉 전극을 형성한 경우의 공정도이다.
도 3은 실시예 1에서 얻어진 n형 접촉 전극 단면의 TEM(투과형 분석 전자 현미경)-EDX(에너지 분산형 X선 분광법)분석 결과이다.
도 4는 비교예 1에서 얻어진 n형 접촉 전극 단면의 TEM-EDX분석 결과이다.
본 발명은, III족 질화물 단결정층으로 이루어지는 n형 반도체층 상에 n형 접촉 전극을 형성하는 방법이다. 구체적으로는, III족 질화물 단결정층으로 이루어지는 n형 반도체층 상에 제1의 전극 금속층을 형성한 후, 800℃이상 1200℃이하의 온도에서 열처리를 수행하는 공정, 및 상기 제1의 전극 금속층 상에 제2의 전극 금속층을 형성한 후, 700℃ 이상 1000℃ 이하의 온도에서 열처리를 수행하는 공정을 포함하는 n형 접촉 전극의 형성 방법이다. 이하, 본 발명의 호적한 일 태양인 공정도를 나타낸 도2를 이용하여, 순서대로 설명하기로 한다.
(III족 질화물 단결정층으로 이루어지는 n형 반도체층(n형 반도체층의 준비))
본 발명에서, III족 질화물 단결정으로 이루어지는 n형 반도체층은, 공지의 방법으로 제조될 수 있다. 한편, 본 발명에서 III족 질화물이란, 일반식 AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0을 만족하는 유리수로, x+y+z=1.0이다)로 나타내어지는 조성을 만족하는 것이다. 또한, III족 질화물을 n형 반도체로 하기 위해서는, 실리콘(Si), 게르마늄(Ge)과 같은 n형 불순물(도너)을 통상 1X1017 ~ 1X1019(원자/cm3), 바람직하게는 5X1017 ~ 5X1018(원자/cm3) 도핑할 필요가 있지만, 상기 조성식에서는 이러한 불순물 농도는 고려하지 않았다.
상기 n형 반도체층은, 그 용도에 따라, 조성이나 구성을 적절하게 결정하면 된다. 예를 들면, 도2(도2의 (a))에 나타낸 바와 같이, 당해 n형 반도체층(2)은, 사파이어 기판과 같은 단결정 기판(1) 상이나, 당해 기판(1) 상에 조성이 서로 다른 III족 질화물 반도체층(III족 질화물 단결정층)이 1층 이상 형성된 적층체 상에 형성되어 있어도 좋다. 또한, n형 반도체층(2)에는, 도펀트로 Si를 포함할 수도 있다. 한편, 상기 기판(1), n형 반도체층(2)의 두께는, 사용하는 용도에 따라 적절하게 결정하면 된다. n형 반도체층(2)의 두께는, 통상 0.5~5.0㎛이다.
이러한 n형 반도체층은, 예를 들면, 유기 금속 기상 성장법(MOCVD법)에 의해 형성될 수 있다. 구체적으로는, 시판의 장치를 사용하여, 상기 단결정 기판 상에, 또는 상기 적층체 상에, III족 원료 가스, 예를 들면, 트리메틸알루미늄과 같은 유기 금속 가스와, 질소원 가스, 예를 들면, 암모니아 가스와 같은 원료 가스를 기판 상에 공급함으로써 n형 반도체층을 형성할 수 있다. 상기 MOCVD법에 의해 n형 반도체층을 형성하는 조건은 공지의 방법을 채택할 수 있다.
본 발명에서, 상기 방법에 따른 n형 반도체층을 형성할 수 있다. 상기 n형 반도체층은 특히 제한되지 않고, 상기 조성에서 나타내어지는 III족 질화물 단결정으로 구성되면 된다. 따라서, n형 반도체층은, GaN층이어도 좋다. 단지, 본 발명의 방법은, 특히 n형 반도체층이 Al을 포함하는 III족 질화물 단결정으로 구성되는 경우, 이 중에서도, AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z<1.0을 만족하는 유리수로, x+y+z=1.0이다)로 나타내어지는 조성을 만족하는 III족 질화물 단결정으로 구성되는 경우에 우수한 효과를 발휘한다.
이러한 Al을 포함하는 III족 질화물 단결정층의 전자 친화력은, Al의 함유량이 높을수록 작아진다. 이 때, 금속과 접합한 경우의 쇼트키 배리어가 증대하여, 저접촉 저항화되는 것이 어려워 짐과 동시에, 오믹 접합이 얻어지기 어려워진다. 본 발명의 방법에서는, 양호한 접촉 저항값을 얻기 어렵고 Al을 고함유율로 포함하는 III족 질화물 단결정층으로 이루어진 n형 반도체층이어도 우수한 효과를 얻을 수 있다.
따라서, 본 발명에서는, Al 함유량이 높은 III족 질화물 단결정으로 이루어지는 n형 반도체층의 경우에, 특히 호적하게 적용된다. 구체적으로는, n형 반도체층이 AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0, 바람직하게는 0.5≤x≤1.0, 0≤y≤0.1, 0≤z≤0.5를 만족하는 유리수로, x+y+z=1.0이다)로 나타내어지는 조성을 만족하는 III족 질화물 단결정으로 구성되는 경우에 호적하게 적용될 수 있다. 상기 Al 함유량이 높은 III족 질화물 단결정 중에도, 바람직하게는 x가 0.5이상이고, 특히 바람직하게는 x가 0.6이상인 III족 질화물 단결정층으로 이루어지는 n형 반도체층의 경우에, 본 발명의 방법은, 특히 호적하게 적용된다. 또한, 이러한 경우, y는 0 이상 0.1 이하라면 좋고, 특히 y는 0인 것이 바람직하다.
본 발명에서는, III족 질화물 단결정으로 이루어지는 상기 n형 반도체층 상에 접촉 전극을 형성한다. 본 발명의 방법에서는, 다단계로 접촉 전극을 형성하는데, 접촉 전극을 형성하기 전에, 상기 n형 반도체층을 표면 처리할 수 있다. 통상, III족 질화물 반도체 소자를 제조하는 경우에는, n형 접촉 전극을 형성하는 n형 반도체층 상에 p형 반도체층을 더 적층한다. 따라서, 이러한 p형 반도체층의 일부를 에칭 처리(예를 들면, 염소 원자를 포함하는 염소계 가스, 불소원자를 포함하는 불소 가스 등의 할로겐계 가스에 의한 드라이 에칭 처리)에 의해 제거하고, 남은 p형 반도체층 상에 p형 접촉 전극을 형성하여, 에칭 처리에 의해 노출된 n형 반도체층 상에 n형 접촉 전극을 형성한다. 본 발명의 방법은, 이러한 방법에 의해 노출된 n형 반도체층 상에 n형 접촉 전극을 형성하는 경우에도 유효하게 적용될 수 있다. 게다가, 상기 드라이 에칭 처리를 한 후, 산 용액, 혹은 알칼리 용액에 의한 표면 처리를 행한 n형 반도체층 상에 접촉 전극을 형성하는 경우에도 유효하게 적용될 수 있다. 물론, 본 발명의 방법은, 드라이 에칭 처리를 행하지 않고, 산 용액 혹은 알칼리 용액에 의한 표면 처리만을 행한 n형 반도체층 상에 접촉 전극을 형성하는 경우에도 유효하게 적용할 수 있다. 당해 표면 처리에 의해, n형 반도체층 표면의 산화막, 수산화막 또는 드라이 에칭 처리에 의해 생성된 n형 질화물 반도체층의 손상층을 제거할 수 있다. 이어, 이러한 표면 처리에 대해 설명한다.
우선, 산 용액에 의한 표면 처리의 방법을 구체적으로 설명한다. 사용되는 산 용액으로는, 염산, 불산, 왕수 등의 무기 산용액, 삼불화불소 혼합물 등의 유기산 용액을 사용할 수 있다. 이러한 산 용액은, III족 질화물 단결정으로 이루어지는 n형 반도체층 표면에 형성되는 자연 산화막이나 수산화막을 제거하는 작용을 갖는다. 산 용액의 농도, 온도, 처리 시간(산 용액에의 침지 시간)은, 사용하는 약액에 따라 적절하게 최적화하면 된다. 표면 처리의 방법으로는, 상기 산 용액 내에 기판을 침지시키는 방법을 들 수 있다. 가장 바람직한 태양을 예시하면, 농도가 10wt% 이상 40wt%이하인 무기산 용액 내에, 50℃이상 상기 용액의 융점 이하, 바람직하게는 70℃ 이상 100℃ 이하의 온도에서 1분 이상 20분간 이하로, III족 질화물 단결정으로 이루어지는 n형 반도체층을 침지하여 표면 처리하는 것이 바람직하다.
이어, 알칼리 용액에 의한 표면 처리의 방법을 구체적으로 설명한다. 사용되는 알칼리 용액으로는, 수산화 칼륨 수용액, 수산화 나트륨 수용액 등의 무기 알칼리 용액, 수산화 테트라 메틸 암모늄(TMAH) 수용액 등의 유기 알칼리 용액을 사용할 수 있다. 이러한 알칼리 용액을 사용하는 경우, III족 질화물 단결정으로 이루어지는 n형 반도체층을 습식 에칭하는 작용을 갖는 것으로 생각되어진다. 알칼리 용액의 농도, 온도, 처리 시간(알칼리 용액에의 침지 시간)은, 사용되는 약액에 따라 적절하게 최적화하면 된다. 표면 처리의 방법으로는, 상기 알칼리 용액 내에 기판을 침지시키는 방법을 들 수 있다. 가장 바람직한 태양을 예시하면, 농도가 10wt%~20wt%인 무기 알칼리 용액 내에, 50℃ 이상 당해 용액의 융점 이하, 바람직하게는 70℃ 이상 100℃ 이하의 온도에서 1분 이상 20분간 이하, III족 질화물 단결정으로 이루어지는 n형 반도체층을 침지시켜 표면 처리를 하는 것이 바람직하다.
상기 표면 처리 중에서도, 보다 양호한 접촉 저항값이 되는 n형 접촉 전극을 형성하기 위해서는, 알칼리 용액에 의한 표면 처리를 실시하는 것이 바람직하다. 특히, 상기 조성을 만족하는 Al이 포함되는 III족 질화물로 이루어지는 n형 반도체층 상에 접촉 전극을 형성하는 경우, 알칼리 용액에 의한 표면 처리를 하는 것이 산 용액을 이용한 표면 처리보다도 마일드한 조건에서 높은 저접촉 저항 효과를 얻을 수 있다. 알칼리 용액에 의한 표면 처리를 실시함으로써 보다 우수한 효과가 발휘되는 이유는, 명백하지는 않으나, 상기 알칼리 용액이 질화물에 대해 강한 에칭 효과가 있는 것에 기인한다고 생각된다. 또한, 알칼리 용액에 의한 표면 처리는, 드라이 에칭 처리에 의해 형성된 플라즈마에 의한 손상층을 효율 좋게 제거할 수 있기 때문에, 본 발명의 방법은, 드라이 에칭 처리 후, 알칼리 용액에 의한 표면 처리를 수행한 n형 반도체층 상에 접촉 전극을 형성하는 경우에 특히 호적하게 적용될 수 있다.
본 발명은, 필요에 따라 상기 방법으로 표면 처리 한 상기 n형 반도체층 상에 제1의 전극 금속층(3)을 형성한 후, 800℃ 이상 1200℃ 이하의 온도에서 열처리를 수행한다. 이어, 제1의 전극 금속층(3)을 형성하는 방법에 대하여 설명한다.
(제1의 전극 금속층(3)의 형성 방법)
본 발명에서, 상기 n형 반도체층 상에, 제1의 전극 금속층을 형성하는 방법은, 공지의 전극 금속층을 형성하는 방법을 채택하면 된다.
제1의 전극 금속층(3)을 형성하는 구체적인 방법으로는, 상기 n형 반도체층(2)의 표면에 전자선 진공 증착법으로 금속막을 성막하는 방법을 들 수 있다. 금속막을 증착하는 경우의 챔버 내의 압력은, 불순물 등의 영향을 저감시키기 위해 1.0x10-3Pa 이하인 것이 바람직하다. 이러한 방법에 의해, 도2(도2의 (b))에 나타낸 바와 같이, n형 반도체층(2) 상에 제1의 전극 금속층(3)을 형성할 수 있다.
본 발명에서, 제1의 전극 금속층(3)을 구성하는 금속은, Ti, V 및 Ta로 이루어지는 군에서 선택되는 적어도 1종일 필요가 있다. 이러한 금속은, Al을 함유하는 III족 질화물에 대하여 활성을 갖고, 고온에서 반응하여 질화물을 형성한다고 하는 공통의 성질을 갖는다. 따라서, 하기에서 상술하는 열처리에 의해, 제1의 전극 금속층(3)에서 제1층(3b)이 형성되고, n형 반도체층(2)과의 계면에서 질화 티탄(TiN), 질화 바나듐(VN), 질화 탄탈(TaN)이라고 하는 상기 금속의 질화물 혹은 상기 금속과 Al의 복합 질화물로 이루어지는 층(반응층)이 형성되고, 전자 공핍층을 얇게 하여(쇼트키 배리어의 폭을 좁게 하여) 터널 효과가 발현될 수 있는 계면 상태로 하여, 접촉 저항값을 저감시킬 수 있는 것이라고 판단된다. 제1의 전극 금속층(3)은, 후술하는 제2의 전극 금속층(4)과 겹쳐지는 것을 고려하면, Ti로 구성되는 것이 가장 바람직하다. 또한, n형 반도체가 GaN인 경우에 전극 금속으로 Ti를 사용하는 것이 있는데, GaN은 열 분해성이 높고, 전극 형성 후의 열처리 온도가 400~600℃정도이기 때문에, 반응층의 형성이 거의 일어나지 않는 것으로 생각된다.
한편, 후술하는 본 발명의 실시예에서는, 제1의 전극 금속층(3)에 Ti를 이용한 태양을 예시하고 있는데, [JOURNAL OF ELECTRONIC MATERIALS, Vol.37, No. 5,2008], [JOURNAL OF APPLIED PHYSICS 100, 046106(2006)]등에 표시된 유사성으로 비추어 볼 때, V 혹은 Ta를 이용한 경우에도 마찬가지 효과를 얻을 수 있다고 생각된다.
본 발명에서, 제1의 전극 금속층(3)의 두께는, 특히 제한되는 것은 아니나, 10nm이상인 것이 바람직하다. 제1의 전극 금속층(3)의 두께가 상기 범위를 만족함으로써, 하기에서 상술하는 제2의 열처리에 의해 금속이 확산되었다고 해도, n형 반도체층(2) 전반을 제1의 전극 금속층(3)(제1층(3b))으로 덮는 것이 가능하고, 호적한 접촉 저항값을 얻을 수 있다. 또한, 제1의 전극 금속층(3)의 두께 상한치는, 특히 제한되는 것은 아니나, 생산성, 경제성을 고려하면 50nm이다.
본 발명에서, 상기 방법에 의해 n형 반도체층 상에 제1의 전극 금속층(3)을 형성한 후, 800℃ 이상 1200℃ 이하의 온도에서 열처리를 행하여 제1층(3b)을 생성한다. 계속해서, 이러한 열처리(제1의 열처리)에 대하여 설명한다.
(제1의 열처리)
본 발명에서는, 제1의 열처리를 행함으로써 우수한 효과를 발휘할 수 있다. 이러한 열처리를 행하지 않는 경우에는, 계면에 쇼트키 배리어의 폭을 유효하게 작게 하는 것이라고 생각되어지는 반응층을 형성할 수 없고, 또한, 제1의 전극 금속층(3)에서 형성되는 제1층(3b)과 n형 반도체층과의 밀착성이 불충분하게 되어, 양호한 접촉 저항값을 얻을 수 없다.
본 발명에서, 제1의 열처리 온도는, 800℃ 이상 1200℃ 이하로 되지 않으면 안된다. 상기 온도가 800℃ 미만인 경우에는, 반응층의 형성이 불충분해질 뿐만 아니라 제1층(3b)과 n형 반도체층(2)과의 밀착성이 저하하기 때문에 바람직하지 않다. 한편, 1200℃를 초과하면, n형 반도체층(2)의 열분해가 발생할 위험이 있기 때문에 바람직하지 않다. n형 반도체층(2)과 제1층(3b)의 밀착 강도, n형 반도체층(2)의 열분해를 고려하면, 제1의 열처리 온도는 800℃ 이상 1100℃ 이하로 하는 것이 바람직하다. 또한, 이러한 제1의 열처리는, 온도가 상기 범위라면 일정한 온도라도 좋으며, 상기 범위 내에서 변동해도 좋다. 또한, 변동하는 경우, 제2의 전극 금속층(4)을 형성한 후의 열처리 온도와의 비교는, 평균치를 비교하면 된다.
본 발명에서, 제1의 열처리 시간은, n형 반도체층(2)의 조성, 제1의 전극 금속층(3)의 종류, 두께 등을 고려하여 적절하게 결정하면 되는데, 30초 이상 90초 이하로 실시하는 것이 바람직하다. 한편, 상기 열처리 시간에는, 승온 과정의 시간을 포함하는 것은 아니다. 승온 시간은 가능한 짧은 편이 좋지만, 장치의 용적, 성능, 열처리 온도 등에 의해 영향을 받기 때문에, 통상, 120초 이하인 것이 바람직하고, 60초 이하인 것이 더욱 바람직하다. 승온 시간의 최단 시간은, 장치의 성능에 크게 영향을 받기 때문에 일률적으로 한정할 수 없으나, 통상 10초이다.
본 발명에서, 제1의 열처리는, 특히 제한되지 않지만, n형 반도체층과의 바람직하지 않은 반응을 막는다는 점에서, 불활성 가스 분위기 하, 예를 들면, 질소 분위기 하에서 실시하는 것이 바람직하다.
이러한 제1의 열처리는 n형 접촉 전극을 형성하는 경우에, 통상 이용되는 RTA(Rapid Thermal Annealing:순간 열처리)장치를 이용하여 실시할 수 있다.
한편, 상기 제1의 열처리에 의해, 본 발명의 n형 접촉 전극에서 n형 반도체층 상에, 제1층(3b)이 형성된다. 제1층(3b)은, 상기 제1의 전극 금속층(3)의 열 처리물이고, n형 반도체층과의 계면에는 얇은(두께 수nm정도, 혹은 그 이하의) 반응층이 형성되고, 그 위에 Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속층이 존재한다. 또한, 상기 금속층에는 Ti등 상기 금속의 질화물이 혼재하고 있는 경우가 많다. 제1의 열처리에서 형성되는 제1층(3b), 특히 그 중에서도 반응층은 상기 금속 질화물에 의한 효과라고 생각되는데, 제2의 열처리에서 특정 고도전성 금속, Au, Pt 등의 금속이 확산에 의해 이동하여 n형 반도체층과 직접 접촉하는 것을 방지하는 배리어층으로서 기능한다고 판단된다.
본 발명에서, 상기 제1의 열처리 후, 이어, 제1의 열처리 후의 제1의 전극 금속층 상, 즉 제1층(3b) 상에, 제2의 전극 금속층(4)을 형성하고, 여기에 700℃ 이상 1000℃ 이하에서 더 열처리를 한다.
(제2의 전극 금속층(4)의 형성 방법)
본 발명에서, 상기 제1의 열처리를 한 후의 제1의 전극 금속층(제1층(3b)) 상에, 제2의 전극 금속층(4)를 형성하는 방법은, 제1의 전극 금속층을 형성하는 방법과 동일하고, 공지의 전극 금속층 형성 방법을 채택하는 것도 가능하다. 구체적으로는, 상기 제1층(3b)의 표면에, 전자선 진공 증착법으로 금속막을 성막하는 방법을 들 수 있다. 금속막을 증착하는 경우에 챔버 내 압력은 불순물 등의 영향을 저감시키기 위해 1.0x10-3Pa이하인 것이 바람직하다. 이러한 방법에 의해, 도2(도2의(c))에 나타난 바와 같이, 제1층(3b) 상에 제2의 전극 금속층(4)를 형성할 수 있다.
이러한 제2의 전극 금속층(4)은, 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속(특정 고도전성 금속)으로 이루어지는 금속층(고도전성 금속층)을 포함한다. 일반적으로 금속의 일함수는, 측정 방법 및 문헌에 따라 약간 수치가 다른 경우도 있으나, 본 발명에서는 JAP_48_4729(1977)에 기재된 일함수를 가리키는 것으로 한다. 제1의 열처리 후에 제2의 전극 금속층으로서 특정 고도전성 금속으로 이루어지는 금속층을 형성하여 열처리를 함으로써, 제1의 열처리로 얻어진 계면 상태를 유지시켜 쇼트키 배리어를 증대시키지 않고 고도전성 금속이 접합하여, 접촉 저항을 낮게 할 수 있다. 특정 고도전성 금속으로는, Al(비저항 2.65x10-6Ω·cm, 일함수: 4.28eV), Ag(비저항 1.59X10-6Ω·cm, 일함수 : 4.26eV), Cu(비저항 1.92X10-6Ω·cm, 일함수 : 4.65eV)등을 들 수 있는데, 저비용으로 높은 효과를 얻을 수 있다는 점에서 Al을 사용하는 것이 바람직하다.
이러한 제2의 전극 금속층(4)은, 특정 고도전성 금속으로 이루어지는 층(고도전성 금속층)만으로 이루어져도 좋으나, 바람직하게는 다층 구조를 갖는다. 예를 들면, 제1층(3b)과의 접합성이 높아진다고 하는 이유에서, Ti, V 및 Ta로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 접합 금속층을 포함하는 것이 바람직하고, 상기 접합 금속층은 상기 다층 구조의 최하층에 배치되는 것이 더욱 바람직하다. 또한, 안정적으로 접촉 저항을 낮게 할 수 있고, 오믹 접합을 실현시키는 것이 가능하게 된다는 이유에서, Au 및/또는 Pt로 이루어지는 귀금속층을 포함하는 것이 바람직하고, 상기 귀금속층은 고도전성 금속층보다 상층에 배치되는 것이 특히 바람직하다. 제2의 전극 금속층(4)의 가장 바람직한 태양으로는, 상기 두 가지 효과가 동시에 얻어지는 것으로부터 볼 때, 상기 접합 금속층, 상기 고도전성 금속층, 및 상기 귀금속층을 포함하는 다층 구조를 갖고, 상기 다층 구조에서 상기 접합 금속층은 최하층에 배치되고, 상기 귀금속층은 상기 고도전성 금속층보다 상층에 배치되어 있는 태양을 들 수 있다.
한편, 제2의 열처리 시, 상기 귀금속의 확산성을 제어하여, 보이드 발생 방지(보이드를 메움) 기능을 손상시키지 않고 귀금속이 n형 반도체층까지 확산되어 접촉하는 것을 보다 확실하게 방지하기 위하여, 상기 귀금속층의 바로 밑에 Ni(비저항 6.2X10-6Ω·cm, 일함수 : 5.15eV)층을 형성하여도 좋다.
본 발명에서, 이러한 제2의 전극 금속층(4)은, 1층의 금속막으로 형성되어도 좋으나, 보다 고성능의 n형 접촉 전극을 만들기 위해서는, 상기와 같이, 이러한 목적에 따라 2층 이상의 금속 다층막으로 하는 것이 바람직하다. 도2(도2의 (c))에, 제2의 전극 금속층(4)의 바람직한 층 구성의 일 예를 나타냈다. 도2의 (c)를 이용해서 보다 구체적으로 설명하면, 상기 제1층(3b) 상에, Ti등으로 이루어지는 제1의 금속막(41)(접합 금속층)을 형성하고, 상기 금속막(41) 상에, Al등으로 이루어지는 제2의 금속막(42)(고도전성 금속층)을 더 형성하고, 금속막(42) 상에 Au등으로 이루어지는 제3의 금속막(43)(귀금속층)을 더 형성한다. 한편, 도시하지 않았지만, 상기와 같이, 상기 제3의 금속막(43)의 하층에, Ni층을 구비할 수도 있다.
제2의 전극 금속층(4)의 두께는, 특히 제한되는 것은 아니나, 20nm 이하가 바람직하다. 한편, 제2의 전극 금속층(4) 두께의 상한은, 구성하는 금속의 종류, 다층 구성에 의해 최적의 두께가 서로 다르기 때문에, 일괄적으로 한정할 수는 없지만, 통상, 생산성, 경제성을 고려하면, 200nm이다. 다층 구성의 경우는, 합계의 두께가 상기 범위를 만족하는 것이 바람직하다.
또한, 제2의 전극 금속층(4)이, 상기 접합 금속층, 상기 고도전성 금속층 및 상기 귀금속층을 포함하는 다층 구조를 갖는 경우에는, 각층의 두께는, 이하의 범위를 만족하는 것이 바람직하다. 즉, 상기 접합 금속층의 두께는 5nm 이상 20nm이하인 것이 바람직하고, 상기 고도전성 금속층의 두께는 10nm이상 120nm이하인 것이 바람직하고, 상기 귀금속층의 두께는 5nm이상 60nm이하인 것이 바람직하다. 각 금속층이 상기 범위의 두께를 만족함으로써, n형 접촉 전극층(5)을 저저항화할 수 있고, 또한 생산성, 경제성이 우수하게 제조할 수 있다.
본 발명에서는, 상기 방법에 의해 제2의 전극 금속층(4)을 형성한 후, 700℃ 이상 1000℃ 이하의 온도에서 열처리를 행하고 제2층(4b)을 생성하여 n형 접촉 전극을 형성할 수 있다.
(제2의 열처리)
본 발명에서는, 제2의 열처리를 행함으로써, 제1층(3b)과 제2층(4b)을 양호하게 밀착시키고, 여기에 n형 반도체와 제1층(3b)과의 계면 상태나 제2층(4b)의 상태를, 접촉 저항을 저하시키는 것과 같은 양호한 상태로 할 수 있다.
본 발명에서, 제2의 열처리 온도는 700℃ 이상 1000℃ 이하이다. 이러한 온도 범위를 벗어나면, 소기의 효과를 얻을 수 없다. 제1층(3b)과 제2층(4b)과의 밀착성, 제1층(3b)과 n형 반도체층(2)과의 밀착성을 고려하면, 제2의 열처리 온도는 700℃ 이상 850℃ 이하로 하는 것이 보다 바람직하다. 또한, 상기 표면 처리한 n형 반도체층 상에 접촉 전극을 형성하는 경우, 이러한 제2의 열처리 온도는, 표면 처리의 태양에 따라 온도를 바꾸는 것이 바람직하다. 이러한 이유는, 명확하지는 않으나, 표면 처리 태양의 차이로 인해, n형 반도체층의 표면 상태가 달라지는 것에 기인하는 것으로 판단된다. 구체적인 온도 조건을 설명하면, n형 반도체층을 산 용액으로 표면 처리하는 경우, 제2의 열처리 온도는 740℃ 이상 850℃ 이하로 하는 것이 바람직하고, 750℃ 이상 840℃ 이하로 하는 것이 더 바람직하다. 한편, 알칼리 용액으로 표면 처리하는 경우, 제2의 열처리 온도는 700℃ 이상 850℃ 이하로 하는 것이 바람직하고, 725℃ 이상 800℃ 이하로 하는 것이 더욱 바람직하다.
또한, 제1층(3b)과 n형 반도체층(2)과의 강고한 밀착을 유지시키기 위해, 제2의 열처리 온도는, 제1의 열처리 온도보다 낮게 하는 것이 바람직하다. 구체적으로, 제2의 열처리 온도는, 제1의 열처리보다도 50℃이상 낮은 온도로 하는 것이 바람직하다. 또한, 제1의 열처리와 제2의 열처리와의 온도차 상한은, 특히 제한되지 않으나, 500℃이하인 것이 바람직하고, 250℃이하인 것이 더욱 바람직하다.
한편, 이러한 제2의 열처리는, 온도가 상기 범위라면, 일정한 온도이어도 좋고, 상기 범위 내에서 변동해도 좋다. 또한, 변동하는 경우, 제1의 열처리 온도와의 비교는 평균치를 비교하면 된다.
본 발명에서, 제2의 열처리는, 특히 제한되지 않지만 제1의 열처리와 동일하고, n형 반도체층(2)과의 바람직하지 않은 반응을 막을 수 있다는 점에서, 질소 분위기 하에서 실시하는 것이 바람직하다. 또한, 열처리의 시간은, 효과 및 n형 반도체층(2)으로의 손상 저감이라는 관점에서, 30초 이상 90초 이하로 하는 것이 바람직하다. 한편, 상기 열처리 시간에는 승온 과정의 시간을 포함하는 것은 아니다. 승온 시간은, 가능한 짧은 편이 좋은데, 장치의 용적, 성능, 열처리 온도 등에 의해 영향받기 때문에, 통상, 120초 이하인 것이 바람직하고, 60초 이하인 것이 더욱 바람직하다. 승온 시간의 최단 시간은, 장치의 성능에 크게 영향을 받기 때문에 일괄적으로 한정할 수 없지만, 통상, 10초이다.
이러한 제2의 열처리는, 제1의 열처리와 동일하고, n형 접촉 전극을 형성하는 경우에 이용되는 RTA(Rapid Thermal Annealing : 순간 열처리) 장치를 이용하여 실시할 수 있다.
한편, 상기 제2의 열처리에 의해, 본 발명의 n형 접촉 전극에서의 제1층(3b) 상에 제2층(4b)이 형성된다. 제2층(4b)은, 상기 제2의 전극 금속층(4)의 열 처리물이고, 그 층 구성에 따른 금속을 포함하는데, 열처리에 의한 확산이나 합금화 등에 의해 층 내의 상태가 크게 변화한다.
이러한 제2의 열처리에 있어서 제2의 전극 금속층(4) 내의 상태 변화를, 후술하는 실시예 1을 예로, 제1의 열처리에 있어서 제1의 전극 금속층(3) 내의 상태 변화와 맞추어 이하에서 설명한다. 도3은 실시예1, 구체적으로는 제1의 전극 금속층(3)으로서 Ti층을 형성한 후에 제1의 열처리를 수행하고, 그 후, 제2의 전극 금속층(4)으로서 아래부터 순서대로 Ti층(접합 금속층), Al층(고도전성 금속층) 및 Au층(귀금속층)을 형성한 적층 구조로 한 후 제2의 열처리를 수행하여 형성된 n형 접촉 전극 단면의 TEM-EDX분석 결과를 나타내고 있다. 도3(a)은, 단면의 TEM 형상이고, (b)는 당해 TEM상에서의 Ti의 면내 분포도이고, (c)는 동일하게 Al의 면내 분포도이며, (d)는 동일하게 N(질소)의 면내 분포도이고, (e)는 동일하게 Au의 면내 분포도이다.
이러한 도면으로부터 알 수 있듯이, 제2의 열처리 후, 제1층(3b)(즉 제1의 열처리 후의 제1의 전극 금속층(3))인 Ti층은 열처리 전의 제2의 전극 금속층(4)의 Ti층(접합 금속층)과 일체화되고, Ti와 Ti질화물(ex.TiN)이 혼재하는, 두께가 50nm정도의 층(110)을 형성하고 있다. 한편, Al을 고농도로 포함하는 n형 III족 질화물 반도체 상에 Ti박막을 형성하여 열처리 하면 TiN이 형성되는 것은 잘 알려진 사실이다. 따라서, 도3으로부터 판별하는 것은 어려우나, 본 태양에서도 상기 층(110)과 n형 반도체와의 계면에는 매우 얇은 TiN층(반응층)이 형성되어 있는 것이 거의 확실하다. 또한, 층(110) 상에는, Al이 확산 이동하여 형성된 두께가 20nm정도의 거의 Al만으로 이루어지는 층(120)이 형성되고, 그 위에는 Au가 확산 이동하여 형성된 Au, Al 및 Ti(미량의 TiN이 혼재하여 있다고 생각된다)를 포함하는 두께 120nm정도의 층(130)이 더 형성되어 있다. 한편, 도면에 나타나지 않은 다른 시야에서는, 상기 층(120)이 부분적으로 손상되어, 상기 층(130)이 상기 층(110) 상에 직접 접촉하고 있는 부분도 관찰되었다. 게다가, 층(130) 상에는 최상층으로, 거의 Al만으로 이루어지는 두께 30nm정도의 층(140)이 형성되어 있다. 한편, 도2(d)에서는, 편의상, 열처리 후의 제1의 전극 금속층(제1층(3b))과, 열처리 후의 제2의 전극 금속층(제2층(4b))을, 각각 개별적인 층으로 나타내고 있다. 단, 실제로는, 상술한 바와 같이 제1층(3b)과 제2층(4b)의 일부(접합 금속층)는 층(110)과 유사한 층을 형성하고 있다.
한편, 귀금속층을 형성하지 않는 제2의 전극 금속층을 이용하는 것 외에는 실시예1과 마찬가지로 하여 얻어진 n형 접촉 전극의 구조는, n형 반도체 측부터, TiN을 포함하는 Ti층, Ti(및 TiN)을 포함하는 Al층 및 거의 Al만으로 이루어지는 층의 3층 구조를 갖고 있고, n형 반도체에 Al금속이 직접 접촉하고 있지 않은 점에서는, 실시예 1과 마찬가지이다. 그러나, Au층을 형성하지 않는 상기 태양에서는, Ti(및 TiN)을 포함하는 Al층에 공극(보이드)이 관찰되었다. 이러한 종류에서는 저접촉 저항화의 재현성이 낮다고 하는 문제가 있는 것에 비해, Au층을 형성한 실시예 1에서는 이러한 보이드가 관찰되지 않았고, 재현성이 좋아 저접촉 저항화를 꾀할 수 있었다. 이러한 사실로부터, 보이드의 형성에 의해 재현성이 저하되는 것으로 추정된다. 또한, Au와 같이 확산되기 쉬운 귀금속층을 형성한 경우에는, 제2의 열 처리시에 이러한 귀금속이 확산 이동함과 더불어, 보이드의 발생이 억제되는 것으로 여겨진다.
반면, 제1의 전극 금속층 및 제2의 전극 금속층의 구성으로서 실시예 1과 동일한 구성을 찾아, 제1의 열처리를 행하지 않고 제2의 열처리를 행하여 얻은(비교예 1의) n형 접촉 전극에서는, 이하에 설명하는 바와 같이, 상기 실시예 1과 같은 상태로 되지 않고, 최하층에 Au나 Al이 혼재하여, 이러한 금속이 n형 반도체에 접촉하고 있을 뿐만이 아니라, 전극 내에 큰 공극(보이드)이 관찰되었다.
도 4에는 상기 비교예1의 n형 접촉 전극 단면의 TEM-EDX분석 결과가 나타나 있다. 당 결과에 의하면, 열 처리 후의 전극은, 기본적으로는, 아래에서부터 TiN을 포함하는 Ti층(210), Ti(TiN을 포함), Al 및 Au가 혼재하는 층(220), 및 Al로 이루어지는 층(230)이 적층된 구조를 갖지만, 상기 층(210)은 부분적으로 손상되어 상기 층(220)이 n형 반도체에 직접 접촉하고 있는 부분이 있을 뿐만 아니라, 상기 층(220)에는 큰 공극(보이드)이 형성되어 있다.
실시예 1에서는, 비교예 1에 비하여 접촉 저항이 저하하고 있다는 의미 있는 사실에 부합하여, 상기 관찰 결과는 [발명의 효과]의 란에서 말하는 추정 메커니즘을 지지하는 것이라고 할 수 있다.
(III족 질화물 반도체)
상기 방법에 의하면, n형 반도체층 상에 오믹 특성이 양호한 n형 접촉 전극 금속층을 형성할 수 있다. 그렇게 하여 얻어진 III족 질화물 반도체는, 저전압에서의 구동이 가능하게 되고, 이로 인해, LED장치 등, 에너지 절약이 필수불가결한 장치에 사용될 수 있다.
[실시예]
이하에서는, 본 발명의 구체적인 실시예, 비교예에 대하여 도면을 참고하면서 설명하지만, 본 발명은 이러한 실시예에 한정되는 것은 아니다.
[실시예 1]
(n형 반도체층의 준비)
MOCVD법에 의하면, 사파이어 기판(1) 상에 Si(1x1018원자/cm3)를 도핑하여 성장시킨 Al0 .7 Ga0 .3N층(n형 반도체층(2):두께 1.5㎛)의 표면에 대하여, 염소 가스를 포함하는 염소계 가스에 의해 드라이 에칭 처리를 행했다. 그 후, 상기 기판을 농도 37wt%의 염산에 40℃의 온도로 15분간 침지시켜, Al0 .7 Ga0 .3N층의 표면 처리를 수행했다(도2(a)).
(제1의 전극 금속층의 형성 및 제1의 열 처리)
표면 처리를 행한 Al0 .7 Ga0 .3N층(n형 반도체층(2)) 상에, 제1의 전극 금속층(3)으로서 Ti를 전자선 증착법으로 20nm성막시켰다(도2(b)).
이어, 제1의 열처리는, 질소 가스 분위기 내에서 수행하였고, 상기 열처리는, RTA(Rapid Thermal Annealing)장치를 이용한 순간 열처리로 수행했다. 열처리 시간은 1분으로 하고, 제1의 열처리 온도는 1000℃로 했다. 한편, 1000℃가 될 때까지의 승온 시간은 60초였다.
(제2의 전극 금속층의 형성 및 제2의 열처리)
이어, 상기 제1층(3b)으로 형성된 Ti층 상에, 제2의 전극 금속층(4)으로서 Ti(제1의 금속막(41)), Al(제2의 금속막(42)), Au(제3의 금속막(43))을 전자선 증착법으로 순차 성막시켰고, 막 두께는 각각 10nm, 100nm, 5nm으로 하였다(도2(c)).
제2의 전극 금속층(4)을 형성한 후의 열처리(제2의 열처리)는, 제1의 열처리와 동일하게, 질소 가스 분위기 내에서 수행하였고, 상기 열처리는 RTA(Rapid Thermal Annealing)장치를 이용한 순간 열처리에 의해 수행했다. 열처리 시간은 1분으로 하고, 열처리 온도는 825℃로 하였다. 한편, 825℃가 될 때까지의 승온 시간은 60초였다.
이렇게 제작된 n형 접촉 전극층(5)의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다. 또한, 이 실시예 1에서 얻은 n형 접촉 전극에서는, 1mA의 전류값을 얻기에 필요한 전압값이 5.0V였다.
[실시예 2]
실시예1의 제2의 열처리에서, 열처리 온도를 775℃로 한 것 이외에는, 실시예1과 동일한 조작을 했다. 이렇게 제작된 n형 접촉 전극층의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다.
[실시예 3]
실시예1의 제2의 열처리에서, 열처리 온도를 800℃로 한 것 이외에는, 실시예1과 동일한 조작을 했다. 이렇게 제작된 n형 접촉 전극층의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다.
[실시예 4]
실시예1의 제2의 열처리에서, 열처리 온도를 850℃로 한 것 이외에는, 실시예1과 동일한 조작을 했다. 이렇게 제작된 n형 접촉 전극층의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다.
[실시예 5](실시예 5-1~5-12)
실시예1의 n형 반도체층의 준비에 있어서, Al0 .7 Ga0 .3N(n형 반도체층(2))의 표면 처리 조건을 표2에 나타낸 조건으로 변경하고, 또한 제2의 열처리 온도를 750℃로 한 것 외에는 동일하게 처리하여 n형 접촉 전극층을 형성하였고, 그 전류-전압 특성을 측정하였다. 그 결과를 표2에 나타낸다.
[실시예 6]
제2의 열처리 온도를 800℃로 한 것 이외에는, 실시예5-11과 동일한 조작을 수행했다. 이렇게 하여 제작된 n형 접촉 전극층의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다.
[실시예 7]
제1의 열처리 온도를 800℃로 하고, 제2의 열처리 온도를 750℃로 한 것 이외에는, 실시예5-11과 동일한 조작을 수행했다. 이렇게 하여 제작된 n형 접촉 전극의 전류-전압 특성을 측정한 결과의 전압 규격화값을 표1에 나타냈다.
[비교예 1]
실시예1에서, 제1의 열처리를 수행하지 않은 것 이외는, 실시예1과 동일한 조작을 수행했다. 제1의 열처리를 수행하지 않고 얻어진 n형 접촉 전극층의 전류-전압 특성을 측정한 결과, 실시예1과 비교하여 접촉 저항값이 높아졌다. 비교예1의 전압 규격화값을 표1에 나타냈다.
접촉 저항값이 실시예1에 비하여 높아진 이유는, 비교예1에서는, 도4의 설명에서 설명한 바와 같이, 제2의 열처리 밖에 행하기 않았기 때문에 n형 반도체층의 표면을 TiN으로 균일하게 덮을 수 없어, n형 반도체층과 n형 접촉 전극층과의 계면에 열처리에 의해 형성된 공극이나 확산된 금속이 존재하는 것이 원인이라고 판단된다.
[비교예 2]
실시예1에서 제2의 열처리를 수행하지 않은 것 이외는, 실시예1과 동일한 조작을 수행했다. 이렇게 하여 얻어진 n형 접촉층의 전류-전압 특성을 측정한 결과, 40V의 전압 범위에서는 출력 전류값이 1mA에 달하지 못하였다.
이와 같이, 접촉 저항값이 매우 높아진 이유는, 열처리를 실시하지 않았기 때문에 다층 금속이 합금화되지 않았기 때문이라고 여겨진다.
전압값(V) 전압 규격치
실시예 1 5.0 1.00
실시예 2 6.4 1.28
실시예 3 5.2 1.04
실시예 4 6.6 1.32
실시예 5 0.2~3.8 0.04~0.76
실시예 6 1.8 0.36
실시예 7 1.1 0.22
비교예 1 8.0 1.60
비교예2 - -
처리액 처리온도 전압값 전압 규격치
실시예 5-1 HCl
(37wt%
수용액)		 40℃ 2.1 0.42
실시예 5-2 80℃ 2.2 0.44
실시예 5-3 100℃ 2.8 0.56
실시예 5-4 HCl·HNO3
(40wt%
수용액)		 40℃ 2.8 0.56
실시예 5-5 80℃ 2.1 0.42
실시예 5-6 HF·NH4
(20wt%
수용액)		 40℃ 2.3 0.46
실시예 5-7 80℃ 3.0 0.60
실시예 5-8 100℃ 3.8 0.76
실시예 5-9 KOH
(10wt%
수용액)		 40℃ 2.3 0.46
실시예 5-10 80℃ 1.1 0.22
실시예 5-11 100℃ 0.2 0.04
실시예 5-12 TMAH
(25wt%
수용액)		 100℃ 2.0 0.40
접촉 저항값의 지표로서, 1mA의 전류값을 얻기에 필요한 전압값의 규격화값에 대하여, 상기 실시예1~실시예7, 비교예1~비교예2의 결과를 표1에 나타냈다(단, 비교예2에 대해서는, 1mA 이상의 전류값이 얻어지지 않았기 때문에, 전압의 규격화값은 기재하지 않는다). 상기 전압값의 규격화는 얻어진 각 실시예, 비교예에서 측정된 전압값을 실시예1의 전압값인 5.0V로 나누어 계산한 것이다. 따라서, 실시예1의 전압 규격화값은 1.0이 된다.
1 기판
2 n형 반도체층
3 제1의 전극 금속층
3b 제1층(열처리 후의 제1의 전극 금속층)
4 제2의 전극 금속층
41 제1의 금속막
42 제2의 금속막
43 제3의 금속막
4b 제2층(열처리 후의 제2의 전극 금속층)
5 n형 접촉 전극층

Claims (9)

  1. III족 질화물 단결정으로 이루어지는 n형 반도체층 상에 n형 접촉 전극을 형성하는 방법에 있어서,
    상기 n형 반도체층 상에 Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 금속층으로 이루어진 제1의 전극 금속층을 형성한 후, 800℃ 이상 1200℃ 이하의 온도로 열처리를 수행하는 공정, 및 상기 제1의 전극 금속층 상에 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속으로 이루어진 고도전성 금속층을 포함하여 이루어지는 제2의 전극 금속층을 형성한 후, 700℃ 이상 1000℃ 이하의 온도로 열처리를 수행하는 공정을 포함하는 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  2. 제 1 항에 있어서,
    상기 n형 반도체층은 AlxInyGazN(x, y, z는 0<x≤1.0, 0≤y≤0.1, 0≤z＜1.0을 만족하는 유리수로, x+y+z=1.0이다)으로 나타내어지는 조성을 만족하는 III족 질화물 단결정으로 이루어지는 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  3. 제 1 항에 있어서,
    상기 제2의 전극 금속층은 Au 및 Pt로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 귀금속층을 더 포함하는 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  4. 제 1 항에 있어서,
    상기 제2의 전극 금속층은 Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 접합 금속층을 더 포함하여 이루어지는 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  5. 제 1 항에 있어서,
    상기 제2의 전극 금속층은 Ti, V 및 Ta로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 접합 금속층, 일함수가 4.0eV~4.8eV이고, 또한 비저항이 1.5X10-6Ω·cm~4.0X10-6Ω·cm인 금속으로 이루어지는 고도전성 금속층, 및 Au 및 Pt로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 귀금속층을 포함하는 다층 구조를 갖고, 당해 다층 구조에서 상기 접합 금속층은 최하층에 배치되고, 상기 귀금속층은 상기 고도전성 금속층보다도 상층에 배치되는 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  6. 제 1 항에 있어서,
    제2의 전극 금속층을 형성한 후의 열처리 온도가, 제1의 전극 금속층을 형성한 후의 열처리 온도보다 낮은 것을 특징으로 하는 n형 접촉 전극의 형성방법.
  7. 제 1 항에 있어서,
    상기 제1의 전극 금속층을 형성하기 전에, 상기 n형 반도체층을 알칼리 용액에 의해 표면 처리하는 공정을 더 포함하는 n형 접촉 전극의 형성방법.
  8. 제 1 항 내지 제7항 중 어느 한 항의 방법에 의해 형성된 n형 접촉 전극을 포함하는 III족 질화물 반도체.
  9. 삭제
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011089671A1 (de) * 2011-12-22 2013-06-27 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. KG Referenzhalbzelle und elektrochemischer Sensor mit der Referenzhalbzelle
US9419181B2 (en) * 2013-05-13 2016-08-16 Infineon Technologies Dresden Gmbh Electrode, an electronic device, and a method for manufacturing an optoelectronic device
JP6255874B2 (ja) * 2013-10-09 2018-01-10 日産自動車株式会社 半導体装置及びその製造方法
JP5818853B2 (ja) 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
JP6165602B2 (ja) * 2013-11-28 2017-07-19 スタンレー電気株式会社 ｎ型負電極の形成方法、およびＩＩＩ族窒化物半導体発光素子
JP6206159B2 (ja) * 2013-12-17 2017-10-04 三菱電機株式会社 半導体装置の製造方法
JP6621990B2 (ja) * 2014-01-16 2019-12-18 スタンレー電気株式会社 紫外発光ダイオード
WO2015108089A1 (ja) * 2014-01-16 2015-07-23 株式会社トクヤマ 紫外発光ダイオードおよび紫外線光源
JP6579951B2 (ja) * 2015-12-25 2019-09-25 株式会社トクヤマ 窒化アルミニウム単結晶積層体、該積層体の製造方法、及び該積層体を利用した半導体素子の製造方法
US10731274B2 (en) 2016-06-24 2020-08-04 Stanley Electric Co., Ltd. Group III nitride laminate and vertical semiconductor device having the laminate
JP6805674B2 (ja) * 2016-09-21 2020-12-23 豊田合成株式会社 発光素子及びその製造方法
DE102016120685A1 (de) 2016-10-28 2018-05-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterlasers und Halbleiterlaser
US11195721B2 (en) * 2018-01-16 2021-12-07 Princeton Optronics, Inc. Ohmic contacts and methods for manufacturing the same
TWI660523B (zh) * 2018-07-31 2019-05-21 國立中興大學 磊晶層的修復方法及使用該方法修復的光電元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663904B1 (ko) 2003-12-30 2007-01-02 서울옵토디바이스주식회사 질화물계 반도체의 피형 전극
JP2009188215A (ja) 2008-02-06 2009-08-20 Toyoda Gosei Co Ltd オーミック電極形成方法、電界効果トランジスタの製造方法、および電界効果トランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189664A (ja) * 1984-10-09 1986-05-07 Fujitsu Ltd 半導体装置の製造方法
JP2893723B2 (ja) * 1988-06-13 1999-05-24 住友電気工業株式会社 オーミック電極の製造方法
JPH0387067A (ja) * 1989-06-16 1991-04-11 Sumitomo Electric Ind Ltd ３―５族化合物半導体素子の電極構造及びその形成方法
JP3154364B2 (ja) 1994-01-28 2001-04-09 日亜化学工業株式会社 ｎ型窒化ガリウム系化合物半導体層の電極及びその形成方法
EP0622858B2 (en) * 1993-04-28 2004-09-29 Nichia Corporation Gallium nitride-based III-V group compound semiconductor device and method of producing the same
JP3584481B2 (ja) * 1993-09-21 2004-11-04 ソニー株式会社 オーミック電極の形成方法およびオーミック電極形成用積層体
JP3180871B2 (ja) * 1994-01-28 2001-06-25 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子およびその電極形成方法
US5924002A (en) * 1994-12-22 1999-07-13 Sony Corporation Method of manufacturing a semiconductor device having ohmic electrode
JP2967743B2 (ja) * 1997-01-14 1999-10-25 日本電気株式会社 ｎ型窒化ガリウム系半導体のコンタクト電極及びその形成方法
GB2424312B (en) 2005-03-14 2010-03-03 Denso Corp Method of forming an ohmic contact in wide band semiconductor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663904B1 (ko) 2003-12-30 2007-01-02 서울옵토디바이스주식회사 질화물계 반도체의 피형 전극
JP2009188215A (ja) 2008-02-06 2009-08-20 Toyoda Gosei Co Ltd オーミック電極形成方法、電界効果トランジスタの製造方法、および電界効果トランジスタ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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