JP2008543049A - 半導体パッケージ及び同パッケージを形成する方法 - Google Patents

半導体パッケージ及び同パッケージを形成する方法 Download PDF

Info

Publication number
JP2008543049A
JP2008543049A JP2008513466A JP2008513466A JP2008543049A JP 2008543049 A JP2008543049 A JP 2008543049A JP 2008513466 A JP2008513466 A JP 2008513466A JP 2008513466 A JP2008513466 A JP 2008513466A JP 2008543049 A JP2008543049 A JP 2008543049A
Authority
JP
Japan
Prior art keywords
layer
semiconductor package
gold
semiconductor
adhesion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008513466A
Other languages
English (en)
Other versions
JP5300470B2 (ja
JP2008543049A5 (ja
Inventor
ロメガ トンプソン、バシル
フェンダー、ジェイソン
ケイ． デイリー、テリー
チャン、ジン−ウク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2008543049A publication Critical patent/JP2008543049A/ja
Publication of JP2008543049A5 publication Critical patent/JP2008543049A5/ja
Application granted granted Critical
Publication of JP5300470B2 publication Critical patent/JP5300470B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15763—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550 C

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

金がバックメタル層（１１８）から半田（１６４）に溶出するのを防止する半導体パッケージ（１００）、及び同パッケージを形成する方法が提供される。例示としての方法では、金属パッド（１１２）及び基板（１１６）を含む半導体ウェハ積層構造（１１０）を設ける。接着／メッキ層（１１５）を基板（１１６）の上に形成する。金層（１１８）をメッキにより接着／メッキ層（１１５）の表面に形成する。金層をダイシングストリート領域（１２４）でエッチングして、金層（１１８）及び接着／メッキ層（１１５）のエッジ部分（１２８）を露出させる。バリアメタル層（１３０）を堆積させてエッジシール（１２９）を露出エッジ部分（１２８）の周りに形成する。エッジシール（１２９）は、ウェハ積層構造（１１０）をリードフレーム（１６２）に半田付けするときに、金がバックメタル層（１１８）から半田（１６４）に溶出する現象を防止する。

Description

本発明は概して、半導体パッケージング及び半導体パッケージを形成する方法に関し、特にチップ接着プロセスに関する。
種々のチップをウェハに形成した後、これらのチップはチップ製造工程に送る必要があり、チップ製造工程の間、チップが作製されて集積回路（ＩＣ）パッケージング工程及び集積回路検査工程に送られる。チップ製造プロセスでは通常、ウェハをマウントし、そしてウェハから複数のチップを切り出し、続いてチップ接着工程を行なう。チップは、半導体パッケージの支持構造（例えば、リードフレーム）のダイパッドまたはダイキャビティに取り付けられる。チップを接合させる方法によってチップ接着プロセスが決まる。ソフト半田付け及び半田ペースト塗布は通常、自動車用デバイス及び高出力素子に用いられる。例えば、ソフト半田付けプロセスまたは半田ペースト塗布プロセスの間、半田材料を使用してチップをリードフレームに接合させる。ソフト半田付けプロセスの間、半田をワイヤプリフォームとして導入し、そして高温の状態のリードフレーム表面の上で液状半田ドットとして溶融させる。半田ペースト塗布プロセスの間、半田をリードフレーム上に小型シリンジを通して吐出する。次に、チップを半田に載せ、融点よりも高い温度に加熱し、次に冷却して半田との接続を強固にする。
現在の後工程金属配線プロセスでは、ダイシングまたは個片化の前に金層及びバリア材料をウェハに堆積させる。従来のウェハダイシング技術では、鋸歯を使用して素子アレイを区分する直線に沿った切断を行なうと、金層が個片化切断ポイントで露出する。ソフト半田付けプロセスの間、金層の露出部分が半田に溶解して接着性が失われ、そして半田バルク内に大きなボイドが形成される。通常、金の３０％が、金が半田に溶解する、または溶出することにより失われる。
従って、半田ボイドを低減し、そして半導体チップの接着性を高めるような半導体装置のパッケージング方法を提供することが望ましい。更に、装置の熱伝導性を向上させるような半導体装置のパッケージング方法を提供することが望ましい。更に、本発明の他の所望の特徴及び特性は、本発明についての以下の詳細な記述、及び添付の請求項を、添付の図、及び本発明に関するこの技術的背景を参照しながら一読することにより明らかになる。
本発明について以下に、次の図に関連付けながら説明することとし、これらの図では、同様の参照番号は同様の構成要素を指す。
本発明に関する以下の詳細な説明は本質的に単なる例示に過ぎず、本発明、または本発明の適用及び使用を制限するものではない。更に、決して、本発明に関連して前に示した背景説明、または本発明に関する以下の詳細な説明に提示される理論によって限定を付加しようとするものではない。
図１〜６は、本発明による半導体ウェハパッケージ、及び当該パッケージを形成する方法の工程を断面図として示している。図１に示すように、本発明の一の実施形態による半導体パッケージ１００の製造工程は、基板１１６、通常は半導体ウェハを設ける工程から始まり、半導体ウェハには、複数の金属パッド１１２が、公知の半導体製造方法に従って形成される最上部表面１１１に形成される。複数のサーマルビア１１４をパッド１１２に位置合わせして設け、そしてこれらのサーマルビアによって熱伝導を可能にし、かつ接続先の半導体素子（図示せず）によって生成されるソース−ドレイン電流を大量にパッケージ基板に流すことができる（以下に議論する）。基板１１６は砒化ガリウム（ＧａＡｓ）により構成されることが好ましく、この場合、「基板」という用語は本明細書においては、基板自体を指す他に、基板を被覆して半導体ウェハ積層構造１１０を形成することができる金属層または絶縁層を指すために使用される。ウェハ積層構造１１０の形成における、更に詳細にはパッド１１２及びサーマルビア１１４の形成における種々の工程は公知であるので、説明を簡潔にするために、多数の従来工程はここでは簡単に触れるだけとする、または公知のプロセス詳細を提示することなく全てを省略することとする。
ウェハ製造プロセスの間、接着／導電層１１５が基板１１６の裏面１１９に形成される。層１１５は、１０００〜２０００オングストロームの範囲の膜厚を有するチタン層、及び４０００〜６０００オングストロームの範囲の膜厚を有する金層により形成される。層１１５は基板１１６上に、この技術分野で公知の標準のスパッタリングプロセスによって堆積させ、そして熱伝導特性を向上させ、かつ後続層のメッキを可能にする。
次に、金層１１８を接着／導電層１１５の表面にメッキする。金層１１８はこの例示としての実施形態では約３ミクロンの膜厚に形成され、そして接着／導電層１１５に、この技術分野で公知の標準のメッキプロセスによって堆積させる。金層１１８は熱伝導経路となり、かつ金属パッド１１２と接触する素子のソース−ドレイン電流駆動能力を高めて、金属パッド１１２の効率を更に高くすることができる。
層１１８をメッキした後、フォトレジスト層１２０を金層１１８の表面１２２に塗布し、そして図１に示すように、フォトリソグラフィ法によりパターニングする。層１２０のパターニングは、この技術分野で公知の標準のフォトリソグラフィ工程を使用して行ない、そして層１２０をパターニングすることによって、金層１１８がウェハ積層構造１１０のダイシングストリート領域またはスクライブ領域１２４で露出する。ウェハ積層構造１１０に対する次のダイシングまたは個片化は、ダイシングストリート領域１２４において行なわれる。
図２は、パターニング済みフォトレジスト層１２０をエッチングマスクとして使用して、金層１１８をその膜厚分だけエッチングする様子を示している。金層１１８をエッチングすると、溝１２６が層１１８に形成され、そして金層１１８及び接着／導電層１１５のエッジ部分１２８、及び基板１１６の一部分が露出する。金層１１８は、Ｘ２０のような公知の湿式化学エッチング液を使用することによりエッチングされる。フォトレジスト層１２０は、図３に示すように、溝１２６をエッチングにより形成した後に除去する。
フォトレジスト層１２０を剥離した後、図４に示すように、バリアメタル層１３０を金層１１８の表面１２２に堆積させる。バリアメタル層１３０は、スパッタリング法によってウェハ積層構造１１０の表面１２２を覆い、かつ溝１２６及びサーマルビア１１４に入り込むように堆積させる。一の実施形態では、バリアメタル層１３０は、チタン、ニッケル−バナジウム、及び金により構成される。好適な実施形態では、バリアメタル層１３０は、約０．３ミクロンの膜厚を有するチタン材料と、約０．６ミクロンの膜厚を有するニッケル−バナジウム（バナジウムが７〜９重量％）材料と、そして約０．５ミクロンの膜厚を有する金材料と、を含む。一般的に、バリアメタル層１３０は、約１．０ミクロン〜１．７ミクロンの範囲の膜厚を持つように形成される。バリアメタル層１３０は、チタン材料を、ニッケル−バナジウム材料をチタン材料と金材料の間に挟む形で金層１１８の表面１２２に形成し、これらの金材料、ニッケル−バナジウム材料、及びチタン材料が一緒になってバリアメタル層１３０を構成するように堆積させる。バリアメタル層１３０の中の金層の割合は、最終的に金属積層体が設けられ、そしてエッジシールが形成される構造における金層１１８よりも小さい。層１３０は金層１１８及び接着／導電層１１５のエッジ部分１２８の周りに形成されるエッジシール１２９となる。エッジシール１２９は、層１１８が半田材料（以下に説明する）にチップ接着プロセスの間に溶出するのを防止するように機能する。
図５によれば、バリアメタル層１３０を堆積させた後、ウェハ積層構造１１０はチップ製造工程に送られ、チップ製造工程の間、ウェハ積層構造１１０は個々のチップに個片化されて、後続の組み立て工程に送られる。チップ製造工程は通常、チップ接着の前に行なわれる２つの主要工程、すなわちウェハマウント工程及びウェハ切断工程から成る。ウェハマウント工程では、ウェハを支持してウェハごとの切断処理を容易にしてチップ接着プロセスも施すことができるようにする。ウェハマウント工程の間、ウェハ積層構造１１０及びウェハフレーム（図示せず）を支持ウェハテープまたはダイシングテープに同時に貼り付ける。
ウェハ切断工程はウェハマウント工程に続いて行なわれ、そしてウェハ切断工程では、ウェハを切断して個々のチップとし、これらのチップをＩＣパッケージに組み立てる。図５によれば、ウェハダイシングソー１４０を使用してダイシングストリート領域１２４のウェハ積層構造１１０を貫通する切除部１４２を形成する。ウェハ切断プロセスによって第１ウェハ部分または第１チップ１５０及び第２ウェハ部分または第２チップ１５２が得られる。次に、ウェハ部分１５０及び１５２にクリーニングプロセス（図示せず）をチップ接着の前に施す。
ウェハ切断によって露出エッジ１５４が各ウェハ部分１５０及び１５２に形成される。図５に示すように、バリアメタル層１３０を予め堆積させることにより、金層１１８をダイシングの後もエッジシール１２９によって密閉することができる。層１１８をこのようにして密閉することにより、チップ接着プロセス中に金が失われ、ボイドが半田内に形成される現象を、バリアメタル層１３０が半田とチップ接着プロセス中に化学的に反応することがないので、無くすことができる。
図６は、チップ接着の後の、第１ウェハ部分１５０を含む完成版のウェハパッケージを示している。ダイシングの後、第１ウェハ部分１５０をチップ接着工程に送って半導体パッケージを形成する。チップ接着プロセスはダイマウントまたはダイボンディングとしても知られる。このプロセスの間、ウェハまたはチップを、半導体パッケージの支持構造（例えば、リードフレーム）のダイパッドまたはダイキャビティに取り付ける。通常、チップ接着プロセスでは、公知のチップ接着装置及びダイボンディングツールを使用してチップをマウントする。
図示のように、半田材料１６０を使用して第１ウェハ部分１５０をリードフレームに接合する。リードフレーム１６２は、例えばニッケル、パラジウム、及び金により形成される銅メッキリードフレームとすることができる。ソフト半田プロセスでは、半田材料１６０をワイヤプリフォームとして導入し、そして高温状態のリードフレーム１６２の表面の上で液状半田ドットとして溶融させる。次に、第１ウェハ部分１５０を高温半田の上に置き、そして冷却して半田との接続を強固にする。ウェハ部分１５０を液状半田ドット上に載置している間、半田ドットが広がって、ウェハ部分１５０及びリードフレーム１６２のほぼ接合表面全体と接触するようになる。ダイ接着剤フィレット１６４が、半田がウェハ部分１５０のエッジに沿って這い上がるようにして形成される。半田材料１６０は鉛−錫系合金であり、そして金層１１８を保護ためのバリアメタル層１３０を形成しない場合には、半田材料１６０への金の溶出が発生する。しかしながら、前に述べたように、バリアメタル１３０は半田材料１６０と化学的に反応することがないので、溶出が発生することがなく、かつボイドが半田材料１６０の内部に発生することがない。リードフレーム１６２への第１ウェハ部分１５０の半田付けは、不活性ガス雰囲気のような保護ガス雰囲気を含む正確に制御される温度環境で行なわれて、リードフレーム１６２の酸化を防止する。
第１ウェハ部分１５０をリードフレーム１６２に接着させる別の方法は、本発明の技術範囲に含まれると考えられ、かつこれらには制限されないが、半田ペーストを使ったダイボンディング法、及び半田ワイヤ送りダイボンディング法を含む。層１１８の露出部分１２８をバックメタルプロセス中に形成する追加のフォトリソグラフィ工程を行ない、そしてバリア層１３０を堆積させてエッジシール１２９を形成することにより金層１１８を密閉し、これによりチップ接着プロセス中のバックメタルの完全性を維持する。
従って、半導体パッケージを形成する方法が提供され、本方法は、基板の第１表面に形成される複数の金属パッドを含む半導体ウェハ積層構造、及び前記基板の反対側の第２表面に形成される金層を設ける工程と、前記金層を、前記半導体ウェハ積層構造のダイシングストリート領域でエッチングし、エッチングによって前記金層及び前記基板の複数のエッジ部分を露出させる工程と、エッジシールを前記金層の前記露出エッジ部分の周りに形成する工程と、前記半導体ウェハ積層構造を、ダイシングストリート領域でダイシングして半導体チップを画定する工程と、そして前記半導体チップを支持構造に接着させる工程と、を含む。支持構造はリードフレームとすることができる。金層を設ける工程は、スパッタリング法によって、金層を、基板の反対側の第２表面に堆積させる工程を含む。エッチング工程では、湿式化学エッチングを用いてエッチングする。エッジシールを形成する工程では、メタルバリア層を反対側の前記第２表面に、メタルバリアの膜厚が１．０〜１．７ミクロンの範囲になるように堆積させる。メタルバリア層を堆積させる工程では、チタン層、ニッケル−バナジウム層（バナジウムが７〜９重量％）、及び金層をそれぞれ個別にスパッタリング法により堆積させる。エッジシールは、前記半導体チップを支持構造に接着させている間に使用される半田材料にボイドが形成されるのを防止する。
更に提供されるのは、半導体パッケージを形成する方法であり、本方法は、基板の第１表面に形成される複数の金属パッドを有する半導体ウェハ積層構造、及び複数の半導体素子に位置合わせされて形成される複数のサーマルビアを設ける工程と、金層を基板の反対側の第２表面に、サーマルビア内に延びるように堆積させる工程と、金層を、半導体ウェハ積層構造のダイシングストリート領域でエッチングして金層及び基板のエッジを露出させる工程と、エッジシールを、金層の露出エッジ部分の周りにバリアメタル層を使用して形成する工程と、半導体ウェハ積層構造をダイシングストリート領域でダイシングする工程と、そして半導体ウェハ積層構造を支持構造に半田付けして半導体パッケージを形成する工程と、を含む。支持構造はリードフレーム構造とすることができる。エッチング工程では、湿式化学エッチングを用いてエッチングする。エッジシールを形成する工程は、１．０〜１．７ミクロンの範囲の膜厚を有し、かつチタン層、ニッケル−バナジウム層（バナジウムが７〜９重量％）、及び金層を含むメタルバリア層をスパッタリング法により堆積させる工程を含む。エッジシールは、金層が、半田付けプロセス中に使用される半田材料に溶出する現象、及びボイドが半田材料に形成される現象を防止する。
最後に提供されるのは半導体パッケージであり、この半導体パッケージは半導体チップと、そして半導体チップに半田付けされる支持構造と、を含み、半導体チップは、基板と、基板の第１表面に形成される少なくとも一つの半導体素子と、基板の第１表面とは反対側の第２表面に形成され、かつエッジ部分を有する金層と、金層の表面に形成され、かつ金層のエッジ部分の周りのエッジシールとなるバリアメタル層と、を含む。エッジシールは金層が半田材料に溶出する現象を防止する。基板は砒化ガリウムとすることができる。金層の露出エッジ部分は、エッチング工程の間に半導体チップのダイシングストリート領域に形成される。バリアメタル層はチタン層、ニッケル−バナジウム層（バナジウムが７〜９重量％）、及び金層により構成される。パッケージは更に、基板に形成される複数のサーマルビアを含む。
少なくとも一つの例示としての実施形態を、本発明に関するこれまでの詳細な記述に提示してきたが、非常に多くの変形例が存在することを理解されたい。また、例示としての実施形態、または例示としての複数の実施形態は一例としてのみ提示されるのであり、決して本発明の技術範囲、適用可能性、または構成を制限するものではないことを理解されたい。制限するというのではなく、これまでの詳細な記述によってこの技術分野の当業者は、本発明の例示としての実施形態を実施するための有用な指針を持つことができ、従って、種々の変更を、例示としての実施形態に説明される要素の機能及び構成に、添付の請求項、及びこれらの請求項に規定する請求の範囲の法的な均等物に示される本発明の技術範囲から逸脱しない範囲で加え得ることを理解されたい。
共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。 共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。 共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。 共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。 共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。 共に本発明による半導体ウェハパッケージ、及び同パッケージを形成する方法の工程を示す断面図。

Claims (20)

  1. 基板の第１表面の内部に形成される複数の金属パッド、前記基板の反対側の第２表面に形成される接着／メッキ層、及び前記接着／メッキ層の表面に形成される金層を含む半導体ウェハ積層構造を設ける工程と、
    前記金層、前記接着／メッキ層、及び前記基板の複数のエッジ部分を露出させるべく、前記金層を前記半導体ウェハ積層構造のダイシングストリート領域でエッチングする工程と、
    エッジシールを前記接着／メッキ層及び前記金層の前記露出エッジ部分の周りに形成する工程と、
    前記半導体積層構造を前記ダイシングストリート領域でダイシングして半導体チップを画定する工程と、
    前記チップを支持構造に接着させる工程とを備える、半導体パッケージの製造方法。
  2. エッジシールを形成する工程では、バリアメタル層を反対側の前記第２表面に堆積させる、請求項１記載の半導体パッケージの製造方法。
  3. バリアメタル層を堆積させる工程では、チタン層、ニッケル−バナジウム層、及び金層により構成されるバリアメタル層をスパッタリング法により形成し、そしてバリアメタル層の金は、前記接着／メッキ層の表面に形成される金層よりも小さい割合で存在する、請求項２記載の半導体パッケージの製造方法。
  4. バリアメタル層は、１．０〜１．７ミクロンの範囲の膜厚を有する、請求項２記載の半導体パッケージの製造方法。
  5. 支持構造はリードフレームである、請求項１記載の半導体パッケージの製造方法。
  6. 金層を形成する工程は、金層を接着／メッキ層にスパッタリング法により堆積させる工程を含む、請求項１記載の半導体パッケージの製造方法。
  7. エッチング工程では、湿式化学エッチングを用いてエッチングする、請求項１記載の半導体パッケージの製造方法。
  8. エッジシールによって、前記チップを支持構造に接着させている間に使用される半田材料におけるボイドの形成を防止する、請求項１記載の半導体パッケージの製造方法。
  9. 基板の第１表面の内部に形成される複数の金属パッド、及び複数の金属パッドに位置整合して形成される複数のサーマルビアを有する半導体積層構造を設ける工程と、
    接着／メッキ層を、基板の反対側の第２表面に、サーマルビアの中にまで延びるように堆積させる工程と、
    金層を接着／メッキ層の上に、サーマルビアの中にまで延びるように堆積させる工程と、
    金層、接着／メッキ層、及び基板のエッジを露出させるべく、金層を半導体積層構造のダイシングストリート領域でダイシングする工程と、
    エッジシールを、金層及び接着／メッキ層の露出エッジ部分の周りにバリアメタル層を使用して形成する工程と、
    半導体積層構造をダイシングストリート領域でダイシングする工程と、
    半導体積層構造を支持構造に半田付けして半導体パッケージを形成する工程とを備える、半導体パッケージの製造方法。
  10. エッチング工程では、湿式化学エッチングを用いてエッチングする、請求項９記載の半導体パッケージの製造方法。
  11. エッジシールを形成する工程では、バリアメタル層をスパッタリング法により堆積させ、バリアメタル層は１．０〜１．７ミクロンの範囲の膜厚を有する、請求項９記載の半導体パッケージの製造方法。
  12. バリアメタル層は、チタン層、ニッケル−バナジウム層、及び金層を含む、請求項９記載の半導体パッケージの製造方法。
  13. エッジシールによって、半田付けプロセスの間に使用される半田材料への金層の溶出、及び半田材料におけるボイドの形成を防止する、請求項９記載の半導体パッケージの製造方法。
  14. 支持構造はリードフレームである、請求項９記載の半導体パッケージの製造方法。
  15. 半導体チップと、そして半導体チップに半田付けされる支持構造とを備える半導体パッケージであって、半導体チップは、
    基板と、
    基板の第１表面の内部に形成される少なくとも一つの金属パッドと、
    基板の第１表面とは反対側の第２表面に形成され、かつエッジ部分を有する接着／メッキ層と、
    接着／メッキ層の上に形成され、かつエッジ部分を有する金層と、
    金層の表面に形成されるバリアメタル層と、を有し、
    バリアメタル層によってエッジシールが、金層のエッジ部分、及び接着／メッキ層のエッジ部分の周りに形成される、半導体パッケージ。
  16. 基板は砒化ガリウムを含む、請求項１５記載の半導体パッケージ。
  17. エッジシールによって、半田材料への金層の溶出を防止する、請求項１５記載の半導体パッケージ。
  18. 金層の露出エッジ部分、及び接着／メッキ層の露出エッジ部分がエッチング工程の間に、半導体チップのダイシングストリート領域に形成される、請求項１５記載の半導体パッケージ。
  19. バリアメタル層は、チタン層、ニッケル−バナジウム層、及び金層により構成され、バリアメタル層は１．０〜１．７ミクロンの範囲の膜厚を有する、請求項１５記載の半導体パッケージ。
  20. 基板の中に形成される複数のサーマルビアを更に有する、請求項１５記載の半導体パッケージ。
JP2008513466A 2005-05-26 2006-03-24 半導体パッケージ及び同パッケージを形成する方法 Expired - Fee Related JP5300470B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/140,351 US7339267B2 (en) 2005-05-26 2005-05-26 Semiconductor package and method for forming the same
US11/140,351 2005-05-26
PCT/US2006/010745 WO2006127107A2 (en) 2005-05-26 2006-03-24 Semiconductor package and method for forming the same

Publications (3)

Publication Number Publication Date
JP2008543049A true JP2008543049A (ja) 2008-11-27
JP2008543049A5 JP2008543049A5 (ja) 2009-05-07
JP5300470B2 JP5300470B2 (ja) 2013-09-25

Family

ID=37452517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008513466A Expired - Fee Related JP5300470B2 (ja) 2005-05-26 2006-03-24 半導体パッケージ及び同パッケージを形成する方法

Country Status (5)

Country Link
US (1) US7339267B2 (ja)
JP (1) JP5300470B2 (ja)
CN (1) CN100539008C (ja)
TW (1) TWI433279B (ja)
WO (1) WO2006127107A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7949601B2 (en) * 2007-04-21 2011-05-24 Hartford Fire Insurance Company Method and system for providing minimum contract values in an annuity with lifetime benefit payments
DE102009044086A1 (de) * 2009-09-23 2011-03-24 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Bauteils und nach diesem Verfahren hergestelltes elektronisches Bauteil
US8680674B2 (en) 2012-05-31 2014-03-25 Freescale Semiconductor, Inc. Methods and structures for reducing heat exposure of thermally sensitive semiconductor devices
US9093429B2 (en) 2012-06-27 2015-07-28 Freescale Semiconductor, Inc. Methods and structures for reducing heat exposure of thermally sensitive semiconductor devices
US9875987B2 (en) 2014-10-07 2018-01-23 Nxp Usa, Inc. Electronic devices with semiconductor die attached with sintered metallic layers, and methods of formation of such devices
US9589860B2 (en) * 2014-10-07 2017-03-07 Nxp Usa, Inc. Electronic devices with semiconductor die coupled to a thermally conductive substrate
US9698116B2 (en) 2014-10-31 2017-07-04 Nxp Usa, Inc. Thick-silver layer interface for a semiconductor die and corresponding thermal layer
CN107579032B (zh) * 2017-07-27 2019-04-09 厦门市三安集成电路有限公司 一种化合物半导体器件的背面制程方法
CN110767604B (zh) * 2019-10-31 2022-03-18 厦门市三安集成电路有限公司 化合物半导体器件和化合物半导体器件的背面铜制程方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123418A (ja) * 1987-11-09 1989-05-16 Nec Corp 半導体装置の製造方法
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881884A (en) * 1973-10-12 1975-05-06 Ibm Method for the formation of corrosion resistant electronic interconnections
US5027189A (en) * 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
US5156998A (en) * 1991-09-30 1992-10-20 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal barrier layer to block migration of tin through via holes
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
US6140703A (en) * 1996-08-05 2000-10-31 Motorola, Inc. Semiconductor metallization structure
US6040239A (en) * 1997-08-22 2000-03-21 Micron Technology, Inc. Non-oxidizing touch contact interconnect for semiconductor test systems and method of fabrication
JP4438133B2 (ja) * 1999-08-19 2010-03-24 シャープ株式会社 ヘテロ接合型バイポーラトランジスタおよびその製造方法
US6312830B1 (en) * 1999-09-02 2001-11-06 Intel Corporation Method and an apparatus for forming an under bump metallization structure
US6960824B1 (en) * 2000-11-15 2005-11-01 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless chip carrier
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
KR100611778B1 (ko) * 2002-09-24 2006-08-10 주식회사 하이닉스반도체 반도체장치 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123418A (ja) * 1987-11-09 1989-05-16 Nec Corp 半導体装置の製造方法
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW200644192A (en) 2006-12-16
JP5300470B2 (ja) 2013-09-25
WO2006127107A2 (en) 2006-11-30
US7339267B2 (en) 2008-03-04
US20060270194A1 (en) 2006-11-30
WO2006127107A3 (en) 2007-06-14
CN101185153A (zh) 2008-05-21
CN100539008C (zh) 2009-09-09
TWI433279B (zh) 2014-04-01

Similar Documents

Publication Publication Date Title
JP5300470B2 (ja) 半導体パッケージ及び同パッケージを形成する方法
US8133761B2 (en) Packaged system of semiconductor chips having a semiconductor interposer
EP0704895B1 (en) Process for manufacturing semiconductor device and semiconductor wafer
JP2004023101A (ja) 半導体素子パッケージおよびその製造方法
JPH04326534A (ja) 半導体装置のチップボンディング方法
US10192849B2 (en) Semiconductor modules with semiconductor dies bonded to a metal foil
US7425503B1 (en) Apparatus and method for enhanced thermal conductivity packages for high powered semiconductor devices
JP2586344B2 (ja) キャリアフィルム
WO2006016449A1 (ja) 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
JPH07201864A (ja) 突起電極形成方法
WO2007034791A1 (ja) 半田層及びこれを用いた放熱基板並びにその製造方法
JP2006278463A (ja) サブマウント
JP2001118953A (ja) 半導体電子部品の製造方法
JP2005311284A (ja) パワー半導体素子およびこれを用いた半導体装置
TWI483314B (zh) 通過裝設附加保護層以在運送期間保護半導體裝置的反應性金屬表面的技術
JP2003158140A (ja) 半導体パッケージ、半導体パッケージの製造方法、モジュール及び電子機器
JP2004063804A (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
US11552014B2 (en) Semiconductor package structure and method of making the same
WO2023090261A1 (ja) 半導体装置
JP2004186643A (ja) 半導体装置およびその製造方法
JP4104506B2 (ja) 半導体装置の製造方法
KR20030075814A (ko) 반도체 멀티칩 모듈 패키지 및 그 제조 방법
EP2153465A1 (en) Packaged system of semiconductor chips having a semiconductor interposer
JP2004007022A (ja) 半導体装置
JP5278287B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090319

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120808

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120815

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130618

R150 Certificate of patent or registration of utility model

Ref document number: 5300470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees