JPH11163228A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11163228A JPH11163228A JP32178497A JP32178497A JPH11163228A JP H11163228 A JPH11163228 A JP H11163228A JP 32178497 A JP32178497 A JP 32178497A JP 32178497 A JP32178497 A JP 32178497A JP H11163228 A JPH11163228 A JP H11163228A
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Abstract
(57)【要約】
【課題】 半導体装置のパッケージへの組み込み時等に
おける加熱の際に、半導体基板に形成された貫通孔を起
点とするクラックが生じるのを防止することができ、そ
の結果、電気的特性や信頼性の劣化を防止することがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１の表面側に素子部５を設
け、半導体基板１の素子部５の接地電極３に対応する位
置に貫通孔６を形成し、半導体基板１の裏面側に半導体
基板１で発生する熱を放熱しかつ貫通孔６を通して接地
電極３に接続する金属層８を設け、半導体基板１と金属
層８との間に応力緩衝層２１を設けたことを特徴とす
る。
おける加熱の際に、半導体基板に形成された貫通孔を起
点とするクラックが生じるのを防止することができ、そ
の結果、電気的特性や信頼性の劣化を防止することがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１の表面側に素子部５を設
け、半導体基板１の素子部５の接地電極３に対応する位
置に貫通孔６を形成し、半導体基板１の裏面側に半導体
基板１で発生する熱を放熱しかつ貫通孔６を通して接地
電極３に接続する金属層８を設け、半導体基板１と金属
層８との間に応力緩衝層２１を設けたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、プレーティッドヒートシンク
（ＰＨＳ：Plated Heat Sink）構造とバイアホール構造
を有する半導体装置及びその製造方法に関するものであ
る。
の製造方法に関し、特に、プレーティッドヒートシンク
（ＰＨＳ：Plated Heat Sink）構造とバイアホール構造
を有する半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１２は、従来の半導体装置を示す断面
図であり、ＰＨＳ構造とバイアホール構造を有するＧａ
Ａｓ電界効果トランジスタ（以下、ＧａＡｓＦＥＴと略
称する）が形成された半導体チップの例である。このＦ
ＥＴチップは、ＧａＡｓ基板（半導体基板）１の表面
に、ゲート電極２、ソース電極（接地電極）３及びドレ
イン電極４を有するＦＥＴ素子（素子部）５が形成さ
れ、このＧａＡｓ基板１の前記ソース電極３に対応する
部分に該ＧａＡｓ基板１を貫通するバイアホール（貫通
孔）６が形成されている。
図であり、ＰＨＳ構造とバイアホール構造を有するＧａ
Ａｓ電界効果トランジスタ（以下、ＧａＡｓＦＥＴと略
称する）が形成された半導体チップの例である。このＦ
ＥＴチップは、ＧａＡｓ基板（半導体基板）１の表面
に、ゲート電極２、ソース電極（接地電極）３及びドレ
イン電極４を有するＦＥＴ素子（素子部）５が形成さ
れ、このＧａＡｓ基板１の前記ソース電極３に対応する
部分に該ＧａＡｓ基板１を貫通するバイアホール（貫通
孔）６が形成されている。
【０００３】そして、このバイアホール６の内面を含む
ＧａＡｓ基板１の裏面全面に、Ａｕめっきの導電パスと
なる金属層、例えばＴｉ一Ａｕ層７が形成され、Ｔｉ一
Ａｕ層７上にＰＨＳとしてＡｕ層８が形成され、さら
に、バイアホール６の内部及びその周辺部にバリアメタ
ルとして例えばＴｉ層９が形成されている。Ｔｉ層９
は、ＦＥＴ特性の劣化原因となるバイアホール６内での
ソルダー（半田）からのＳｎの拡散を防ぐために形成さ
れるものであり、特に必要としない場合には形成しなく
ともよい。
ＧａＡｓ基板１の裏面全面に、Ａｕめっきの導電パスと
なる金属層、例えばＴｉ一Ａｕ層７が形成され、Ｔｉ一
Ａｕ層７上にＰＨＳとしてＡｕ層８が形成され、さら
に、バイアホール６の内部及びその周辺部にバリアメタ
ルとして例えばＴｉ層９が形成されている。Ｔｉ層９
は、ＦＥＴ特性の劣化原因となるバイアホール６内での
ソルダー（半田）からのＳｎの拡散を防ぐために形成さ
れるものであり、特に必要としない場合には形成しなく
ともよい。
【０００４】次に、このＧａＡｓＦＥＴチップの製造方
法について図１３に基づき説明する。まず、図１３
（ａ）に示すように、ＧａＡｓ基板１の表面に従来の各
種プロセス技術により、ゲート電極２、ソース電極３、
ドレイン電極４等を順次形成し、ＦＥＴ素子５を作製し
た後、ＧａＡｓ基板１の裏面側を研磨・エッチングなど
により５０μｍまで薄厚化し、通常のリソグラフィー技
術により、ＧａＡｓ基板１の裏面にレジストパ夕一ン１
１を形成する。
法について図１３に基づき説明する。まず、図１３
（ａ）に示すように、ＧａＡｓ基板１の表面に従来の各
種プロセス技術により、ゲート電極２、ソース電極３、
ドレイン電極４等を順次形成し、ＦＥＴ素子５を作製し
た後、ＧａＡｓ基板１の裏面側を研磨・エッチングなど
により５０μｍまで薄厚化し、通常のリソグラフィー技
術により、ＧａＡｓ基板１の裏面にレジストパ夕一ン１
１を形成する。
【０００５】次いで、同図（ｂ）に示すように、ＧａＡ
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、Ｔｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２０
０ｎｍの厚さになるようにスパッタや蒸着等によりバイ
アホール６内を含む裏面全面に形成し、次いで、ＰＨＳ
としてＡｕ層８を電解めっき法により１５μｍの厚さに
なるように形成する。
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、Ｔｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２０
０ｎｍの厚さになるようにスパッタや蒸着等によりバイ
アホール６内を含む裏面全面に形成し、次いで、ＰＨＳ
としてＡｕ層８を電解めっき法により１５μｍの厚さに
なるように形成する。
【０００６】ここでは図示していないが、この際に、後
工程のペレッタイズ（ペレット化）を容易に行うため、
スクライブ線にフォトレジストによるマスクパターンを
形成しておき、Ａｕをめっきした後に除去し、めっきし
たＡｕをマスクにめっきパスをイオンミリング等により
エッチングする場合が多い。また、必要に応じて、同図
（ｄ）に示すように、バリアメタルとして例えばＴｉ層
９を３００ｎｍの厚さでスパッタや蒸着等により成膜
し、通常のリソグラフィー、エッチング等によりバイア
ホール６内部及びその周辺部に形成する。
工程のペレッタイズ（ペレット化）を容易に行うため、
スクライブ線にフォトレジストによるマスクパターンを
形成しておき、Ａｕをめっきした後に除去し、めっきし
たＡｕをマスクにめっきパスをイオンミリング等により
エッチングする場合が多い。また、必要に応じて、同図
（ｄ）に示すように、バリアメタルとして例えばＴｉ層
９を３００ｎｍの厚さでスパッタや蒸着等により成膜
し、通常のリソグラフィー、エッチング等によりバイア
ホール６内部及びその周辺部に形成する。
【０００７】また、特開平４−１４４１５７号公報に
は、応力によるチップの反りを抑制した高周波高出力半
導体装置が開示されている。この半導体装置は、ＧａＡ
ｓ等の半導体基板の表面領域にＦＥＴ等の素子部を形成
したもので、バイアホールを含む半導体基板の素子部領
域に、ＰＨＳとしてめっきＡｕ層を形成し、素子部以外
の領域に、その線膨張係数が前記半導体基板のそれと等
しく前記めっきＡｕ層とは異なるめっき層を形成したも
のである。このめっき層としては、例えば、Ａｕ−Ｓ
ｉ、Ｃ、ＳｉＯ、ＳｉＯ2、ＳｉＣ、Ｓｉ3Ｎ4、Ｃｕや
Ｎｉ−Ｓｉ、Ｃなどの分散めっき層、あるいはＭｏ、
Ｗ、ＷＳｉとＮｉとの積層めっき等が用いられている。
は、応力によるチップの反りを抑制した高周波高出力半
導体装置が開示されている。この半導体装置は、ＧａＡ
ｓ等の半導体基板の表面領域にＦＥＴ等の素子部を形成
したもので、バイアホールを含む半導体基板の素子部領
域に、ＰＨＳとしてめっきＡｕ層を形成し、素子部以外
の領域に、その線膨張係数が前記半導体基板のそれと等
しく前記めっきＡｕ層とは異なるめっき層を形成したも
のである。このめっき層としては、例えば、Ａｕ−Ｓ
ｉ、Ｃ、ＳｉＯ、ＳｉＯ2、ＳｉＣ、Ｓｉ3Ｎ4、Ｃｕや
Ｎｉ−Ｓｉ、Ｃなどの分散めっき層、あるいはＭｏ、
Ｗ、ＷＳｉとＮｉとの積層めっき等が用いられている。
【０００８】
【発明が解決しようとする課題】ところで、従来のＦＥ
Ｔチップでは、このＦＥＴチップをパッケージに組み込
む際に、ソルダーの融点以上に加熱する必要があるが、
例えば、ソルダーとしてＡｕＳｎを用いた場合には、そ
の温度は２８０℃にもなる。そのために、ＧａＡｓ〔線
膨張係数：５．９×１０-6（／Ｋ）、ヤング率：８５．
５×１０9（Ｎ／ｍ2）〕とＡｕ〔線膨張係数：１４．２
×１０-6（／Ｋ）、ヤング率：８０×１０9（Ｎ／
ｍ2）〕の線膨張係数の差による応力が加わり、特に、
図１４に示すように、応力集中の起こり易い構造である
バイアホール６を起点とするクラック１３が生じること
が多いという問題点があった。
Ｔチップでは、このＦＥＴチップをパッケージに組み込
む際に、ソルダーの融点以上に加熱する必要があるが、
例えば、ソルダーとしてＡｕＳｎを用いた場合には、そ
の温度は２８０℃にもなる。そのために、ＧａＡｓ〔線
膨張係数：５．９×１０-6（／Ｋ）、ヤング率：８５．
５×１０9（Ｎ／ｍ2）〕とＡｕ〔線膨張係数：１４．２
×１０-6（／Ｋ）、ヤング率：８０×１０9（Ｎ／
ｍ2）〕の線膨張係数の差による応力が加わり、特に、
図１４に示すように、応力集中の起こり易い構造である
バイアホール６を起点とするクラック１３が生じること
が多いという問題点があった。
【０００９】また、従来の高周波高出力半導体装置で
は、ＦＥＴ等の素子部以外の領域での応力が抑制される
ためにチップ反りは緩和されるものの、バイアホール周
辺でのＧａＡｓとＡｕとの構造は従来のものと何等変わ
らないために、バイアホールに加わる応力の集中が緩和
されないという問題点があった。
は、ＦＥＴ等の素子部以外の領域での応力が抑制される
ためにチップ反りは緩和されるものの、バイアホール周
辺でのＧａＡｓとＡｕとの構造は従来のものと何等変わ
らないために、バイアホールに加わる応力の集中が緩和
されないという問題点があった。
【００１０】また、バイアホールは、基板の表面側から
開口し、金属を被着することにより裏面と接続した構造
であるために、基板表面のＦＥＴ等の素子部をレジスト
などでマスクして長時間のエッチングを行う必要があ
る。この場合、レジスト等のマスク性が十分でない場合
に素子部にダメージが入り、ＦＥＴ等の電気的特性が変
動するという問題点、及び半導体基板の研磨以前にバイ
アホールを開口する必要があるために、バイアホールの
深さにばらつきがあった場合、ＰＨＳとの接続ができな
いバイアホールが生じるなどの問題点があった。
開口し、金属を被着することにより裏面と接続した構造
であるために、基板表面のＦＥＴ等の素子部をレジスト
などでマスクして長時間のエッチングを行う必要があ
る。この場合、レジスト等のマスク性が十分でない場合
に素子部にダメージが入り、ＦＥＴ等の電気的特性が変
動するという問題点、及び半導体基板の研磨以前にバイ
アホールを開口する必要があるために、バイアホールの
深さにばらつきがあった場合、ＰＨＳとの接続ができな
いバイアホールが生じるなどの問題点があった。
【００１１】本発明は、上記の事情に鑑みてなされたも
のであって、半導体装置のパッケージへの組み込み時等
における加熱の際に、半導体基板に形成された貫通孔を
起点とするクラックが生じるのを防止することができ、
その結果、電気的特性や信頼性の劣化を防止することが
できる半導体装置及びその製造方法を提供することを目
的とする。
のであって、半導体装置のパッケージへの組み込み時等
における加熱の際に、半導体基板に形成された貫通孔を
起点とするクラックが生じるのを防止することができ、
その結果、電気的特性や信頼性の劣化を防止することが
できる半導体装置及びその製造方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の半導体装置は、半導体基板
の表面側に素子部を設け、該半導体基板の前記素子部の
接地電極に対応する位置に貫通孔を形成し、前記半導体
基板の裏面側に該半導体基板で発生する熱を放熱しかつ
前記貫通孔を通して前記接地電極に接続する金属層を設
けた半導体装置で、前記半導体基板と前記金属層との間
に応力緩衝層を設けたものである。
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の半導体装置は、半導体基板
の表面側に素子部を設け、該半導体基板の前記素子部の
接地電極に対応する位置に貫通孔を形成し、前記半導体
基板の裏面側に該半導体基板で発生する熱を放熱しかつ
前記貫通孔を通して前記接地電極に接続する金属層を設
けた半導体装置で、前記半導体基板と前記金属層との間
に応力緩衝層を設けたものである。
【００１３】前記応力緩衝層を、前記半導体基板の貫通
孔の内面を含む裏面全面に設けてもよい。また、前記応
力緩衝層を、前記貫通孔の周辺部のみに設けてもよい。
また、前記応力緩衝層を、前記半導体基板の貫通孔の内
面及びその周辺部に設けてもよい。また、前記応力緩衝
層を、前記半導体基板の貫通孔内に埋め込んだものとし
てもよい。
孔の内面を含む裏面全面に設けてもよい。また、前記応
力緩衝層を、前記貫通孔の周辺部のみに設けてもよい。
また、前記応力緩衝層を、前記半導体基板の貫通孔の内
面及びその周辺部に設けてもよい。また、前記応力緩衝
層を、前記半導体基板の貫通孔内に埋め込んだものとし
てもよい。
【００１４】本発明の半導体装置の製造方法は、半導体
基板の表面側に素子部を形成する工程と、該半導体基板
の前記素子部の接地電極に対応する位置にその裏面側か
ら貫通孔を形成する工程と、前記半導体基板の裏面側に
該半導体基板で発生する熱を放熱しかつ前記貫通孔を通
して前記接地電極に接続する金属層を形成する工程とを
備え、前記貫通孔を形成する工程の後に、前記半導体基
板の裏面側に応力緩衝層を形成する工程を設けた方法で
ある。
基板の表面側に素子部を形成する工程と、該半導体基板
の前記素子部の接地電極に対応する位置にその裏面側か
ら貫通孔を形成する工程と、前記半導体基板の裏面側に
該半導体基板で発生する熱を放熱しかつ前記貫通孔を通
して前記接地電極に接続する金属層を形成する工程とを
備え、前記貫通孔を形成する工程の後に、前記半導体基
板の裏面側に応力緩衝層を形成する工程を設けた方法で
ある。
【００１５】本発明の半導体装置では、半導体基板と金
属層との間に応力緩衝層を設けたことにより、半導体装
置のパッケージへの組み込み時等における加熱の際に、
前記金属層から加わる応力は前記応力緩衝層により緩和
され、半導体基板にはほとんど加わらない。これによ
り、半導体基板に形成された貫通孔を起点とするクラッ
クの発生を防止し、その結果、電気的特性や信頼性の劣
化を防止する。
属層との間に応力緩衝層を設けたことにより、半導体装
置のパッケージへの組み込み時等における加熱の際に、
前記金属層から加わる応力は前記応力緩衝層により緩和
され、半導体基板にはほとんど加わらない。これによ
り、半導体基板に形成された貫通孔を起点とするクラッ
クの発生を防止し、その結果、電気的特性や信頼性の劣
化を防止する。
【００１６】本発明の半導体装置の製造方法では、半導
体基板に貫通孔を形成する工程の後に、前記半導体基板
の裏面側に応力緩衝層を形成する工程を設けたことによ
り、半導体基板と金属層との間に容易に応力緩衝層を設
けることが可能になる。これにより、半導体基板の貫通
孔を起点とするクラックの発生が無く、このクラックに
起因する電気的特性や信頼性の劣化の無い半導体装置の
製造が可能になる。
体基板に貫通孔を形成する工程の後に、前記半導体基板
の裏面側に応力緩衝層を形成する工程を設けたことによ
り、半導体基板と金属層との間に容易に応力緩衝層を設
けることが可能になる。これにより、半導体基板の貫通
孔を起点とするクラックの発生が無く、このクラックに
起因する電気的特性や信頼性の劣化の無い半導体装置の
製造が可能になる。
【００１７】
【発明の実施の形態】本発明の半導体装置及びその製造
方法の各実施形態について図面に基づき説明する。
方法の各実施形態について図面に基づき説明する。
【００１８】［第１の実施形態］図１は本発明の第１の
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓ（ＩＩＩ−Ｖ族化
合物半導体）ＦＥＴチップの例である。このＧａＡｓＦ
ＥＴチップは、ＧａＡｓ基板１の表面に、ゲート電極
２、ソース電極３及びドレイン電極４を有するＦＥＴ素
子５が形成され、このＧａＡｓ基板１の前記ソース電極
３に対応する部分にバイアホール６が形成されている。
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓ（ＩＩＩ−Ｖ族化
合物半導体）ＦＥＴチップの例である。このＧａＡｓＦ
ＥＴチップは、ＧａＡｓ基板１の表面に、ゲート電極
２、ソース電極３及びドレイン電極４を有するＦＥＴ素
子５が形成され、このＧａＡｓ基板１の前記ソース電極
３に対応する部分にバイアホール６が形成されている。
【００１９】そして、このバイアホール６の内面を含む
ＧａＡｓ基板１の裏面全面に、線膨張係数がＧａＡｓ基
板１に近くかつヤング率の大きい金属材料からなるスト
レス緩衝層（応力緩衝層）２１が形成されており、スト
レス緩衝層２１上には、Ａｕめっきの導電パスとなる金
属層、例えば層状のＴｉ一Ａｕ層７が形成され、Ｔｉ一
Ａｕ層７上にＰＨＳとしてＡｕ層８が形成されている。
ＧａＡｓ基板１の裏面全面に、線膨張係数がＧａＡｓ基
板１に近くかつヤング率の大きい金属材料からなるスト
レス緩衝層（応力緩衝層）２１が形成されており、スト
レス緩衝層２１上には、Ａｕめっきの導電パスとなる金
属層、例えば層状のＴｉ一Ａｕ層７が形成され、Ｔｉ一
Ａｕ層７上にＰＨＳとしてＡｕ層８が形成されている。
【００２０】さらに、バイアホール６の内部及びその周
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層２１としては、約５μｍ厚の
Ｗ膜〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング
率：３４５×１０9（Ｎ／ｍ2）〕が好適である。また、
Ｔｉ層９は、従来例と同様、特に必要としない場合には
形成しなくともよい。
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層２１としては、約５μｍ厚の
Ｗ膜〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング
率：３４５×１０9（Ｎ／ｍ2）〕が好適である。また、
Ｔｉ層９は、従来例と同様、特に必要としない場合には
形成しなくともよい。
【００２１】次に、このＧａＡｓＦＥＴチップの製造方
法について図２に基づき説明する。まず、図２（ａ）に
示すように、ＧａＡｓ基板１の表面に従来の各種プロセ
ス技術により、ゲート電極２、ソース電極３、ドレイン
電極４等を順次形成し、ＦＥＴ素子５を作製した後、Ｇ
ａＡｓ基板１の裏面側を研磨・エッチングなどにより薄
厚化し、通常のリソグラフィー技術により、ＧａＡｓ基
板１の裏面にレジストパ夕一ン１１を形成する。ここで
は、ＧａＡｓ基板１は５０μｍまで薄厚化している。
法について図２に基づき説明する。まず、図２（ａ）に
示すように、ＧａＡｓ基板１の表面に従来の各種プロセ
ス技術により、ゲート電極２、ソース電極３、ドレイン
電極４等を順次形成し、ＦＥＴ素子５を作製した後、Ｇ
ａＡｓ基板１の裏面側を研磨・エッチングなどにより薄
厚化し、通常のリソグラフィー技術により、ＧａＡｓ基
板１の裏面にレジストパ夕一ン１１を形成する。ここで
は、ＧａＡｓ基板１は５０μｍまで薄厚化している。
【００２２】次いで、同図（ｂ）に示すように、ＧａＡ
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、ストレス緩衝層２１として線膨張係数がＧａ
Ａｓ基板１に近く、ヤング率の大きい金属材料からなる
膜をスパッタや蒸着等の方法によりバイアホール６の内
面を含むＧａＡｓ基板１の裏面全面に成膜する。ストレ
ス緩衝層２１としては、約５μｍ厚のＷ膜〔線膨張係
数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１０
9（Ｎ／ｍ2）〕が好適である。
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、ストレス緩衝層２１として線膨張係数がＧａ
Ａｓ基板１に近く、ヤング率の大きい金属材料からなる
膜をスパッタや蒸着等の方法によりバイアホール６の内
面を含むＧａＡｓ基板１の裏面全面に成膜する。ストレ
ス緩衝層２１としては、約５μｍ厚のＷ膜〔線膨張係
数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１０
9（Ｎ／ｍ2）〕が好適である。
【００２３】次いで、同図（ｄ）に示すように、ストレ
ス緩衝層２１上に、従来例と同様のめっきの導電パスと
なる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２
００ｎｍの厚さになるようにスパッタや蒸着等により形
成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法等
により１５μｍの厚さになるように形成する。ここでは
図示していないが、この際に、後工程のペレッタイズを
容易に行うため、スクライブ線にフォトレジストによる
マスクパターンを形成しておき、Ａｕをめっきした後に
除去し、めっきしたＡｕをマスクとしてめっきパスをイ
オンミリング等によりエッチングする場合が多い。
ス緩衝層２１上に、従来例と同様のめっきの導電パスと
なる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２
００ｎｍの厚さになるようにスパッタや蒸着等により形
成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法等
により１５μｍの厚さになるように形成する。ここでは
図示していないが、この際に、後工程のペレッタイズを
容易に行うため、スクライブ線にフォトレジストによる
マスクパターンを形成しておき、Ａｕをめっきした後に
除去し、めっきしたＡｕをマスクとしてめっきパスをイ
オンミリング等によりエッチングする場合が多い。
【００２４】また、必要に応じて、同図（ｅ）に示すよ
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍの厚さでスパッタや蒸着等により
成膜している。
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍの厚さでスパッタや蒸着等により
成膜している。
【００２５】ここで、Ａｕの線膨張係数はＧａＡｓの約
２．４倍と大きいのに対し、ストレス緩衝層２１はＧａ
Ａｓと線膨張係数が近いため、ＧａＡｓ基板１に加わる
温度変化による応力は小さい。一方、Ａｕとストレス緩
衝層２１の線膨張係数の差による温度変化で生じる応力
が大きい場合であっても、ストレス緩衝層２１はヤング
率が大きく、同一の大きさの応力に対して変形が小さい
ため、ＧａＡｓ基板１まで伝わるＡｕに起因する応力の
大きさは非常に小さい。
２．４倍と大きいのに対し、ストレス緩衝層２１はＧａ
Ａｓと線膨張係数が近いため、ＧａＡｓ基板１に加わる
温度変化による応力は小さい。一方、Ａｕとストレス緩
衝層２１の線膨張係数の差による温度変化で生じる応力
が大きい場合であっても、ストレス緩衝層２１はヤング
率が大きく、同一の大きさの応力に対して変形が小さい
ため、ＧａＡｓ基板１まで伝わるＡｕに起因する応力の
大きさは非常に小さい。
【００２６】ストレス緩衝層２１として、例えば、Ｗを
用いた場合、ＷはＧａＡｓと線膨張係数が近く（約０．
７６倍）、ＷによりＧａＡｓ基板１に加わる温度変化に
よる応力は小さい。一方、ＡｕとＷの線膨張係数の差
（約３．２倍）による温度変化で生じる応力が大きい場
合であっても、Ｗはヤング率が大きく（Ａｕの約４．３
倍）、同一の大きさの応力に対して変形が小さいため、
ＧａＡｓ基板１まで伝わるＡｕに起因する応力の大きさ
は非常に小さい。
用いた場合、ＷはＧａＡｓと線膨張係数が近く（約０．
７６倍）、ＷによりＧａＡｓ基板１に加わる温度変化に
よる応力は小さい。一方、ＡｕとＷの線膨張係数の差
（約３．２倍）による温度変化で生じる応力が大きい場
合であっても、Ｗはヤング率が大きく（Ａｕの約４．３
倍）、同一の大きさの応力に対して変形が小さいため、
ＧａＡｓ基板１まで伝わるＡｕに起因する応力の大きさ
は非常に小さい。
【００２７】図３は、単純化のために３層のバイメタル
構造（ＧａＡｓ／Ｗ／Ａｕ）とした場合のＧａＡｓのＷ
側表面の応力を計算した結果を示す図であり、ＧａＡｓ
の厚さが５０μｍ、Ａｕの厚さが１５μｍの場合では、
Ｗの厚さを５μｍとすることで応力がほぼ半減する結果
となる。但し、バイアホール６におけるクラックが入る
限界応力については、基板の転移密度などによりそれぞ
れ異なるため、実際に必要な応力緩和量を正確に求める
ことは難しい。
構造（ＧａＡｓ／Ｗ／Ａｕ）とした場合のＧａＡｓのＷ
側表面の応力を計算した結果を示す図であり、ＧａＡｓ
の厚さが５０μｍ、Ａｕの厚さが１５μｍの場合では、
Ｗの厚さを５μｍとすることで応力がほぼ半減する結果
となる。但し、バイアホール６におけるクラックが入る
限界応力については、基板の転移密度などによりそれぞ
れ異なるため、実際に必要な応力緩和量を正確に求める
ことは難しい。
【００２８】以上説明したように、本実施形態のＧａＡ
ｓＦＥＴチップによれば、バイアホール６の内面を含む
ＧａＡｓ基板１の裏面全面に、線膨張係数がＧａＡｓ基
板１に近くかつヤング率の大きい金属材料からなるスト
レス緩衝層２１を形成したので、このＦＥＴチップのパ
ッケージへの組み込み時等における加熱の際に生じるバ
イアホール６を起点とするクラックの発生を防止するこ
とができるという効果がある。
ｓＦＥＴチップによれば、バイアホール６の内面を含む
ＧａＡｓ基板１の裏面全面に、線膨張係数がＧａＡｓ基
板１に近くかつヤング率の大きい金属材料からなるスト
レス緩衝層２１を形成したので、このＦＥＴチップのパ
ッケージへの組み込み時等における加熱の際に生じるバ
イアホール６を起点とするクラックの発生を防止するこ
とができるという効果がある。
【００２９】なお、本実施形態においてはＧａＡｓＦＥ
Ｔチップを例に取り説明したが、ＦＥＴチップを構成す
る半導体の種類やＦＥＴの種類の如何に関わらず、ＰＨ
Ｓを有する半導体素子に適用できることはいうまでもな
い。
Ｔチップを例に取り説明したが、ＦＥＴチップを構成す
る半導体の種類やＦＥＴの種類の如何に関わらず、ＰＨ
Ｓを有する半導体素子に適用できることはいうまでもな
い。
【００３０】［第２の実施形態］図４は本発明の第２の
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓＦＥＴチップの例
である。このＧａＡｓＦＥＴチップは、第１の実施形態
と同様に、ＧａＡｓ基板１の表面に、ゲート電極２、ソ
ース電極３及びドレイン電極４を有するＦＥＴ素子５が
形成され、このＧａＡｓ基板１の前記ソース電極３に対
応する部分にバイアホール６が形成されている。
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓＦＥＴチップの例
である。このＧａＡｓＦＥＴチップは、第１の実施形態
と同様に、ＧａＡｓ基板１の表面に、ゲート電極２、ソ
ース電極３及びドレイン電極４を有するＦＥＴ素子５が
形成され、このＧａＡｓ基板１の前記ソース電極３に対
応する部分にバイアホール６が形成されている。
【００３１】そして、このバイアホール６の内面及びＧ
ａＡｓ基板１の裏面のバイアホール６の周辺部に、線膨
張係数がＧａＡｓ基板１に近くかつヤング率の大きい金
属材料からなるストレス緩衝層（応力緩衝層）３１が形
成されており、このストレス緩衝層３１上及びストレス
緩衝層３１以外のＧａＡｓ基板１の裏面上には、Ａｕめ
っきの導電パスとなる金属層、例えば層状のＴｉ一Ａｕ
層７が形成され、Ｔｉ一Ａｕ層７上にＰＨＳとしてＡｕ
層８が形成されている。
ａＡｓ基板１の裏面のバイアホール６の周辺部に、線膨
張係数がＧａＡｓ基板１に近くかつヤング率の大きい金
属材料からなるストレス緩衝層（応力緩衝層）３１が形
成されており、このストレス緩衝層３１上及びストレス
緩衝層３１以外のＧａＡｓ基板１の裏面上には、Ａｕめ
っきの導電パスとなる金属層、例えば層状のＴｉ一Ａｕ
層７が形成され、Ｔｉ一Ａｕ層７上にＰＨＳとしてＡｕ
層８が形成されている。
【００３２】さらに、バイアホール６の内部及びその周
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層３１としては、約５μｍ厚の
Ｗ膜〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング
率：３４５×１０9（Ｎ／ｍ2）〕が好適である。また、
Ｔｉ層９は、従来例と同様、特に必要としない場合には
形成しなくともよい。
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層３１としては、約５μｍ厚の
Ｗ膜〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング
率：３４５×１０9（Ｎ／ｍ2）〕が好適である。また、
Ｔｉ層９は、従来例と同様、特に必要としない場合には
形成しなくともよい。
【００３３】次に、このＧａＡｓＦＥＴチップの製造方
法について図５に基づき説明する。まず、図５（ａ）に
示すように、第１の実施形態と同様に、ＧａＡｓ基板１
の表面に従来の各種プロセス技術により、ゲート電極
２、ソース電極３、ドレイン電極４等を順次形成し、Ｆ
ＥＴ素子５を作製した後、ＧａＡｓ基板１の裏面側を研
磨・エッチングなどにより薄厚化し、通常のリソグラフ
ィー技術により、ＧａＡｓ基板１の裏面にレジストパ夕
一ン１１を形成する。ここでは、ＧａＡｓ基板１は５０
μｍまで薄厚化している。
法について図５に基づき説明する。まず、図５（ａ）に
示すように、第１の実施形態と同様に、ＧａＡｓ基板１
の表面に従来の各種プロセス技術により、ゲート電極
２、ソース電極３、ドレイン電極４等を順次形成し、Ｆ
ＥＴ素子５を作製した後、ＧａＡｓ基板１の裏面側を研
磨・エッチングなどにより薄厚化し、通常のリソグラフ
ィー技術により、ＧａＡｓ基板１の裏面にレジストパ夕
一ン１１を形成する。ここでは、ＧａＡｓ基板１は５０
μｍまで薄厚化している。
【００３４】次いで、同図（ｂ）に示すように、ＧａＡ
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、ストレス緩衝層３１を形成するために、線膨
張係数がＧａＡｓ基板１に近く、ヤング率の大きい金属
材料からなる膜３２をスパッタや蒸着等の方法によりバ
イアホール６の内面を含むＧａＡｓ基板１の裏面全面に
成膜する。
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、ストレス緩衝層３１を形成するために、線膨
張係数がＧａＡｓ基板１に近く、ヤング率の大きい金属
材料からなる膜３２をスパッタや蒸着等の方法によりバ
イアホール６の内面を含むＧａＡｓ基板１の裏面全面に
成膜する。
【００３５】膜３２としては、Ｗ膜〔線膨張係数：４．
５×１０-6（／Ｋ）、ヤング率：３４５×１０9（Ｎ／
ｍ2）〕をスパッタや蒸着等の方法によりバイアホール
６の内面を含むＧａＡｓ基板１の裏面全面に成膜してい
る。次いで、同図（ｄ）に示すように、ＧａＡｓ基板１
の裏面全面に形成された膜３２をバイアホール６の内部
およびその周辺部のみに残るように、通常のリソグラフ
ィー技術、エッチング技術を用いてパターニングし、ス
トレス緩衝層３１とする。
５×１０-6（／Ｋ）、ヤング率：３４５×１０9（Ｎ／
ｍ2）〕をスパッタや蒸着等の方法によりバイアホール
６の内面を含むＧａＡｓ基板１の裏面全面に成膜してい
る。次いで、同図（ｄ）に示すように、ＧａＡｓ基板１
の裏面全面に形成された膜３２をバイアホール６の内部
およびその周辺部のみに残るように、通常のリソグラフ
ィー技術、エッチング技術を用いてパターニングし、ス
トレス緩衝層３１とする。
【００３６】図６は、このストレス緩衝層３１を示す下
面図であり、ＧａＡｓ基板１の裏面全面に形成された膜
３２のうち、バイアホール６からある程度の領域まで残
してストレス緩衝層３１とし、その他の領域の部分を除
去している。ここでは、バイアホール６から約１０μｍ
の領域までＷを残して、その他の領域のＷを除去してい
る。
面図であり、ＧａＡｓ基板１の裏面全面に形成された膜
３２のうち、バイアホール６からある程度の領域まで残
してストレス緩衝層３１とし、その他の領域の部分を除
去している。ここでは、バイアホール６から約１０μｍ
の領域までＷを残して、その他の領域のＷを除去してい
る。
【００３７】次いで、同図（ｅ）に示すように、ストレ
ス緩衝層３１上及びそれ以外の領域のＧａＡｓ基板１の
裏面上に、第１の実施形態と同様に、めっきの導電パス
となる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、
２００ｎｍの厚さになるようにスパッタや蒸着等により
形成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法
等により１５μｍの厚さになるように形成する。
ス緩衝層３１上及びそれ以外の領域のＧａＡｓ基板１の
裏面上に、第１の実施形態と同様に、めっきの導電パス
となる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、
２００ｎｍの厚さになるようにスパッタや蒸着等により
形成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法
等により１５μｍの厚さになるように形成する。
【００３８】ここでは図示していないが、この際に、後
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
【００３９】また、必要に応じて、同図（ｆ）に示すよ
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍ厚でスパッタや蒸着等により成膜
している。
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍ厚でスパッタや蒸着等により成膜
している。
【００４０】本実施の形態では、バイアホール６の内面
及びその周辺部以外にはストレス緩衝層３１を設けてい
ないため、バイアホール６の周辺部以外での応力は緩和
されない。しかしながら、バイアホール６以外では応力
集中はなく、もともとクラックは入りにくいため、パタ
ーニング工程が増加するものの他に不具合はおこらな
い。
及びその周辺部以外にはストレス緩衝層３１を設けてい
ないため、バイアホール６の周辺部以外での応力は緩和
されない。しかしながら、バイアホール６以外では応力
集中はなく、もともとクラックは入りにくいため、パタ
ーニング工程が増加するものの他に不具合はおこらな
い。
【００４１】一方、第１の実施形態のように、ＧａＡｓ
基板１の裏面全面にストレス緩衝層２１を形成した場合
と比べて、バイアホール６以外の領域では熱伝導率が小
さいストレス緩衝層３１がないため、わずかながらも熱
抵抗が低下し、より放熱特性の優れたＦＥＴチップが得
られるという長所がある。
基板１の裏面全面にストレス緩衝層２１を形成した場合
と比べて、バイアホール６以外の領域では熱伝導率が小
さいストレス緩衝層３１がないため、わずかながらも熱
抵抗が低下し、より放熱特性の優れたＦＥＴチップが得
られるという長所がある。
【００４２】［第３の実施形態］図７は本発明の第３の
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓＦＥＴチップの例
である。このＧａＡｓＦＥＴチップは、第１及び第２の
実施形態と同様に、ＧａＡｓ基板１の表面に、ゲート電
極２、ソース電極３及びドレイン電極４を有するＦＥＴ
素子５が形成され、このＧａＡｓ基板１の前記ソース電
極３に対応する部分にバイアホール６が形成されてい
る。
実施形態の半導体装置を示す断面図であり、ＰＨＳ構造
とバイアホール構造を有するＧａＡｓＦＥＴチップの例
である。このＧａＡｓＦＥＴチップは、第１及び第２の
実施形態と同様に、ＧａＡｓ基板１の表面に、ゲート電
極２、ソース電極３及びドレイン電極４を有するＦＥＴ
素子５が形成され、このＧａＡｓ基板１の前記ソース電
極３に対応する部分にバイアホール６が形成されてい
る。
【００４３】そして、ＧａＡｓ基板１の裏面のバイアホ
ール６の周辺部のみに、線膨張係数がＧａＡｓ基板１に
近くかつヤング率の大きい金属材料からなるドーナツ状
のストレス緩衝層（応力緩衝層）４１が形成されてお
り、このストレス緩衝層４１上を含む、バイアホール６
の内面及びＧａＡｓ基板１の裏面上には、Ａｕめっきの
導電パスとなる金属層、例えば層状のＴｉ一Ａｕ層７が
形成され、Ｔｉ一Ａｕ層７上にＰＨＳとしてＡｕ層８が
形成されている。
ール６の周辺部のみに、線膨張係数がＧａＡｓ基板１に
近くかつヤング率の大きい金属材料からなるドーナツ状
のストレス緩衝層（応力緩衝層）４１が形成されてお
り、このストレス緩衝層４１上を含む、バイアホール６
の内面及びＧａＡｓ基板１の裏面上には、Ａｕめっきの
導電パスとなる金属層、例えば層状のＴｉ一Ａｕ層７が
形成され、Ｔｉ一Ａｕ層７上にＰＨＳとしてＡｕ層８が
形成されている。
【００４４】さらに、バイアホール６の内部及びその周
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層４１としては、Ｗ膜〔線膨張
係数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１
０9（Ｎ／ｍ2）〕が好適である。また、Ｔｉ層９は、従
来例と同様、特に必要としない場合には形成しなくとも
よい。
辺部にバリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層４１としては、Ｗ膜〔線膨張
係数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１
０9（Ｎ／ｍ2）〕が好適である。また、Ｔｉ層９は、従
来例と同様、特に必要としない場合には形成しなくとも
よい。
【００４５】次に、このＧａＡｓＦＥＴチップの製造方
法について図８に基づき説明する。まず、図８（ａ）に
示すように、第１及び第２の実施形態と同様に、ＧａＡ
ｓ基板１の表面に従来の各種プロセス技術により、ゲー
ト電極２、ソース電極３、ドレイン電極４等を順次形成
し、ＦＥＴ素子５を作製した後、ＧａＡｓ基板１の裏面
側を研磨・エッチングなどにより薄厚化する。ここで
は、ＧａＡｓ基板１は５０μｍまで薄厚化している。
法について図８に基づき説明する。まず、図８（ａ）に
示すように、第１及び第２の実施形態と同様に、ＧａＡ
ｓ基板１の表面に従来の各種プロセス技術により、ゲー
ト電極２、ソース電極３、ドレイン電極４等を順次形成
し、ＦＥＴ素子５を作製した後、ＧａＡｓ基板１の裏面
側を研磨・エッチングなどにより薄厚化する。ここで
は、ＧａＡｓ基板１は５０μｍまで薄厚化している。
【００４６】次いで、ストレス緩衝層４１となる線膨張
係数がＧａＡｓ基板１に近く、ヤング率の大きい金属材
料からなる膜４２をスパッタや蒸着等の方法により成膜
する。ここでは、膜４２としては、Ｗ膜〔線膨張係数：
４．５×１０-6（／Ｋ）、ヤング率：３４５×１０
9（Ｎ／ｍ2）〕が好適である。次いで、同図（ｂ）に示
すように、膜４２を、バイアホール６を形成する領域の
周辺部のみに残り、かつバイアホール６には残らないよ
うに、ドーナツ状にバターニングし、ストレス緩衝層４
１とする。
係数がＧａＡｓ基板１に近く、ヤング率の大きい金属材
料からなる膜４２をスパッタや蒸着等の方法により成膜
する。ここでは、膜４２としては、Ｗ膜〔線膨張係数：
４．５×１０-6（／Ｋ）、ヤング率：３４５×１０
9（Ｎ／ｍ2）〕が好適である。次いで、同図（ｂ）に示
すように、膜４２を、バイアホール６を形成する領域の
周辺部のみに残り、かつバイアホール６には残らないよ
うに、ドーナツ状にバターニングし、ストレス緩衝層４
１とする。
【００４７】図９は、このストレス緩衝層４１を示す下
面図であり、膜４２を、バイアホール６の周辺部のみ
に、ある幅を有するドーナツ状にパターニングすること
により、ストレス緩衝層４１としている。ここでは、幅
が約１０μｍのドーナツ状にパターニングしている。次
いで、同図（ｃ）に示すように、ＧａＡｓ基板１の裏面
にレジストパ夕一ン１１を形成し、通常のエッチング技
術によりバイアホール６を形成する。
面図であり、膜４２を、バイアホール６の周辺部のみ
に、ある幅を有するドーナツ状にパターニングすること
により、ストレス緩衝層４１としている。ここでは、幅
が約１０μｍのドーナツ状にパターニングしている。次
いで、同図（ｃ）に示すように、ＧａＡｓ基板１の裏面
にレジストパ夕一ン１１を形成し、通常のエッチング技
術によりバイアホール６を形成する。
【００４８】次いで、同図（ｄ）に示すように、レジス
トパ夕一ン１１を剥離し、ストレス緩衝層４１上を含む
バイアホール６の内面及びＧａＡｓ基板１の裏面上に、
第１及び第２の実施形態と同様に、めっきの導電パスと
なる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２
００ｎｍの厚さになるようにスパッタや蒸着等により形
成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法等
により１５μｍの厚さになるように形成する。
トパ夕一ン１１を剥離し、ストレス緩衝層４１上を含む
バイアホール６の内面及びＧａＡｓ基板１の裏面上に、
第１及び第２の実施形態と同様に、めっきの導電パスと
なる金属層のＴｉ一Ａｕ層７をそれぞれ約５０ｎｍ、２
００ｎｍの厚さになるようにスパッタや蒸着等により形
成し、次いで、ＰＨＳとしてＡｕ層８を電解めっき法等
により１５μｍの厚さになるように形成する。
【００４９】ここでは図示していないが、この際に、後
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
【００５０】また、必要に応じて、同図（ｅ）に示すよ
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍの厚さでスパッタや蒸着等により
成膜している。
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりバイアホール６の内部及び周辺部にの
み形成する。ここでは、バリアメタルとして、例えば、
Ｔｉ層９を３００ｎｍの厚さでスパッタや蒸着等により
成膜している。
【００５１】本実施形態では、バイアホール６の周辺部
のみにストレス緩衝層４１を設けており、それ以外の領
域には設けていないため、バイアホール６の周辺部の外
側での応力が緩和されないのみならず、バイアホール６
内部での応力も緩和されない。しかしながら、バイアホ
ール６の開口部の周辺部に沿った領域での応力は緩和さ
れ、バイアホール６の開口部からバイアホール６内部に
伝わる応力が減少し、応力の集中の程度を緩和すること
ができる。
のみにストレス緩衝層４１を設けており、それ以外の領
域には設けていないため、バイアホール６の周辺部の外
側での応力が緩和されないのみならず、バイアホール６
内部での応力も緩和されない。しかしながら、バイアホ
ール６の開口部の周辺部に沿った領域での応力は緩和さ
れ、バイアホール６の開口部からバイアホール６内部に
伝わる応力が減少し、応力の集中の程度を緩和すること
ができる。
【００５２】一方、第１及び第２の実施形態に比べて、
バイアホール６内部に熱伝導率が小さい金属層であるス
トレス緩衝層４１が形成されていないため、バイアホー
ル６内でわずかながらも熱抵抗が低下し、より放熱特性
のよいＦＥＴが得られるという長所がある。
バイアホール６内部に熱伝導率が小さい金属層であるス
トレス緩衝層４１が形成されていないため、バイアホー
ル６内でわずかながらも熱抵抗が低下し、より放熱特性
のよいＦＥＴが得られるという長所がある。
【００５３】［第４の実施形態］図１０は本発明の第４
の実施形態の半導体装置を示す断面図であり、ＰＨＳ構
造とバイアホール構造を有するＧａＡｓＦＥＴチップの
例である。このＧａＡｓＦＥＴチップは、第１〜第３の
実施形態と同様に、ＧａＡｓ基板１の表面に、ゲート電
極２、ソース電極３及びドレイン電極４を有するＦＥＴ
素子５が形成され、このＧａＡｓ基板１の前記ソース電
極３に対応する部分にバイアホール６が形成されてい
る。
の実施形態の半導体装置を示す断面図であり、ＰＨＳ構
造とバイアホール構造を有するＧａＡｓＦＥＴチップの
例である。このＧａＡｓＦＥＴチップは、第１〜第３の
実施形態と同様に、ＧａＡｓ基板１の表面に、ゲート電
極２、ソース電極３及びドレイン電極４を有するＦＥＴ
素子５が形成され、このＧａＡｓ基板１の前記ソース電
極３に対応する部分にバイアホール６が形成されてい
る。
【００５４】そして、このバイアホール６の内部に、線
膨張係数がＧａＡｓ基板１に近くかつヤング率の大きい
金属材料からなるストレス緩衝層（応力緩衝層）５１が
埋め込まれており、このストレス緩衝層５１上及びＧａ
Ａｓ基板１の裏面上には、Ａｕめっきの導電パスとなる
金属層、例えば層状のＴｉ一Ａｕ層７が形成され、Ｔｉ
一Ａｕ層７上にＰＨＳとしてＡｕ層８が形成されてい
る。
膨張係数がＧａＡｓ基板１に近くかつヤング率の大きい
金属材料からなるストレス緩衝層（応力緩衝層）５１が
埋め込まれており、このストレス緩衝層５１上及びＧａ
Ａｓ基板１の裏面上には、Ａｕめっきの導電パスとなる
金属層、例えば層状のＴｉ一Ａｕ層７が形成され、Ｔｉ
一Ａｕ層７上にＰＨＳとしてＡｕ層８が形成されてい
る。
【００５５】さらに、Ａｕ層８上のバイアホール６に対
応する位置、すなわちストレス緩衝層５１に対応する位
置に、バリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層５１としては、Ｗ膜〔線膨張
係数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１
０9（Ｎ／ｍ2）〕が好適である。また、Ｔｉ層９は、従
来例と同様、特に必要としない場合には形成しなくとも
よい。
応する位置、すなわちストレス緩衝層５１に対応する位
置に、バリアメタルとして例えばＴｉ層９が形成されて
いる。前記ストレス緩衝層５１としては、Ｗ膜〔線膨張
係数：４．５×１０-6（／Ｋ）、ヤング率：３４５×１
０9（Ｎ／ｍ2）〕が好適である。また、Ｔｉ層９は、従
来例と同様、特に必要としない場合には形成しなくとも
よい。
【００５６】次に、このＧａＡｓＦＥＴチップの製造方
法について図１１に基づき説明する。まず、図１１
（ａ）に示すように、第１〜第３の実施形態と同様に、
ＧａＡｓ基板１の表面に従来の各種プロセス技術によ
り、ゲート電極２、ソース電極３、ドレイン電極４等を
順次形成し、ＦＥＴ素子５を作製した後、ＧａＡｓ基板
１の裏面側を研磨・エッチングなどにより薄厚化し、通
常のリソグラフィー技術により、ＧａＡｓ基板１の裏面
にレジストパ夕一ン１１を形成する。ここでは、ＧａＡ
ｓ基板１は５０μｍまで薄厚化している。
法について図１１に基づき説明する。まず、図１１
（ａ）に示すように、第１〜第３の実施形態と同様に、
ＧａＡｓ基板１の表面に従来の各種プロセス技術によ
り、ゲート電極２、ソース電極３、ドレイン電極４等を
順次形成し、ＦＥＴ素子５を作製した後、ＧａＡｓ基板
１の裏面側を研磨・エッチングなどにより薄厚化し、通
常のリソグラフィー技術により、ＧａＡｓ基板１の裏面
にレジストパ夕一ン１１を形成する。ここでは、ＧａＡ
ｓ基板１は５０μｍまで薄厚化している。
【００５７】次いで、同図（ｂ）に示すように、ＧａＡ
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、線膨張係数がＧａＡｓ基板１に近く、ヤング
率の大きい金属材料からなる埋め込み層５２を選択ＣＶ
Ｄ成長等の方法を用いてバイアホール６内に形成し、ス
トレス緩衝層５１とする。
ｓ基板１のソース電極３に対応する部分に、該基板１を
貫通するバイアホール６を通常のエッチング技術により
該基板１の裏面から形成する。次いで、同図（ｃ）に示
すように、線膨張係数がＧａＡｓ基板１に近く、ヤング
率の大きい金属材料からなる埋め込み層５２を選択ＣＶ
Ｄ成長等の方法を用いてバイアホール６内に形成し、ス
トレス緩衝層５１とする。
【００５８】あるいは、埋め込み層５２をＧａＡｓ基板
１の裏面全面にＣＶＤ成長、またはスパッタや蒸着等の
方法により成膜し、研磨、エッチング等によりバイアホ
ール６内に埋め込み層５２を残しストレス緩衝層５１と
してもよい。埋め込み層５２の金属材料としては、Ｗ
〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング率：３
４５×１０9（Ｎ／ｍ2）〕が好適に用いられる。
１の裏面全面にＣＶＤ成長、またはスパッタや蒸着等の
方法により成膜し、研磨、エッチング等によりバイアホ
ール６内に埋め込み層５２を残しストレス緩衝層５１と
してもよい。埋め込み層５２の金属材料としては、Ｗ
〔線膨張係数：４．５×１０-6（／Ｋ）、ヤング率：３
４５×１０9（Ｎ／ｍ2）〕が好適に用いられる。
【００５９】次いで、同図（ｄ）に示すように、このス
トレス緩衝層５１上及びＧａＡｓ基板１の裏面上に、め
っきの導電パスとなる金属層のＴｉ一Ａｕ層７をそれぞ
れ約５０ｎｍ、２００ｎｍの厚さになるようにスパッタ
や蒸着等により形成し、次いで、ＰＨＳとしてＡｕ層８
を電解めっき法等により１５μｍの厚さになるように形
成する。
トレス緩衝層５１上及びＧａＡｓ基板１の裏面上に、め
っきの導電パスとなる金属層のＴｉ一Ａｕ層７をそれぞ
れ約５０ｎｍ、２００ｎｍの厚さになるようにスパッタ
や蒸着等により形成し、次いで、ＰＨＳとしてＡｕ層８
を電解めっき法等により１５μｍの厚さになるように形
成する。
【００６０】ここでは図示していないが、この際に、後
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
工程のペレッタイズを容易に行うため、スクライブ線に
フォトレジストによるマスクパターンを形成しておき、
Ａｕをめっきした後に除去し、めっきしたＡｕをマスク
としてめっきパスをイオンミリング等によりエッチング
する場合が多い。
【００６１】また、必要に応じて、同図（ｅ）に示すよ
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりＡｕ層８上のストレス緩衝層５１に対
応する位置にのみ形成する。ここでは、バリアメタルと
して、例えば、Ｔｉ層９を３００ｎｍ厚でスパッタや蒸
着等により成膜している。
うに、ＦＥＴ特性の劣化原因となるバイアホール６内で
のソルダーからのＳｎの拡散を防ぐバリアメタルをスパ
ッタや蒸着等により成膜し、通常のリソグラフィー、エ
ッチング等によりＡｕ層８上のストレス緩衝層５１に対
応する位置にのみ形成する。ここでは、バリアメタルと
して、例えば、Ｔｉ層９を３００ｎｍ厚でスパッタや蒸
着等により成膜している。
【００６２】本実施形態では、バイアホール６以外にス
トレス緩衝層５１を設けていないため、バイアホール６
での応力は緩和されるが、バイアホール６以外での応力
は緩和されない。しかしながら、第２及び第３の実施形
態と比べて、リソグラフィー工程なしにバイアホール６
のみに金属層を形成することができるという長所があ
る。
トレス緩衝層５１を設けていないため、バイアホール６
での応力は緩和されるが、バイアホール６以外での応力
は緩和されない。しかしながら、第２及び第３の実施形
態と比べて、リソグラフィー工程なしにバイアホール６
のみに金属層を形成することができるという長所があ
る。
【００６３】請求項の記載に関連して、本発明はさらに
次の態様をとりうる。 （１）請求項ｌ記載の半導体装置において、前記半導体
基板はＩＩＩ−Ｖ族化合物半導体基板であり、前記応力
緩衝層は前記ＩＩＩ−Ｖ族化合物半導体基板と線膨張係
数が近似しかつヤング率が大きい金属材料からなること
を特徴とする。 （２）前記（１）の半導体装置において、前記ＩＩＩ−
Ｖ族化合物半導体基板は、ＧａＡｓ基板であり、前記金
属層は少なくともＡｕ層を含む金属層であり、前記応力
緩衝層は、少なくともＷ、Ｍｏ、ＣｕＷから選択された
１種または２種以上を含む金属材料であることを特徴と
する。
次の態様をとりうる。 （１）請求項ｌ記載の半導体装置において、前記半導体
基板はＩＩＩ−Ｖ族化合物半導体基板であり、前記応力
緩衝層は前記ＩＩＩ−Ｖ族化合物半導体基板と線膨張係
数が近似しかつヤング率が大きい金属材料からなること
を特徴とする。 （２）前記（１）の半導体装置において、前記ＩＩＩ−
Ｖ族化合物半導体基板は、ＧａＡｓ基板であり、前記金
属層は少なくともＡｕ層を含む金属層であり、前記応力
緩衝層は、少なくともＷ、Ｍｏ、ＣｕＷから選択された
１種または２種以上を含む金属材料であることを特徴と
する。
【００６４】（３）半導体基板の表面側に素子部を形成
する工程と、前記半導体基板の裏面側の前記素子部の接
地電極に対応する位置の周辺部に応力緩衝層を形成する
工程と、前記半導体基板の前記素子部の接地電極に対応
する位置にその裏面側から貫通孔を形成する工程と、前
記半導体基板の裏面側に該半導体基板で発生する熱を放
熱しかつ前記貫通孔を通して前記接地電極に接続する金
属層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 （４）請求項６記載の半導体装置の製造方法において、
応力緩衝層を形成する工程は、前記半導体基板の貫通孔
の内面を含む裏面全面に応力緩衝層を形成する工程であ
ることを特徴とする。
する工程と、前記半導体基板の裏面側の前記素子部の接
地電極に対応する位置の周辺部に応力緩衝層を形成する
工程と、前記半導体基板の前記素子部の接地電極に対応
する位置にその裏面側から貫通孔を形成する工程と、前
記半導体基板の裏面側に該半導体基板で発生する熱を放
熱しかつ前記貫通孔を通して前記接地電極に接続する金
属層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 （４）請求項６記載の半導体装置の製造方法において、
応力緩衝層を形成する工程は、前記半導体基板の貫通孔
の内面を含む裏面全面に応力緩衝層を形成する工程であ
ることを特徴とする。
【００６５】（５）請求項６記載の半導体装置の製造方
法において、応力緩衝層を形成する工程は、前記半導体
基板の貫通孔の内面を含む裏面全面に応力緩衝層を形成
し、該応力緩衝層を選択除去し前記半導体基板の貫通孔
の内面及びその周辺部のみに応力緩衝層を残す工程であ
ることを特徴とする。 （６）請求項６記載の半導体装置の製造方法において、
応力緩衝層を形成する工程は、前記半導体基板の貫通孔
内に応力緩衝層を埋め込む工程であることを特徴とす
る。
法において、応力緩衝層を形成する工程は、前記半導体
基板の貫通孔の内面を含む裏面全面に応力緩衝層を形成
し、該応力緩衝層を選択除去し前記半導体基板の貫通孔
の内面及びその周辺部のみに応力緩衝層を残す工程であ
ることを特徴とする。 （６）請求項６記載の半導体装置の製造方法において、
応力緩衝層を形成する工程は、前記半導体基板の貫通孔
内に応力緩衝層を埋め込む工程であることを特徴とす
る。
【００６６】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、半導体基板と金属層との間に応力緩衝層を設
けたので、半導体装置のパッケージへの組み込み時等に
おける加熱の際に、前記金属層から加わる応力を前記応
力緩衝層により緩和し、半導体基板へ加わるのを防止す
ることができる。したがって、半導体基板に形成された
貫通孔を起点とするクラックの発生を防止することがで
き、その結果、電気的特性や信頼性の劣化を防止するこ
とができ、電気的特性及び信頼性を格段に向上させるこ
とができる。
によれば、半導体基板と金属層との間に応力緩衝層を設
けたので、半導体装置のパッケージへの組み込み時等に
おける加熱の際に、前記金属層から加わる応力を前記応
力緩衝層により緩和し、半導体基板へ加わるのを防止す
ることができる。したがって、半導体基板に形成された
貫通孔を起点とするクラックの発生を防止することがで
き、その結果、電気的特性や信頼性の劣化を防止するこ
とができ、電気的特性及び信頼性を格段に向上させるこ
とができる。
【００６７】本発明の半導体装置の製造方法によれば、
半導体基板に貫通孔を形成する工程の後に、前記半導体
基板の裏面側に応力緩衝層を形成する工程を設けたの
で、半導体基板と金属層との間に容易に応力緩衝層を設
けることができ、半導体基板の貫通孔を起点とするクラ
ックの発生が無く、このクラックに起因する電気的特性
や信頼性の劣化の無い半導体装置を容易に製造すること
ができる。
半導体基板に貫通孔を形成する工程の後に、前記半導体
基板の裏面側に応力緩衝層を形成する工程を設けたの
で、半導体基板と金属層との間に容易に応力緩衝層を設
けることができ、半導体基板の貫通孔を起点とするクラ
ックの発生が無く、このクラックに起因する電気的特性
や信頼性の劣化の無い半導体装置を容易に製造すること
ができる。
【図１】 本発明の第１の実施形態の半導体装置を示す
断面図である。
断面図である。
【図２】 本発明の第１の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図３】 本発明の第１の実施形態の半導体装置のＧａ
Ａｓ／Ｗ／Ａｕの３層バイメタル構造におけるＧａＡｓ
のＷ側表面の応力の計算結果を示す図である。
Ａｓ／Ｗ／Ａｕの３層バイメタル構造におけるＧａＡｓ
のＷ側表面の応力の計算結果を示す図である。
【図４】 本発明の第２の実施形態の半導体装置を示す
断面図である。
断面図である。
【図５】 本発明の第２の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図６】 本発明の第２の実施形態の半導体装置の応力
緩衝層のパターンを示す下面図である。
緩衝層のパターンを示す下面図である。
【図７】 本発明の第３の実施形態の半導体装置を示す
断面図である。
断面図である。
【図８】 本発明の第３の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図９】 本発明の第３の実施形態の半導体装置の応力
緩衝層のパターンを示す下面図である。
緩衝層のパターンを示す下面図である。
【図１０】 本発明の第４の実施形態の半導体装置を示
す断面図である。
す断面図である。
【図１１】 本発明の第４の実施形態の半導体装置の製
造方法を示す過程図である。
造方法を示す過程図である。
【図１２】 従来の半導体装置を示す断面図である。
【図１３】 従来の半導体装置の製造方法を示す過程図
である。
である。
【図１４】 従来の半導体装置の不具合を示す模式図で
ある。
ある。
１ ＧａＡｓ基板（半導体基板） ２ ゲート電極 ３ ソース電極（接地電極） ４ ドレイン電極 ５ ＦＥＴ素子（素子部） ６ バイアホール（貫通孔） ７ Ｔｉ一Ａｕ層 ８ Ａｕ層 ９ Ｔｉ層 １１ レジストパ夕一ン １３ クラック ２１ ストレス緩衝層（応力緩衝層） ３１ ストレス緩衝層（応力緩衝層） ３２ 膜 ４１ ストレス緩衝層（応力緩衝層） ４２ 膜 ５１ ストレス緩衝層（応力緩衝層） ５２ 埋め込み層
Claims (6)
- 【請求項１】 半導体基板の表面側に素子部を設け、該
半導体基板の前記素子部の接地電極に対応する位置に貫
通孔を形成し、前記半導体基板の裏面側に該半導体基板
で発生する熱を放熱しかつ前記貫通孔を通して前記接地
電極に接続する金属層を設けてなる半導体装置におい
て、 前記半導体基板と前記金属層との間に応力緩衝層を設け
たことを特徴とする半導体装置。 - 【請求項２】 前記応力緩衝層は、前記半導体基板の貫
通孔の内面を含む裏面全面に設けられていることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記応力緩衝層は、前記貫通孔の周辺部
のみに設けられていることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記応力緩衝層は、前記半導体基板の貫
通孔の内面及びその周辺部に設けられていることを特徴
とする請求項１記載の半導体装置。 - 【請求項５】 前記応力緩衝層は、前記半導体基板の貫
通孔内に埋め込まれていることを特徴とする請求項１記
載の半導体装置。 - 【請求項６】 半導体基板の表面側に素子部を形成する
工程と、該半導体基板の前記素子部の接地電極に対応す
る位置にその裏面側から貫通孔を形成する工程と、前記
半導体基板の裏面側に該半導体基板で発生する熱を放熱
しかつ前記貫通孔を通して前記接地電極に接続する金属
層を形成する工程とを備えた半導体装置の製造方法にお
いて、 前記貫通孔を形成する工程の後に、前記半導体基板の裏
面側に応力緩衝層を形成する工程を設けたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178497A JP2868008B1 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32178497A JP2868008B1 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2868008B1 JP2868008B1 (ja) | 1999-03-10 |
| JPH11163228A true JPH11163228A (ja) | 1999-06-18 |
Family
ID=18136392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32178497A Expired - Fee Related JP2868008B1 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868008B1 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2004506324A (ja) * | 2000-08-08 | 2004-02-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積回路のための背面コンタクトおよびこれを形成する方法 |
| JP2008085020A (ja) * | 2006-09-27 | 2008-04-10 | Nec Electronics Corp | 半導体装置 |
| JP2009506561A (ja) * | 2005-08-31 | 2009-02-12 | フォルシュングフェアブント ベルリン エー．ファウ． | 半導体ウエハの貫通ホールめっき方法 |
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| US9024390B2 (en) | 2012-04-26 | 2015-05-05 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| US9608102B2 (en) | 2005-12-02 | 2017-03-28 | Infineon Technologies Americas Corp. | Gallium nitride material devices and associated methods |
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| JP2019145546A (ja) * | 2018-02-16 | 2019-08-29 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-11-21 JP JP32178497A patent/JP2868008B1/ja not_active Expired - Fee Related
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| JP2018137368A (ja) * | 2017-02-22 | 2018-08-30 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP2019145546A (ja) * | 2018-02-16 | 2019-08-29 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
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| JP2868008B1 (ja) | 1999-03-10 |
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