JP2004506324A - 集積回路のための背面コンタクトおよびこれを形成する方法 - Google Patents
集積回路のための背面コンタクトおよびこれを形成する方法 Download PDFInfo
- Publication number
- JP2004506324A JP2004506324A JP2002518518A JP2002518518A JP2004506324A JP 2004506324 A JP2004506324 A JP 2004506324A JP 2002518518 A JP2002518518 A JP 2002518518A JP 2002518518 A JP2002518518 A JP 2002518518A JP 2004506324 A JP2004506324 A JP 2004506324A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- opening
- conductive
- dielectric layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【技術分野】
この発明は一般的に半導体製造技術に関し、より特定的に、集積回路装置のための背面コンタクト、およびこの背面コンタクトを製造するための方法に関するものである。
【0002】
【背景技術】
半導体業界では、マイクロプロセッサや記憶装置などの集積回路装置の動作速度を増大させる強い要望が常にある。この要望は、ますます高速で動作するコンピュータおよび電子装置に対する消費者の要求によって生じている。この速度増大への要求の結果、半導体素子たとえばトランジスタのサイズは減少し続けてきた。すなわち典型的な電界効果トランジスタ(FET)の多くの構成要素、たとえばチャネル長、接合深さ、およびゲート誘電体の厚みなどが減少した。たとえばFETのチャネル長が小さければ、その他すべての要因が等しい場合トランジスタの動作速度は上がる。このため、典型的なトランジスタの構成要素のサイズまたは規模を減少させ、トランジスタ、およびこのようなトランジスタを組込む集積回路装置の全体的な速度を増大させることが常に求められてきた。これに加え、典型的なトランジスタの構成要素のサイズまたは規模を減少させることにより、所与のウェハ面積で製造可能なトランジスタの密度および数もまた増加し、こうしてトランジスタ当りの全体的な原価、およびこのようなトランジスタを組込む集積回路装置の原価の低減が行われてきた。
【0003】
集積回路の製造では、多くの層が「サンドイッチ」様に上下に形成される。これら層は、半導体材料、絶縁材料、および導電性材料たとえば金属を含む。一般的な集積回路は、10層から12層もの異なった層を含み得るが、これら層のうち6層または7層が金属層であり得る。一般に、金属層はパターニングされて電気的相互接続または導体を形成し、これら導体は、電力および信号、たとえば制御信号、アドレス信号およびデータ信号などを運び、これらを集積回路全体に送り届ける。
【0004】
図1は集積回路装置の概略的な断面図を例示する。半導体基板10はシリコンであっても、またはその他の好適な材料であってもよく、集積回路を形成するための基礎を形成する。基板10の上にトランジスタが形成され、このようなトランジスタはたとえばゲート11を含み得る。ゲート11は典型的に薄い絶縁層(図示せず)で半導体基板から隔てられ、ドープ多結晶シリコンまたはポリシリコンなどの導電性材料を含み得る。半導体装置製造の技術で周知のように、ポリシリコン材料は基板10の表面(これは典型的に薄い酸化物層によりポリシリコン材料から隔てられる)上に堆積または他で形成され、次にパターニングされてトランジスタゲートを形成し得る。
【0005】
基板10およびゲート11の上には、誘電体または絶縁体の層12、たとえば二酸化シリコン層などが形成され得る。半導体集積回路の製造では通常、絶縁層12の上に導電性材料層が形成され、これにパターニングおよびエッチングを行ない導電性相互接続13および14を形成する。典型的に導電性相互接続は金属から形成される。相互接続13は、導電性材料15たとえば金属によってゲート11と電気的に結合され得る。半導体集積回路製造の分野では周知のように、誘電体層12を通じてバイアが形成されることがあり、このバイアは金属などの導電性材料で満たされ得るが、これは相互接続13および14を形成するのに用いる導電層の形成前または形成中に行なわれ得る。こうして集積回路装置の異なったレベルで導電層間に電気的相互接続がもたらされ得る。
【0006】
相互接続13および14の上には、第2の誘電体または絶縁体の層16が形成される。層12と同様、層16は二酸化シリコンまたはその他の好適な材料を含み得る。また層12および層16、ならびに後に論じる追加的な誘電体層は、たとえばCVDおよびスピンオン法など任意の好適な公知の技術で、集積回路上に形成され得る。誘電体層16の上には、やはり金属などの別の導電層が形成され、パターニングされてさらなる相互接続20および21をもたらし得る。図1に示すように、相互接続14および20はバイアを介し導電性材料19によって電気的に結合され得る。相互接続20および21の上にはさらに別の誘電体または絶縁体の層22があり、これもまた二酸化シリコンなど好適な絶縁材料を含み得る。
【0007】
絶縁層22の上にはさらなる導電層および誘電体層が形成されて、たとえば相互接続23、24、26および29、ならびに誘電体層25および28を形成し得る。集積回路の製造がほぼ完了すると、パッド31などのコンタクトパッドが集積回路上に形成されることになる。これらコンタクトパッドは、パス(path)32およびリード33により集積回路のさまざまな点、たとえば相互接続13に結合される。パス32は、基板10の上にある層のうち少なくともいくつかを通りエッチングすることで形成され得る。たとえば図1に示すように、パス32は誘電体層16、22、25および28の各々を通じエッチングで形成され、こうしてリード33、コンタクト31および相互接続13間の電気的接続が容易になる。同様に、集積回路装置全体で集積回路装置のさまざまな層を通じ類似のパス32がエッチングで形成され、さまざまな金属または導電性の層にある選択された電気的相互接続と接触する。コンタクトパッド31、リード33およびパス32は、集積回路への電力供給を容易にすることも、または集積回路を出入りする信号のための経路を提供することもある。たとえば、コンタクトパッド31、リード33およびパス32によって集積回路のさまざまな部分に直流電圧をかけることができる。さらに、コンタクトパッド31、リード33およびパス32によって、データ入出力信号、アドレス信号およびさまざまな制御信号を集積回路に与えることも、またはここから取り戻すこともできる。
【0008】
図1に例示のように、コンタクトパッド31とさまざまな金属層との間の電気的パス32は、集積回路装置の最上面34から、さまざまな誘電体層を通り下方へ経路付けられ、接触すべき特定の導電層または相互接続に至る。集積回路が複雑になるとその密度は増大する。したがって集積回路上の相互接続を含む素子間の空間は小さくなる。さらに、製造プロセスで用いられる導電層が多くなるほど、選択された層または相互接続への接触パス32の経路付けは複雑で窮屈なものになる。これに加え、電力消費を低減する努力がなされているにもかかわらず、現代の装置の多くは以前よりも多くの電流を必要とし、この増大した電流は典型的に電気的パス32によって運ばれる。
【0009】
この状況をさらに悪化させることに、電力は典型的に集積回路で最も下の金属層まで経路付けられなければならない。このような状況下では接触パス32の経路付けで数多くの問題が生じる。たとえば、集積回路内の隣接する素子間および相互接続間の空間が小さいため、電気的パス32の断面積は小さくなければならない。集積回路がより複雑になり、より多くの層を用いるようになると、電気的パス32の長さは大きくなる。電気的パス32の断面積が減少しその長さが大きくなると、これが電流の流れに対して呈する抵抗は大きくなり、その結果として、とりわけ熱の発生が大きくなる。
【0010】
この発明は、上述の問題のうち1つ以上を克服、または少なくともその影響を減少させることに向けられたものである。
【0011】
【発明の開示】
この発明の一局面では、半導体装置は第1および第2の表面を有する半導体基板と、半導体基板の第1の表面上に形成された絶縁層と、絶縁層の上に形成された第1の導電層と、基板の第2の表面上に形成された第2の導電層と、半導体基板を通る開口部により第1および第2の導電層を結合する接続部とを含む。
【0012】
この発明の別の局面では、集積回路装置上に背面コンタクトを形成するための方法が提供され、この方法は、半導体基板の第1の表面上に誘電体層を形成する工程と、誘電体層の上に導電性相互接続を形成する工程と、基板および誘電体層に開口部を形成して導電性相互接続の少なくとも一部を露出する工程と、開口部を導電性材料で満たして導電性相互接続への電気的接触を与える工程とを含む。
【0013】
この発明は、添付の図面との関連で以下の記載を参照することにより理解されるであろう。
【0014】
この発明はさまざまな変形および代替形が可能であるが、その特定の実施例を図面で例示しここで詳細に説明する。しかしながら、ここでの特定の実施例の説明は開示された特定の形にこの発明を限定することを意図しておらず、逆に、前掲の特許請求の範囲で定められたこの発明の精神および範囲内にあるすべての変形物、均等物および代替物を包含することが意図されていると理解されるべきである。
【0015】
【発明の実施の形態】
以下、この発明の例示的な実施例を記載する。明瞭にするため、この明細書では実際の実現例の特徴をすべては記載しない。当然のことながら、このような実際の実施例のうちいずれを開発する際にも、システム関連および業務関連の制約に従うなど、実現例ごとに異なるであろう開発者の特定の目標を達成するためには、実現例に特有な多くの決断が必要となる。さらに、このような開発努力は、複雑で時間をとるものであるにもかかわらず、この開示の利益を享受する当業者にとっては単純作業となってしまうことが理解されるであろう。
【0016】
この発明に従う背面コンタクトおよびこのようなコンタクトの製造方法を例示する実施例が図2〜8で示される。図面中、半導体集積回路のさまざまな領域および構造は、極めて精密で鮮明な形状および輪郭を有するように示されているが、当業者であれば、これら領域および構造は図面に示すように精密なものではないことが認識できるであろう。しかしこの発明を例示するためこれら添付の図面を含めている。
【0017】
この発明は一般的に、半導体集積回路装置の製造に向けられたものである。当業者がこの出願書類を熟読すれば容易に明らかであろうように、この方法はたとえばNMOS、PMOS、CMOSなどさまざまな技術に適用可能であり、論理回路、記憶装置などを含むさまざまな装置に容易に適用可能であるが、これら装置に限定はされない。
【0018】
図2は集積回路装置の一部の断面図を示す。基板110の上には、導電性材料たとえば不純物が与えられたポリシリコンなどからなるゲート111が形成される。典型的に、ゲート素子などのゲート111は、薄い絶縁層(図示せず)で基板110から隔てられる。ゲート111の上には二酸化シリコンなどの誘電体層112が形成される。誘電体層112は、さまざまな公知の材料および技術、たとえばCVD、スピンオン法などを用いて形成され得る。層112の上には、金属などの別の導電層が堆積または他で形成され得る。周知のパターニングおよびエッチング技術を用いて導電性のトレースまたは相互接続113および114が形成され得る。これら相互接続113および114は、集積回路装置のさまざまな部分間での導電性の通路または相互連絡として機能できる。隣接する導電層または相互接続間の連絡を容易にするために、エッチングで誘電体層112を通るバイアが形成されて導電性材料115で満たされ、こうしてゲート111と相互接続113との間の電気的接続を完全にすることができる。基板110上に多数の誘電体層および導電層を形成すること、およびバイアを用いてさまざまな導電層間の連絡を容易にすることは周知であり、半導体製造の当業者であれば理解されることである。
【0019】
相互接続113および114を形成するのに用いる導電層の形成後、かつ集積回路製造プロセスの完了前に、この発明に従う背面コンタクト146(図3を参照)が形成され得る。背面コンタクト146の形成は、相互接続113および114がその導電層からパターニングされて形成される前でも、またはその後でもよい。図2に示すように、フォトレジストまたはその他の好適な材料を用いて基板110の背面141上にマスク140を形成できる。この明細書中で用いる「背面」という用語は、典型的な誘電体層および導電層が形成される基板110の表面とは反対にある基板110の表面を指す。フォトレジストまたはその他のマスキング材料は周知の技術を用いてパターニングされマスク140に開口部142が形成され得る。この後、異方性エッチングを行なうためのさまざまな公知の技術のうちいずれかを用い、マスク140の開口部142の下にある基板110および誘電体層112の部分を通じ開口部144を形成できる。シリコン基板を通じエッチングを行なうには、たとえば臭化水素(HBr)、塩素(Cl)および酸素(O2)の組合せ、またはSF6およびアルゴンの組合せが適当であろう。二酸化シリコン材料などの誘電体層112を通るエッチングには、CF4、CHF3およびアルゴンの組合せが適当なエッチング環境を提供するであろう。これに代えて、フルオロカーボンを含む他のガスの組合せも有効であろう。これらエッチングの化学的手法およびその他の適当な化学的手法および技術は、当業者にとって周知であり理解されるものである。開口部144は側壁143を有し、これは基板110の表面141と実質的に垂直である。開口部144が導電性相互接続114に達するまで異方性エッチングを継続して行なう。
【0020】
図3を参照して、開口部144を形成するための異方性エッチングに続き、マスク140は基板110の表面141から除去される。開口部144の側壁143に沿って、特に露出した基板の付近、および基板110の表面141の上に絶縁膜が形成され得る。この絶縁膜を形成するためには、たとえば酸化的環境で選択的な堆積または成長の工程を使用しても、または薄い絶縁膜を堆積してもよい。側壁143に沿って、および表面141の上にわたり絶縁層を形成するためのこれらおよび他の適当な技術は、当業者にとって周知であり理解されるものである。堆積技術などいくつかの周知の技術のうちいずれかを用い、基板110の表面141の上にわたり、および開口部144の中に導電性材料を形成し、基板110の表面141上に導電層を形成することができる。この後、周知の堆積およびパターニング技術を用い背面コンタクト146を形成でき、これにより、基板110および誘電体層112を通じ開口部144を満たす導電性材料によって、背面コンタクト146と相互接続114との電気的接続が容易となる。開口部144を満たしコンタクト146を形成するのに用いられる導電性材料は、たとえばタングステン、アルミニウムまたは銅など任意の好適な導電性材料であり得る。銅を用いる場合には、金属の相互接続114の底面を銅の電解析出のための触媒作用面として用いることができる。開口部144には、ここで導電性材料を形成するのに先立ち、たとえばチタニウム、窒化チタニウム、または他の高融点金属もしくは高融点金属窒化物からなるバリア層もまた形成され得る。これに加え、開口部144が導電性材料で満たされる前に、相互接続114の下面116を洗浄する必要がある。たとえば、プリクリーンエッチングまたはRFプリクリーンとして知られる方向性エッチングを用いることができる。アルゴンプラズマ環境での方向性スパッタエッチングが下面116を適当に洗浄するであろう。開口部144の断面はどのような所望の形状またはサイズであってもよい。
【0021】
図4は背面コンタクト146を形成するための代替的方法を示す。フォトレジストまたはその他の好適なマスキング材料を用いて基板110の背面141上にマスク140を形成でき、マスク140はパターニングされ、ここを通る開口部142が形成される。等方性エッチングプロセスが開口部142を通じて行なわれ、基板110に開口部148Aが生じる。この工程はその性質において等方性であるため、エッチングによりマスキング層140の下がえぐられて基板110に先細りのファセット端縁149Aが形成される。図4に示す特定の実施例では、等方性エッチングの工程は開口部148Aを形成するために十分長い間行なわれるが、基板110全体を通じエッチングするまでは行なわれない。むしろ基板110の開口部148Aの深さ147Aは、開口部148A付近の基板110の厚みよりも小さい。
【0022】
図5で示す別の実施例では、開口部148が実質的に基板110全体を通じて延びるまで等方性エッチングが継続して行われ得る。この特定の実施例では、開口部148B、およびこれに従い先細りのファセット端縁149Bは実質的に基板110全体を通じて延びるが、絶縁層112に対し実質的に進入しない。換言すると、この実施例では、開口部148Bの深さ147Bは、開口部148B付近の基板110の厚みとほぼ等しい。さらにこの特定の実施例では、開口部148Bの深さ147Bが図4の開口部148Aの深さ147Aよりも大きいため、開口部148Bの幅もまた図4の開口部148Aの幅よりも大きい。こうして、図5に示すような先細りのファセット端縁149Bがこの実施例で形成される。たとえばNF3またはCF4を用いたドライプラズマプロセスが適当であろう。これに代えて、SiエッチングのためにHNO3とHFとの組合せ、またはSiO2エッチングのためにNH4F、HFおよび水の組合せを用いた、湿式化学プロセスも適当であろう。当業者にとっては、これらプロセスおよび有利に用いられ得るその他のプロセスは公知であり、理解されるであろう。
【0023】
図6はこの発明のさらに別の実施例を示し、ここでマスク140の開口部142を通る等方性エッチングは、基板110全体を通じ絶縁層112内へと進み、ファセット端縁149Cを有する開口部148Cが形成される。この実施例では、開口部148Cの深さ147Cは、開口部148C付近の基板110の厚みよりも大きい。先細りのファセット端縁149Cは誘電体層112内へ延びる。使用可能な例示のエッチングプロセスは先に論じられており、当業者にとっては公知であり理解されるものである。
【0024】
図7は、図4に示した処理に続くさらなる処理を示す。基板110に開口部148Aを形成する等方性エッチングに続き、マスク140の開口部142および開口部148Aを通じ異方性エッチングが行なわれて開口部150を形成するが、これは基板110の残る部分を通り、さらに絶縁層112全体を通って相互接続114に至る。この第2のエッチング工程は異方性であるため、開口部150は基板110の表面141と実質的に垂直な側壁143を含む。適当な異方性エッチング技術の例は先に論じた。図5および図6で示す実施例では、異方性エッチングは誘電体層112またはその一部のみを通じ開口部150を形成する。再び図7を参照して、開口部150をもたらすための異方性エッチングに続き、基板110の表面141からマスク140が除去される。
【0025】
図8を参照すると、先に図3との関連で例示および説明したコンタクト146の形成と類似の態様で導電性材料151を用い開口部150を満たしてコンタクト152を形成できる。上述のように、開口部150の側壁に対し、および基板110の表面141に対して絶縁薄膜が形成され得る。開口部150を満たしコンタクト152を形成するのに用いる材料151は、相互接続114を形成するのに用いる導電性材料と同じ種類とは限らないので、2つの材料間にはクラッド層が必要になることがある。相互接続114の下面116の被覆には、高融点金属または高融点金属窒化物を用いることができる。次に高融点金属または高融点金属窒化物は、相互接続114の導電性材料と、コンタクト152の導電性材料151との間の界面となることができる。
【0026】
図7の開口部150および開口部148A(ならびにそれぞれ図5および図6の開口部148Bおよび148C)を満たすための代替的な方法は電気めっき法を含み、ここで相互接続114(または基板110に対して、もしくはこの上にある他の適当な構造物)は陽極源と結合され、一方で浴は陰極源と結合される。浴はたとえば硫酸銅および硫酸を含み得る。
【0027】
基板110の背面からマスク140を除去した後、かつ開口部150の側壁143に対し、および基板110の表面141上に絶縁層を(もし形成するのであれば)形成した後、上述の陽極接続および陰極接続を正しい位置に置き、基板110の表面141を浴内に浸漬し得る。浴からの導電性材料は相互接続114の下側にめっきをして開口部150を満たすことになる。めっきする行為を継続し、開口部148A(または場合に応じて148Bもしくは148C)を満たし、さらに基板110の表面141上に導電層を形成する。この後、先ほどと同様に、周知の技術を用いて導電性材料にパターニングおよびエッチングを行なってコンタクト152を形成することができる。
【0028】
この発明のコンタクトを形成するための準備として、さまざまな周知の技術のいずれかを用いて基板ウェハを薄くすることもある。基板を薄くすることで、基板を通じコンタクト開口部を形成するためのエッチング工程をより急速に行なうことができる。一般に背面コンタクトは、ウェハまたは集積回路を上から下まで全体にわたり処理する前に形成しても、またはその後に形成してもよい。この発明の背面コンタクトおよび方法を用いることで、コンタクトの断面を先行技術のコンタクトと比べて大きくすることができる。さらに基板の表面から、関心が向けられる相互接続へのコンタクトの長さは、一般に先行技術のコンタクトと比べてより短くなる。したがって、このコンタクトが電流の流れに対して呈する抵抗は低くなり、ここで発生する放散すべき熱は少なくなる。最後に、この発明の背面コンタクトを採用した集積回路の実装は、マルチダイ構成の実装と類似の態様で行なわれ得る。
【0029】
ここで開示した特定の実施例は単に例示的なものであり、ここにおける教示の利益を享受する当業者にとって明らかである、異なってはいるが均等の態様で、この発明を変形し実施することが可能である。さらに、前掲の特許請求の範囲に記載された以外に、ここに示す構成または設計の詳細への限定は意図されていない。したがって、ここに開示した特定の実施例は変更および変形が可能であり、このような変更すべてがこの発明の範囲および精神内と考えられることは明らかである。したがって、ここで請求される保護は前掲の特許請求の範囲に記載される。
【図面の簡単な説明】
【図1】従来の集積回路を示す概略的な断面図である。
【図2】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図3】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図4】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図5】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図6】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図7】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
【図8】この発明に従う背面コンタクト、およびこの背面コンタクトを形成するための方法の、一実施例を示す概略的な断面図である。
Claims (10)
- 半導体装置における電気的構造体であって、前記構造体は半導体装置内の電気的相互接続(114)に電気的に結合された端部と、接触領域(152)と、前記端部および接触領域(152)に電気的に結合された中間部とを有し、前記電気的構造体は、
接触領域(146)が半導体装置の背面(141)上に形成され、
中間部(150)が、半導体装置の基板部(110)を通じ接触領域(152)と端部との間に延びることを特徴とする、電気的構造体。 - 半導体装置であって、
第1および第2(141)の表面を有する半導体基板(110)と、
基板(110)の第1の表面の少なくとも一部の上に形成される誘電体層(112)と、
誘電体層(112)の少なくとも一部の上に形成された第1の導電層(114)と、
基板(110)の第2の表面(141)の少なくとも一部の上に形成される第2の導電層と、
半導体基板(110)および誘電体層(112)を通る開口部(144)により第1および第2の導電層を結合する接続部とを含む、半導体装置。 - 半導体基板(110)および誘電体層(112)を通る開口部(144)は、基板(110)の第2の表面(141)と実質的に垂直な側壁(143)を含む、請求項2に記載の半導体装置。
- 半導体装置(110)を通る開口部(144)はさらに、基板(110)の第2の表面(141)付近にある先細りの端縁(149)を含む、請求項3に記載の半導体装置。
- 側壁(143)は、誘電体層(112)と、半導体基板(110)の少なくとも一部とを通じて延びる、請求項4に記載の半導体装置。
- 接続部と第1の導電層(114)との間にあるクラッド界面をさらに含む、請求項2に記載の半導体装置。
- コンタクトを形成するための方法であって、
半導体基板(110)の第1の表面上に誘電体層(112)を形成する工程と、
誘電体層(112)上に導電性相互接続(114)を形成する工程と、
基板(110)および誘電体層(112)に開口部(114)を形成して導電性相互接続(114)の少なくとも一部を露出する工程と、
導電性材料(150)で開口部(144)を満たして導電性相互接続(114)への電気的接触を与える工程とを含む、方法。 - 基板(110)および誘電体層(112)を通じ開口部(144)を形成して導電性相互接続(114)の少なくとも一部を露出する前記工程は、
半導体基板(110)の第2の表面(141)上にマスク(140)を形成する工程を含み、前記マスク(140)はその中にマスク開口部(142)を含み、前記露出する工程はさらに、
マスク開口部(142)を通じ基板(110)および誘電体層(112)に対し異方性エッチングを行なう工程を含む、請求項7に記載の方法。 - 基板(110)および誘電体層(112)に対し異方性エッチングを行なう前記工程の前に、マスク開口部(142)を通じて基板(110)に等方性エッチングを行なう工程をさらに含む、請求項8に記載の方法。
- 導電性相互接続(114)と導電性材料(150)との間にクラッド界面を形成する工程をさらに含む、請求項7に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/633,931 | 2000-08-08 | ||
US09/633,931 US6468889B1 (en) | 2000-08-08 | 2000-08-08 | Backside contact for integrated circuit and method of forming same |
PCT/US2001/023571 WO2002013258A2 (en) | 2000-08-08 | 2001-07-26 | Backside contact for integrated circuit and method of forming same |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004506324A true JP2004506324A (ja) | 2004-02-26 |
JP2004506324A5 JP2004506324A5 (ja) | 2008-09-04 |
JP4959904B2 JP4959904B2 (ja) | 2012-06-27 |
Family
ID=24541739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002518518A Expired - Lifetime JP4959904B2 (ja) | 2000-08-08 | 2001-07-26 | 集積回路のための背面コンタクトを形成する方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6468889B1 (ja) |
EP (1) | EP1307916B1 (ja) |
JP (1) | JP4959904B2 (ja) |
KR (1) | KR100819191B1 (ja) |
CN (1) | CN100459097C (ja) |
AU (1) | AU7802601A (ja) |
DE (1) | DE60127271T2 (ja) |
WO (1) | WO2002013258A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012001848A1 (ja) * | 2010-07-01 | 2012-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP2018142674A (ja) * | 2017-02-28 | 2018-09-13 | キヤノン株式会社 | 電子部品の製造方法 |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001291822A (ja) * | 2000-02-04 | 2001-10-19 | Seiko Epson Corp | 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器 |
EP1126513A1 (en) * | 2000-02-16 | 2001-08-22 | Semiconductor 300 GmbH & Co. KG | Process for planarization and recess etching of polysilicon in an overfilled trench |
US7181488B2 (en) * | 2001-06-29 | 2007-02-20 | Claria Corporation | System, method and computer program product for presenting information to a user utilizing historical information about the user |
US6818564B1 (en) * | 2001-12-20 | 2004-11-16 | Analog Devices, Inc. | Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate |
KR100447891B1 (ko) * | 2002-03-04 | 2004-09-08 | 강효상 | 반도체 웨이퍼의 건식 식각 방법 |
US7531842B2 (en) * | 2002-12-20 | 2009-05-12 | Analog Devices, Inc. | Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate |
DE10316487B4 (de) * | 2003-04-09 | 2005-03-31 | Heraeus Tenevo Ag | Verfahren zur Herstellung einer Vorform für optische Fasern |
US7345350B2 (en) * | 2003-09-23 | 2008-03-18 | Micron Technology, Inc. | Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias |
US7101792B2 (en) * | 2003-10-09 | 2006-09-05 | Micron Technology, Inc. | Methods of plating via interconnects |
US7081411B2 (en) * | 2003-10-18 | 2006-07-25 | Northrop Grumman Corporation | Wafer etching techniques |
US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
US7316063B2 (en) * | 2004-01-12 | 2008-01-08 | Micron Technology, Inc. | Methods of fabricating substrates including at least one conductive via |
TWI249767B (en) | 2004-02-17 | 2006-02-21 | Sanyo Electric Co | Method for making a semiconductor device |
US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
US7507638B2 (en) * | 2004-06-30 | 2009-03-24 | Freescale Semiconductor, Inc. | Ultra-thin die and method of fabricating same |
US8154092B2 (en) | 2004-08-09 | 2012-04-10 | Case Western Reserve University | Silicon carbide MEMS structures and methods of forming the same |
US7425499B2 (en) * | 2004-08-24 | 2008-09-16 | Micron Technology, Inc. | Methods for forming interconnects in vias and microelectronic workpieces including such interconnects |
SG120200A1 (en) | 2004-08-27 | 2006-03-28 | Micron Technology Inc | Slanted vias for electrical circuits on circuit boards and other substrates |
US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
EP1786027A3 (en) * | 2005-11-14 | 2009-03-04 | Schott AG | Plasma etching of tapered structures |
US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
CN101517719B (zh) * | 2006-09-18 | 2012-08-29 | Nxp股份有限公司 | 制造半导体基板中的垂直接触的方法 |
US8212331B1 (en) * | 2006-10-02 | 2012-07-03 | Newport Fab, Llc | Method for fabricating a backside through-wafer via in a processed wafer and related structure |
US7544605B2 (en) * | 2006-11-21 | 2009-06-09 | Freescale Semiconductor, Inc. | Method of making a contact on a backside of a die |
DE102007026445A1 (de) * | 2007-06-06 | 2008-12-11 | Robert Bosch Gmbh | Mikromechanisches Bauelement und Verfahren zur Herstellung eines mikromechanischen Bauelements |
SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
US8062975B2 (en) | 2009-04-16 | 2011-11-22 | Freescale Semiconductor, Inc. | Through substrate vias |
JP5609144B2 (ja) * | 2010-02-19 | 2014-10-22 | ソニー株式会社 | 半導体装置および貫通電極のテスト方法 |
US8664040B2 (en) * | 2011-12-20 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Exposing connectors in packages through selective treatment |
CN107251661B (zh) * | 2015-02-23 | 2021-01-12 | 凸版印刷株式会社 | 印刷配线板及其制造方法 |
US10170415B2 (en) * | 2015-08-21 | 2019-01-01 | Hitachi Automotive Systems, Inc. | Semiconductor device, semiconductor integrated circuit, and load driving device |
US11018024B2 (en) * | 2018-08-02 | 2021-05-25 | Nxp Usa, Inc. | Method of fabricating embedded traces |
US11417767B2 (en) | 2020-05-27 | 2022-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices including backside vias and methods of forming the same |
DE102020122828B4 (de) * | 2020-05-27 | 2022-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtungen, aufweisend rückseitige durchkontaktierungen und verfahren zu deren bildung |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529483A (ja) * | 1991-07-19 | 1993-02-05 | Rohm Co Ltd | 半導体集積装置 |
JPH08213427A (ja) * | 1995-02-07 | 1996-08-20 | Sharp Corp | 半導体チップおよびマルチチップ半導体モジュール |
JPH10303198A (ja) * | 1997-04-24 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法とエッチャント |
JPH10335337A (ja) * | 1997-05-27 | 1998-12-18 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
JPH11163228A (ja) * | 1997-11-21 | 1999-06-18 | Nec Corp | 半導体装置及びその製造方法 |
JP2000195861A (ja) * | 1998-12-25 | 2000-07-14 | Texas Instr Japan Ltd | 半導体装置およびその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5108553A (en) * | 1989-04-04 | 1992-04-28 | Olin Corporation | G-tab manufacturing process and the product produced thereby |
US5511428A (en) * | 1994-06-10 | 1996-04-30 | Massachusetts Institute Of Technology | Backside contact of sensor microstructures |
DE19535775C2 (de) * | 1995-09-26 | 2000-06-21 | Siemens Ag | Verfahren zum elektrischen Verbinden eines Kontaktfeldes eines Halbleiterchips mit zumindest einer Kontaktfläche sowie danach hergestellte Chipkarte |
US5990562A (en) * | 1997-02-25 | 1999-11-23 | International Business Machines Corporation | Semiconductor devices having backside probing capability |
DE69737262T2 (de) | 1997-11-26 | 2007-11-08 | Stmicroelectronics S.R.L., Agrate Brianza | Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen |
US6107109A (en) * | 1997-12-18 | 2000-08-22 | Micron Technology, Inc. | Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate |
US6273557B1 (en) * | 1998-03-02 | 2001-08-14 | Hewlett-Packard Company | Micromachined ink feed channels for an inkjet printhead |
JP3114864B2 (ja) * | 1998-04-16 | 2000-12-04 | 日本電気株式会社 | 半導体基板における微細コンタクトおよびその形成方法 |
US6075712A (en) | 1999-01-08 | 2000-06-13 | Intel Corporation | Flip-chip having electrical contact pads on the backside of the chip |
US6197664B1 (en) * | 1999-01-12 | 2001-03-06 | Fujitsu Limited | Method for electroplating vias or through holes in substrates having conductors on both sides |
TW442873B (en) | 1999-01-14 | 2001-06-23 | United Microelectronics Corp | Three-dimension stack-type chip structure and its manufacturing method |
US6352923B1 (en) * | 1999-03-01 | 2002-03-05 | United Microelectronics Corp. | Method of fabricating direct contact through hole type |
-
2000
- 2000-08-08 US US09/633,931 patent/US6468889B1/en not_active Expired - Lifetime
-
2001
- 2001-07-26 EP EP01955980A patent/EP1307916B1/en not_active Expired - Lifetime
- 2001-07-26 AU AU7802601A patent/AU7802601A/xx active Pending
- 2001-07-26 CN CNB018168744A patent/CN100459097C/zh not_active Expired - Lifetime
- 2001-07-26 KR KR1020037001822A patent/KR100819191B1/ko active IP Right Grant
- 2001-07-26 JP JP2002518518A patent/JP4959904B2/ja not_active Expired - Lifetime
- 2001-07-26 WO PCT/US2001/023571 patent/WO2002013258A2/en active IP Right Grant
- 2001-07-26 DE DE60127271T patent/DE60127271T2/de not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529483A (ja) * | 1991-07-19 | 1993-02-05 | Rohm Co Ltd | 半導体集積装置 |
JPH08213427A (ja) * | 1995-02-07 | 1996-08-20 | Sharp Corp | 半導体チップおよびマルチチップ半導体モジュール |
JPH10303198A (ja) * | 1997-04-24 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法とエッチャント |
JPH10335337A (ja) * | 1997-05-27 | 1998-12-18 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
JPH11163228A (ja) * | 1997-11-21 | 1999-06-18 | Nec Corp | 半導体装置及びその製造方法 |
JP2000195861A (ja) * | 1998-12-25 | 2000-07-14 | Texas Instr Japan Ltd | 半導体装置およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012001848A1 (ja) * | 2010-07-01 | 2012-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP5400964B2 (ja) * | 2010-07-01 | 2014-01-29 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP2018142674A (ja) * | 2017-02-28 | 2018-09-13 | キヤノン株式会社 | 電子部品の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE60127271D1 (de) | 2007-04-26 |
EP1307916A2 (en) | 2003-05-07 |
WO2002013258A3 (en) | 2002-07-04 |
EP1307916B1 (en) | 2007-03-14 |
WO2002013258A2 (en) | 2002-02-14 |
US6468889B1 (en) | 2002-10-22 |
CN1706039A (zh) | 2005-12-07 |
CN100459097C (zh) | 2009-02-04 |
JP4959904B2 (ja) | 2012-06-27 |
AU7802601A (en) | 2002-02-18 |
DE60127271T2 (de) | 2007-12-20 |
KR100819191B1 (ko) | 2008-04-04 |
KR20030020458A (ko) | 2003-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4959904B2 (ja) | 集積回路のための背面コンタクトを形成する方法 | |
KR101546995B1 (ko) | 쓰루 실리콘 비아 및 이의 제작 방법 | |
JP2740050B2 (ja) | 溝埋込み配線形成方法 | |
JP4742147B2 (ja) | 相互接続コンタクトのドライ・エッチバック | |
US20030160331A1 (en) | Interconnection structure between wires | |
KR100815186B1 (ko) | 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법 | |
JP3953726B2 (ja) | 面取りが形成された金属シリサイド層を備えた半導体素子の製造方法 | |
US6066560A (en) | Non-linear circuit elements on integrated circuits | |
KR20000048294A (ko) | 듀얼 다마신 배선의 형성방법 | |
JP4465211B2 (ja) | 金属埋立て方法 | |
KR20030058853A (ko) | 반도체 소자의 플러그 형성 방법 | |
JP4906417B2 (ja) | 半導体装置の製造方法 | |
JP2006012953A (ja) | 貫通電極の形成方法、貫通電極および半導体装置 | |
JP2001176965A (ja) | 半導体装置及びその製造方法 | |
JP2000114259A (ja) | 半導体装置における配線の形成方法 | |
KR100906306B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
KR100935196B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
CN210984722U (zh) | 半导体结构 | |
KR100598246B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
JP2002009146A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
KR101006504B1 (ko) | 반도체소자의 제조방법 | |
KR100489358B1 (ko) | 반도체 소자의 게이트 형성방법 | |
KR100236914B1 (ko) | 반도체장치 및 그의 제조방법 | |
KR100699593B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
JP2002324800A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080710 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080710 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120322 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4959904 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |